TW404012B - Method for fabricating contact of semiconductor device - Google Patents

Method for fabricating contact of semiconductor device Download PDF

Info

Publication number
TW404012B
TW404012B TW088106502A TW88106502A TW404012B TW 404012 B TW404012 B TW 404012B TW 088106502 A TW088106502 A TW 088106502A TW 88106502 A TW88106502 A TW 88106502A TW 404012 B TW404012 B TW 404012B
Authority
TW
Taiwan
Prior art keywords
layer
contact window
conductor layer
contact
scope
Prior art date
Application number
TW088106502A
Other languages
English (en)
Inventor
In-Kwon Jeong
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW404012B publication Critical patent/TW404012B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

A7 B7 4726pif.doc/006 404012 五、發明説明（f) 發明領域 本發明是有關於一種半導體元件的製造方法，且特別 是有關於一種半導體記憶元件之接觸窗的製造方法。 發明背景 第1A圖至第圖係繪示習知一種半導體記憶元件之 儲存節點（Storage Node)之製造方法的流程圖。 習知動態隨機存取記憶體其記憶胞之電容器的製造方 法所依循之步驟如第1A圖所示。在半導體基底1之上形成 內層絕緣層2。然後，蝕刻內層絕緣層2，以形成一個裸露 出半導體基底1其部分上表面的接觸窗開口（Contact Hole)3，亦即是在內層介電層2之中形成一個儲存節點接 觸窗開口（Storage Node Contact Hole)3。接著，在內層絕緣 層2之上形成一層導體層4，以塡滿接觸窗開口 3。導體層 4係用以形成儲存節點，其材質例如爲複晶矽。 使用用以形成儲存節點之罩幕定義複晶矽層4之圖 案，以形成儲存節點4a，如第1B圖所示。在此例中，第2 圖係繪是儲存節點4a準確對準接觸窗開口 3的平面投影 圖。 如果儲存節點4b與接觸窗開口 3之間發生錯誤對準 (Misalignment)，如第3圖所示，在定義儲存節點其圖案時， 以乾式蝕刻程序進行過度蝕刻製程的過程中，儲存節點4b 的頸會變窄，而發生柱頸現象(請參照標記5)。 第4圖係繪示第3圖之平面投影圖，其中標記5係儲 存節點4b與接觸窗3之間的連結部分。若是柱頸現象過於 4 本紙張尺度適用中國國家樣準（CNS > A4規格（210X297公釐） ^1-n I ! I 1^11^ HI— ui n l^r— T m nn n (請先閲讀背面之注意事項再填寫本頁) · ‘ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 4726pir.doc/QQ6 B7 五、發明説明（I ) 嚴重，儲存節點將會傾倒。 發明槪述 有鑑於本發明之上述問題，本發明之目的係提供一種 半導體記憶元件之接觸窗的製造方法，以在發生錯誤對準 .時，避免儲存電極產生嚴重的柱頸現象。 本發明之另一目的係提供一種半導體記憶元件之接觸 窗的製造方法，以防止儲存電極產生傾倒的現象。 根據本發明之上述目的，本發明之方法的步驟包括在 半導體基底上形成一層內層介電層，接著，選擇性蝕刻內 層介電層，直到裸露出部分的半導體基底爲止，以在內層 介電層中形成一接觸窗開口。其後，在接觸窗開口中形成 與半導體基底連接的接觸窗插塞，此接觸窗塞的上表面低 於內層介電層的上表面》然後，在內層介電層與接觸窗開 口其表面上形成第一層導體層，以電性連接接觸窗插塞。 其後，在接觸窗開口之中塡入材料層，之後，在第一層導 體層與材料層上形成一層第二層導體層，並使用用以形成 接觸窗電極之罩幕，蝕刻第一層導體層與第二層導體層， 以形成一接觸窗電極。 依照本發明之目的，本發明之方法的步驟包括在半導 體基底上形成內層絕緣層，其後，在半導體基底上形成一 層內層介電層，接著，蝕刻內層介電層，直到裸露出部分 的半導體基底爲止，以在內層介電層中形成一接觸窗開 口。之後，在接觸窗開口之中形成接觸窗插塞，此接觸窗 插塞係與半導體基底連接，且其上表面低於內層介電層的 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ----‘丨1·---裝--=---*丨訂------線 (請先閲讀背面之注意事項再填寫本頁) · > 經濟部智慧財產局員工消費合作社印製 A7 4726pir.doc/006 404012 b7 五、發明説明（>) 上表面。然後，在內層介電層與接觸窗開口的表面上形成 第一層導體層，以電性連接接觸窗插塞。其後，在接觸窗 開口其側壁的第一層導體層上形成接觸窗間隙壁，之後， 在接觸窗開口中形成第二層導體層，並使用用以形成接觸 .窗電極之罩幕，蝕刻第一層導體層與第二層導體層，以形 .成一接觸窗電極。 請參照第5E圖至第7E圖，在形成凹陷接觸窗插塞之 後，在內層介電層與接觸窗開口的表面上，形成一層與接 觸窗插塞電性連接的導體層。之後，在接觸窗開口之中塡 入材料層，或是在接觸窗開口其側壁的第一層導體層上以 材料層形成接觸窗間隙壁。材料層之材質對於上述之導體 層以及後續用以形儲存節點的導體層具有蝕刻選擇性。本 發明在發生錯誤對準時，可以避免儲存電極產生嚴重的柱 頸現象。因此，可以防止儲存電極傾倒的現象。 爲讓本發明之上述目的和優點能更明顯易懂，下文特 舉較佳實施例，並配合所附圖式，作詳細說明如下。 圖式之簡單說明： 第1A圖至第1B圖係繪示習知一種半導體記憶元件之 製造方法的剖面示意圖； 第2圖係繪示第1B圖的平面投影圖； 第3圖係繪示習知錯誤對準之儲存節點的剖面示意 圖； 第4圖係繪示第3圖之平面投影圖； 第5A圖至第5E圖係繪示依照本發明第一實施例，一 6 ^ ^ 訂 線 (請先閱讀背面之注意事項再填寫本頁) - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） A7 B7 4726pif.doc/006 五、發明説明（ 種製造半導體記憶元件之新方法的剖面示意圖。 第6圖係繪示第5E圖之平面投影圖； 第7A圖至第7E圖係繪示依照本發明第二實施例，一 種製造半導體記憶元件之新方法的剖面示意圖；以及 第8圖係繪示第7E圖之平面投影圖； 第9圖係繪示依照本發明第二實施例之一種錯誤對準 之儲存節點的剖面示意圖；以及 第10圖係繪示第9圖之平面投影圖。 圖式標記說明： 1、 100、200 半導體基底 2、 102、202內層絕緣層 3、 103、203 接觸窗開口 4、 105 ' 108、108a、205、208 ' 208a、208b _層 4a、110、210 儲存節點 5 柱頸 104、204凹陷接觸窗插塞 106、206 材料層 106a 材料層插塞 111、211儲存節點與接觸窗開口連結之部分 206a 接觸窗間隙壁 213 儲存節點與接觸窗間隙壁之外部連結的部分 較佳實施例之詳細說明 (第一實施例） 本發明將以較佳實施例或示範實施例並配合所附圖式 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ：------；---^---装---: (请先閱讀背面之注意事項存填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 A7 4726pif.doc/006 4040^2_B7 五、發明説明（s) 作進一步詳細說明。 第5A圖至第5E圖係繪示依照本發明第一實施例之一 種製造半導體記憶元件的新方法的流程圖。 請參照第5A圖，在半導體基底100上形成一層內層絕 .緣層102。接著，以形成於內層絕緣層102之上的光阻圖案 (未繪示出）爲罩幕，蝕刻內層絕緣層102，以在內層絕緣層 102之中形成接觸窗開口 103,也就是形成裸露出半導體基 底100其部分上表面的儲存節點接觸窗開口（Storage Node Contact Hole)103。其中，所裸露之半導體基底100的表面， 例如是部分的雜質區（未繪示出）。然後，在部分的接觸窗 開口 103之中形成凹陷接觸窗插塞104,此凹陷接觸窗插塞 104之凹陷深度⑴約在100埃至5000埃之間。 上述之凹陷接觸窗插塞104係以下列的製程來形成。 首先，係在內層絕緣層102上形成一層導體層，以塡滿接 觸窗開口 103。接著，以回蝕刻製程將導體層平面性地蝕 刻(Planarly Etched)，然後，再過度蝕刻導體層，使上述之 接觸窗插塞104之上表面的高度低於內層絕緣層102之上 表面的高度，也就是使所形成之凹陷接觸窗插塞104具有 上述之凹陷深度⑴。經由上述步驟之後，即可形成上述之 凹陷接觸窗插塞104。 另一種形成凹陷接觸窗插塞104的方法，則是在內層 絕緣層102上形成一層導體層，使導體層塡滿接觸窗開口 103之後，以化學機械硏磨（CMP)製程將導體層平面性地蝕 刻，直到裸露出內層絕緣層102的上表面。接著，再以乾 8 本紙張尺度適用中國國家標準（CNS ) A4現格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 丁 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 4726pif.doc/006 A 7 五、發明説明^ ~ 式蝕刻製程或是濕式蝕刻製程蝕刻接觸窗開口 103之中的 部分導體層，以形成上述之凹陷接觸窗插塞104。 上述用以形成凹陷接觸窗插塞104之導體層的材質係 選自於矽（複晶矽）、鈦、氮化鈦、鎢、氮化鎢、鋁、銅、 鉑、金、銀所組成之族群的其中之一者以及上述族群之組 合物。 請參照第5B圖’在內層絕緣層1〇2與接觸窗開口 103 的表面上形成一層導體層105,此導體層105例如是一層帽 盖層（Capping Layer)，係與凹陷接觸窗插塞ι〇4電性連接。 導體層105的材質係選自於矽（複晶矽）、鈦、氯化鈦、鎢' 氮化鶴、銘、銅、鉑 '金、銀所組成之族群的其中之一者 以及上述族群之組合物，其厚度約爲100埃至3000埃左 右。 §靑參照第5C圖’在導體層1〇5上形成一層材料層1〇6 , 以填滿接觸窗開口 1〇3。材料層106之材質對於導體層1〇5 與後續用以形成儲存電極之材質具有蝕刻選擇性，其材質 爲導體材料或是絕緣材料。 材料層106例如是一層氧化砂層，此氧化層係選自於 硼磷矽玻璃（BPSG)、磷矽玻璃(pSG)、二氧化矽與流動性氧 化物(F〇x)所組成之族群的其中之一者。此外，材料層106 之材質亦可以是選自於矽-氧、矽_氧_氮、鋁-氧、銘-氮、 硼-氮、鈦·氮、鎢-矽與鎢-氮所組成之族群的其中之一者。 請參照第5D圖，將材料層1〇6平面性地蝕刻去除，直 到留下的材料層106a此相互分離。面性地蝕刻去除材料層 9 本紙張尺度適用中國榡準（CNS ) A4祕（210X297公釐) '- - ------^---r--裝---^--l· 訂------線 (請先閲讀背面之注意事項再填寫本頁) - * 經濟部智慧財產局員工消費合作社印製 4726pif.doc/006 ^ ^--- i、發明説明（q ) 106的方法例如是以回蝕刻製程’使位於接觸窗開口 mg 其側壁上之導體層105的上表面裸露出來。經由上述步驟 之後’於是形成一個材料層插塞106a，此材料層插塞106a 例如是一個氧化矽插塞。其後，在導體層1()5與材料層插 塞106a上形成一層導體層丨〇8，此導體層1〇8係用以形成 —個儲存節點（Storage Node)之用。 導體層108之材質係選自於矽（複晶矽）、鈦、氮化鈦、 鎢、氮化鎢、鋁、銅、鉑、金、銀所組成之族群的其中之 一者以及上述族群之組合物。上述之凹陷接觸窗插塞丨〇4 與導體層105、108的較佳材質爲複晶矽，材料層插塞i〇6a 之較佳材質爲氧化砂。 請參照第5E圖’以習知的微影程序將導體層1〇8圖案 化，以形成一儲存節點110,此儲存節點110例如是動態隨 機存取記憶體（DRAM)其記憶胞之電容器的下電極。在圖示 中所繪示之儲存節點110係錯誤對準於接觸窗開口 103。由 於材料層插塞l〇6a對於導體層105、108具有蝕刻選擇性， 因此，本發明在相同於第3圖所示之習知儲存節點4b之錯 誤對準的程度下，本發明並不會有習知的嚴重柱頸（Neckmg) 現象。第6圖爲第5E圖之平面投影圖。 請參照第6圖，雖然儲存節點110錯誤對準接觸窗開 口丨03，但是導體層105與材料層插塞106a可用以支撐儲 存節點110。標記丨11係儲存節點110與接觸窗開口 103之 間的連結部分。 就儲存節點110與接觸窗開口 103之間的連結面積而 10 本紙張尺度適用中國國家標準（CNS ) A4洗格（2丨OX 297公釐） -----：---：---裝---^---^I訂------線 (請先閲讀背面之注意事項再填寫本頁) ~ 4726pif.doc/0〇6 404012 B7 4726pif.doc/0〇6 404012 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（》） 論，可以藉由材料層插塞l〇6a其半徑的控制，而控制錯誤 對準的預度（MisalignmeiU Margin)以及其彼此之間的接觸阻 値。控制材料層插塞l〇6a其半徑的方法可以藉由沉積材料 層106之前，控制所沉積之導體層105的厚度而達到目的。 .筮二實施例 本發明將以較佳實施例或示範實施例，並配合所附圖 式作詳細說明。 第7A圖至第7E圖’係繪示依照本發明第二實施例之 一種製造半導體記憶元件的新方法的流程圖。 I靑爹照弟7 A圖，在半導體基底200上形成一層內層絕 緣層202。接著，以形成於內層絕緣層202之上的光阻圖案 (未繪示出）爲罩幕，蝕刻內層絕緣層202，以在內層絕緣層 202之中形成接觸窗開口 203，也就是形成裸露出半導體基 底200其部分上表面的儲存節點接觸窗開口 203。其中，所 裸露之半導體基底200的表面，例如是部分的雜質區（未繪 示出）。然後，在部分的接觸窗開口 203之中形成凹陷接觸 窗插塞204。 如同第一實施例所述，凹陷接觸窗插塞204的形成方 法係在接觸窗開口 203之中塡入導體層，並以回蝕刻程序 過度蝕刻以形成之，或是以化學機械硏磨法平坦性蝕刻導 體層之後，再以濕式蝕刻程序或是乾式蝕刻程序進一步蝕 刻’以形成上述之凹陷接觸窗插塞204。凹陷接觸窗插塞 204之凹陷深度⑴約略在1〇〇埃至5000埃之間。 上述用以形成凹陷接觸窗插塞204之導體層的材質係 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ：------^---r--裝---.--Γ 訂------線 (請先閱讀背面之注意事項再填寫本頁) · A7 A7 4726pif.doc/006 Α0..4ίίΐ2_ 五、發明説明（9) 選自於矽（複晶砂）、鈦、氮化鈦、鎢、氮化鎢、鋁、銅、 J-----f---_--裝-- (請先閲讀背面之注意事項再填寫本頁) 鉑、金、銀所組成之族群的其中之一者以及上述族群之組 合物。 請參照地7 B圖，在內層絕緣層2〇2與接觸窗開口 203 的表面上形成一層導體層205 ’此導體層205例如是一層帽 蓋層，係與凹陷接觸窗插塞204電性連接。導體層205之 厚度約爲1〇〇埃至3000埃左右’其材質係選自於矽（複晶 石夕）、欽、氮化鈦、鎢、氮化鎢、銘、銅、釣、金、銀所組 成之族群的其中之一者以及上述族群之，組合^勿。 請參照第7C圖’在導體層205以及接觸窗開口 203之 上形成一層對於導體層205具有蝕刻選擇性的材料層 206。此材料層206之材質爲導體材料或是絕緣材料，其對 於後續形成之儲存電極之材質具有餓刻選擇丨生。 線 材料層206例如是一層氧化砂層，此氧化層係選自於 硼磷矽玻璃、磷矽玻璃、二氧化矽與流動性氧化物所組成 之族群的其中之一者。此外’材料層206之材質亦可以是 選自於砂-氧、矽-氧-氮、鋁-氧、鋁-氮 '硼-氮、鈦-氮、鎢 -矽與鎢-氮所組成之族群的其中之一者。 經濟部智慧財產局員工消費合作社印製 請參照地7D圖，以回蝕刻程序蝕刻材料層206，以形 成接觸窗間隙壁(Contact Spacer)206a。此接觸窗間隙壁206 例如是氧化矽間隙壁。其後，在導體層205上形成一層導 體層208，以塡滿接觸窗開口 203。此導體層208係用以形 成一個儲存節點之用。 導體層208之材質係選自於矽(複晶矽）、鈦、氮化鈦、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 A7 4726pif.doc/006 B7____ 五、發明説明（（σ) 鎢、氮化鎢、鋁、銅、鉑、金、銀所組成之族群的其中之 一者以及上述族群之組合物。上述之凹陷接觸窗插塞204 與導體層205、208的較佳材質爲複晶矽，接觸窗間隙壁 206a之較佳材質爲氧化矽。 請參照第7E圖，以習知的微影程序將導體層208圖案 化，以形成一儲存節點210,此儲存節點210例如是動態隨 機存取記憶體其記憶胞之電容器的下電極。在圖示中所繪 示之儲存節點210係錯誤對準於接觸窗開口 203。由於接觸 窗間隙壁206a對於導體層205、208具有蝕刻選擇性，因 此，本發明並不會有習知的嚴重柱頸現象。 第8圖爲第7E圖之平面投影圖。 請參照第8圖，雖然在接觸窗間隙壁206a之外部可能 會產生少許的柱頸現象，但是接觸窗間隙壁206a卻可以完 全維繫儲存節點210與接觸窗開口 203之間的連結（請參照 標記211)。 如第9圖所示，如果在形成導體層圖案208a的過程 中，儲存節點210與接觸窗開口 203之間發生嚴重的錯誤 對準，如第10圖所示，柱頸現象也同樣會發生在接觸窗間 隙壁206a的內部。因此，儲存節點210與接觸窗開口 203 並不是直接與接觸窗間隙壁206a的內部連結，而是與接觸 窗間隙壁206a外部的部分連結（請參照標記213)。 適當地控制接觸窗間隙壁206a的半徑與厚度，可以避 免上述的情形。接觸窗間隙壁206a的半徑’可以藉由導體 層205的厚度加以控制，接觸窗間隙壁206a的厚度則可以 J------Γ--.--裝---、--^-訂------線 (請先閲讀背面之注意事項再填寫本頁) - - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4726pit'.doc/006 404012 B7 五、發明説明（// ) 透過材料層206的厚度予以支配。 接觸窗開口的一部分，係塡入對於儲存節點具有蝕刻 選擇性的材料，或是接觸窗間隙壁之材質係可以在錯誤對 準時避免儲存節點發生嚴重的柱頸現象者。因此，可以防 止儲存節點的傾倒。 雖然本發明已詳述並且舉例說明如上，然而任何熟習 此技藝者當明白本發明之圖式與例子，僅作爲舉例之用， 並非用以限定本發明，本發明之精神與保護範圍當視後附 之申請專利範圍所界定者爲準。 (請先閲讀背面之注意事項再填寫本頁) 裝.
'1T 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. Λ 8 B8 Γ8 D8 4726pif.doc/006 404012 六、申請專利範圍 1. 一種半導體記憶兀件之接觸窗的製造方法，包括下歹IJ 步驟： 在一半導體基底上形成一內層絕緣層； 選擇性蝕刻該內層絕緣層直到暴露出部分該半導體基 底，以在該內層絕緣層之中形成一接觸窗開口； 在該接觸窗開口之中形成一接觸窗插塞，其中該接觸 窗插塞連接該半導體基底，且該接窗插塞之上表面低於該 內層絕緣層之上表面； 在該內層絕緣層上以及該接觸窗開口的表面上形成一 第一導體層，以使該第一導體層電性連接該接觸窗插塞； 以一材料層塡滿該接觸窗開口； 在該第一導體層與該材料層上形成一第二導體層；以 及 以一形成接觸電極之罩幕，依序蝕刻該第二導體層與 該第一導體層，以形成一接觸電極。 2. 如申請專利範圍第1項所述之方法，其中形成該接觸 窗插塞的步驟包括： 在該內層絕緣層上形成一導體層，以塡滿該接觸窗開 口；以及 回蝕刻該導體層，並過度蝕刻該導體層，以形成一凹 陷的接觸窗插塞。 3. 如申請專利範圍第2項所述之方法，其中該凹陷接觸 窗插塞具有-深度約略爲1〇〇埃至5000埃之凹陷。 4. 如申請專利範圍第1項所述之方法，其中形成該接觸 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 請c閱凟背而之"意事項再填寫本Λ ) 、π 線 經濟部智慧財產局員工消費合作社印製 AS B8 Γ8 DH 4726pif'.doc'/006 404012 六、申請專利範圍 窗插塞的步驟包括： 在該內層絕緣層上形成一導體層，以塡滿該接觸窗開 □; 以化學機械硏磨製程以平坦化的方式蝕刻該導體層， 直到裸露出該內層絕緣層之上表面；以及 以乾式飩刻製程或濕式蝕刻製程蝕刻部分該導體層， 以形成一凹陷接觸窗插塞。 5_如申請專利範圍第4項所述之方法，其中該凹陷接觸 窗插塞具有一深度約略爲100埃至5000埃之凹陷。 6. 如申請專利範圍第1項所述之方法，其中該第一導體 層之厚度約爲100埃至3000埃。 7. 如申請專利範圍第1項所述之方法，其中該材料層係 以一導體層或以一絕緣層製成，且該材料層對於該第一導 體層與該第二導體層具有蝕刻選擇性。 8. 如申請專利範圍第7項所述之方法，其中該絕緣層之 材質爲氧化矽。 9. 如申請專利範圍第7項所述之方法，其中該絕緣層之 材質係選自於硼磷矽玻璃、磷矽玻璃、二氧化矽與流動性 氧化物所組成之族群的其中之一者。 10. 如申請專利範圍第1項所述之方法，其中該材料層 之材質係選自於矽-氧、矽-氧-氮、鋁-氧、鋁_氮、硼-氮、 鈦-氮、鎢-矽與鎢-氮所組成之族群的其中之一者。 11. 如申請專利範圍第1項所述之方法，其中該接觸窗 插塞、該第一導體層與該第二導體層，係分別選自於矽(複 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 請先閱讀背而之：;ί意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 Λ 8 Β8 4726pif.doc/006 ^ -wm----- 六、申請專利範圍 晶矽）' 鈦、氮化鈦、鎢、氮化鎢、銘、銅、鉑、金、銀所 組成之族群的其中之一者以及上述族群之組合物。 12. —種半導體記憶元件之製造方法，包括下列步驟： 在一半導體基底上形成一內層絕緣層； 蝕刻該內層絕緣層直到暴露出部分該半導體基底，以 在該內層絕緣層之中形成一接觸窗開口； 在該接觸窗開口之中形成一接觸窗插塞，其中該接觸 窗插塞連接該半導體基底，且該接窗插塞之上表面低於該 內層絕緣層之上表面； 在該內層絕緣層的表面上與該接觸窗開口的表面上形 成一第一導體層，以使該第一導體層電性連接該接觸窗插 塞； 在該接觸窗開口其側壁的該第一導體層上形成一接觸 窗間隙壁；以及 在該第一導體層上形成一第二導體層，以塡滿該接觸 窗開口；以及 以一用以形成接觸電極之罩幕，依序蝕刻該第二導體 層與該第一導體罾，以形成一接觸電極。 13. 如申請專利範圍第12項所述之方法，其中該接觸窗 間隙壁之材質爲一導體材料或一絕緣材料，且該接觸窗間 隙壁對於該第一導體層與該第二導體層具有蝕刻選擇性。 M.如申請專利範圍第13項所述之方法，其中該絕緣材 料之材質爲氧化矽。 15.如申請專利範圍第13項所述之方法，其中該絕緣層 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請尤閱讀背而之注意事項再填寫本頁) 、1T 崠 經濟部智慧財產局員工消費合作社印製 AS B8 4726pif.doc/006 4040^2 六、申請專利範圍 之材質係選自於硼磷矽玻璃、磷矽玻璃、二氧化矽與流動 性氧化物所組成之族群的其中之一者。 16.如申請專利範圍第12項所述之方法，其中該材料層 之材質係選自於矽-氧、矽-氧-氮、鋁-氧、鋁-氮、硼-氮、 鈦-氮、鎢-矽與鎢-氮所組成之族群的其中之一者。 〈請先閱讀背而之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐）
TW088106502A 1998-06-02 1999-04-23 Method for fabricating contact of semiconductor device TW404012B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980020363A KR100272673B1 (ko) 1998-06-02 1998-06-02 반도체 메모리 장치의 제조 방법

Publications (1)

Publication Number Publication Date
TW404012B true TW404012B (en) 2000-09-01

Family

ID=19538128

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088106502A TW404012B (en) 1998-06-02 1999-04-23 Method for fabricating contact of semiconductor device

Country Status (7)

Country Link
US (1) US6323558B1 (zh)
JP (1) JP4057745B2 (zh)
KR (1) KR100272673B1 (zh)
CN (1) CN1107969C (zh)
DE (1) DE19924651B4 (zh)
GB (1) GB2338106B (zh)
TW (1) TW404012B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537913B2 (en) * 2001-06-29 2003-03-25 Intel Corporation Method of making a semiconductor device with aluminum capped copper interconnect pads
US6900106B2 (en) * 2002-03-06 2005-05-31 Micron Technology, Inc. Methods of forming capacitor constructions
JP2005032769A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
KR100654353B1 (ko) 2005-06-28 2006-12-08 삼성전자주식회사 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법
KR100965503B1 (ko) * 2005-08-31 2010-06-24 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
CN101330042B (zh) * 2007-06-18 2010-11-10 中芯国际集成电路制造(上海)有限公司 导电插塞及其制作方法
KR100929643B1 (ko) * 2008-03-07 2009-12-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2011223031A (ja) * 2011-07-08 2011-11-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法
CN102446836A (zh) * 2011-09-29 2012-05-09 上海华力微电子有限公司 一种铜互连线上有金属保护层的大马士革工艺
KR101993092B1 (ko) 2018-07-11 2019-06-25 우정하 사용자 특성기반 명함 제공 시스템, 방법 및 서버와 그를 구현하기 위한 프로그램이 기록된 기록매체
TWI817694B (zh) * 2022-03-07 2023-10-01 南亞科技股份有限公司 具有接觸栓塞的半導體結構及其製備方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
JP2535908B2 (ja) * 1987-05-21 1996-09-18 ソニー株式会社 半導体装置の製造方法
EP0448276B1 (en) * 1990-03-23 1996-06-05 AT&T Corp. Integrated circuit interconnection
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR970007967B1 (en) * 1994-05-11 1997-05-19 Hyundai Electronics Ind Fabrication method and semiconductor device
KR0147640B1 (ko) * 1995-05-30 1998-08-01 김광호 반도체 장치의 커패시터 및 그 제조방법
US5552340A (en) * 1995-10-27 1996-09-03 Vanguard International Semiconductor Corp. Nitridation of titanium, for use with tungsten filled contact holes
JP3607424B2 (ja) * 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
KR100230418B1 (ko) * 1997-04-17 1999-11-15 윤종용 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법

Also Published As

Publication number Publication date
KR100272673B1 (ko) 2000-11-15
US6323558B1 (en) 2001-11-27
GB9909489D0 (en) 1999-06-23
DE19924651A1 (de) 1999-12-16
GB2338106B (en) 2000-08-02
GB2338106A (en) 1999-12-08
KR20000000633A (ko) 2000-01-15
JP4057745B2 (ja) 2008-03-05
DE19924651B4 (de) 2007-03-01
CN1237782A (zh) 1999-12-08
JP2000031421A (ja) 2000-01-28
CN1107969C (zh) 2003-05-07

Similar Documents

Publication Publication Date Title
JP3562895B2 (ja) ランディングパッドを有する半導体装置の製造方法
TW408440B (en) Method for fabricating contacts in a semiconductor device
TW413868B (en) Semiconductor memory device having SOI (silicon-on-insulator) structure and method for fabricating thereof
US6768154B2 (en) Semiconductor device
US6583458B1 (en) Semiconductor integrated circuit including a DRAM and an analog circuit
TW405165B (en) Method for producing a self-aligned contact
TW404012B (en) Method for fabricating contact of semiconductor device
TW512528B (en) Semiconductor memory device having plug contacted to capacitor electrode and method for fabricating the same
US20020024093A1 (en) Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same
TW439202B (en) Method for forming a self aligned contact in a semiconductor device
JP3955411B2 (ja) Ｄｒａｍセルキャパシタの製造方法
US6255224B1 (en) Method of forming contact for semiconductor device
US7217618B2 (en) Semiconductor device and method for fabricating the same using damascene process
TW380316B (en) Manufacturing method for fin-trench-structure capacitor of DRAM
KR100195214B1 (ko) 반도체 메모리장치 및 그 제조방법
TW479328B (en) Method for manufacturing a self-aligned stacked storage node DRAM cell
JP5107499B2 (ja) 半導体装置
JP2005354057A (ja) キャパシタの金属下部電極形成方法及びこのための選択的な金属膜エッチング方法
JP2795250B2 (ja) 半導体装置およびその製造方法
JP3816273B2 (ja) 半導体装置の配線及びその製造方法
JP4959979B2 (ja) 半導体記憶装置の製造方法
TW395050B (en) Method of manufacturing the capacitor of dynamic random access memory (DRAM)
KR20000008446A (ko) 공정 토폴로지 개선을 위한 고집적 반도체 장치 및 그 제조 방법
KR980011885A (ko) 반도체 장치의 금속 배선 콘택 형성방법
US20040056247A1 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent