DE10314307B4 - Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator Download PDF

Info

Publication number
DE10314307B4
DE10314307B4 DE10314307.6A DE10314307A DE10314307B4 DE 10314307 B4 DE10314307 B4 DE 10314307B4 DE 10314307 A DE10314307 A DE 10314307A DE 10314307 B4 DE10314307 B4 DE 10314307B4
Authority
DE
Germany
Prior art keywords
layer
openings
interconnect
capacitor
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10314307.6A
Other languages
English (en)
Other versions
DE10314307A1 (de
Inventor
You-Seung Jin
Jong-Hyon Ahn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10314307A1 publication Critical patent/DE10314307A1/de
Application granted granted Critical
Publication of DE10314307B4 publication Critical patent/DE10314307B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, mit der Schrittfolge: – Bilden einer ersten unteren Zwischenverbindung (32, 174a) auf einem Halbleitersubstrat – Bilden einer intermetallischen dielektrischen Schicht (34, 178) auf der ersten unteren Zwischenverbindung, – Bilden einer Mehrzahl von Öffnungen (35, 182), welche die erste untere Zwischenverbindung (32, 174a) durch die intermetallische dielektrische Schicht (34, 178) hindurch freilegen, – konformes Bilden einer unteren leitfähigen Elektrodenschicht (62, 184) auf der Innenwand der Öffnungen, der freiliegenden ersten unteren Zwischenverbindung und der intermetallischen dielektrischen Schicht zwischen den Öffnungen, – konformes Bilden einer dielektrischen Schicht (64, 186) auf der unteren leitfähigen Elektrodenschicht in den Öffnungen und zwischen den Öffnungen, – konformes Bilden einer oberen leitfähigen Elektrodenschicht (66, 188) auf der dielektrischen Schicht in den Öffnungen und zwischen den Öffnungen, – Strukturieren der unteren leitfähigen Elektrodenschicht in eine untere Elektrode, der dielektrischen Schicht und der oberen leitfähigen Elektrodenschicht in eine obere Elektrode, um eine Kondensatorstruktur (68, 190) aus der unteren Elektrode, der dielektrischen Schicht und der oberen Elektrode zu erzeugen, bei der sich die obere Elektrode als bleibende konforme Schicht auf der dielektrischen Schicht in den Öffnungen und zwischen den Öffnungen erstreckt, und – Bilden einer ersten oberen Zwischenverbindung (70a, 204a) auf der oberen Elektrode.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator.
  • Ein Kondensator, der ein passives Bauelement ist, wird für verschiedene Zwecke bei der Bildung logischer Bauelemente verwendet. Ein Entkopplungskondensator wird zum Beispiel in einer Mikroprozessoreinheit (MPU) verwendet, und ein Kondensatorfeld wird in einem Analog/Digital(DA)-Wandler verwendet. Mit zunehmender Betriebsfrequenz und Bitanzahl der Konverter wird jedoch ein Kondensator mit hoher Kapazität erforderlich.
  • Um die Kapazität eines Kondensators in einer begrenzten Einheitsfläche auf einem geeigneten Wert oder höher zu halten, sollte die Dicke d einer dielektrischen Substanz verringert werden, das Oberflächengebiet As einer Kondensatorelektrode sollte vergrößert werden, oder es sollte ein Material mit einer hohen Dielektrizitätskonstante verwendet werden, da C = εAs/d (wobei C eine Kapazität ist, ε die Dielektrizitätskonstante ist, As das Oberflächengebiet einer Kondensatorelektrode ist und d die Dicke einer dielektrischen Substanz ist).
  • Ein effektives Oberflächengebiet eines herkömmlichen analogen Kondensators ist planar, da eine Metallzwischenverbindung desselben als obere Elektrode und untere Elektrode verwendet wird.
  • Die 1A bis 1E stellen Querschnittansichten dar, die ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem MIM-Kondensator gemäß einem herkömmlichen Verfahren veranschaulichen.
  • Bezugnehmend auf 1A wird nach der Bildung einer dielektrischen Zwischenschicht 2 eine leitfähige Metallschicht auf der dielektrischen Zwischenschicht 2 gebildet und strukturiert, um eine untere Elektrode 4a eines Kondensators und eine untere Zwischenverbindung 4b zu bilden. Wenngleich in den Figuren nicht dargestellt, bedeckt die dielektrische Zwischenschicht 2 Halbleiterbauelemente, die auf einem Halbleitersubstrat ausgebildet sind. Auf der unteren Elektrode 4a des Kondensators und auf der unteren Zwischenverbindung 4b wird eine intermetallische dielektrische Schicht 6 gebildet und planarisiert.
  • Bezugnehmend auf 1B wird unter Verwendung eines herkömmlichen Photolithographieprozesses mit Hilfe einer Photoresiststruktur eine Kontaktöffnung 8 erzeugt, um die untere Elektrode 4a des Kondensators freizulegen. Aus der Kontaktöffnung 8, welche die untere Elektrode freilegt, wird ein effektives breites Oberflächengebiet des Kondensators.
  • Bezugnehmend auf 1C wird ganzflächig auf dem Halbleitersubstrat, welches die Kontaktöffnung 8 beinhaltet, eine dielektrische Schicht 10 gebildet.
  • Bezugnehmend auf 1D wird unter Verwendung von herkömmlicher Photolithographie eine Durchkontaktöffnung 12 erzeugt, um die untere Zwischenverbindung 4b freizulegen. Die Durchkontaktöffnung 12 verbindet die untere Zwischenverbindung und eine obere Zwischenverbindung elektrisch und ist schmaler als die Kontaktöffnung 8.
  • Bezugnehmend auf 1E wird ganzflächig eine obere leitfähige Zwischenverbindungsschicht gebildet und strukturiert, um eine obere Elektrode 14a des Kondensators und eine obere Zwischenverbindung 14b zu bilden.
  • Der beschriebene herkömmliche MIM-Kondensator weist ein planares effektives Oberflächengebiet auf, mit dem die Kapazität des Kondensators beschränkt ist.
  • In der Patentschrift US 6 251 740 B1 ist ein gattungsgemäßes Halbleiterbauelement mit einer MIM-Kondensatorstruktur offenbart, bei der die untere Elektrode und die dielektrische Schicht konform in Öffnungen einer Zwischenverbindungsschicht gebildet sind und die obere Elektrode mehrteilig aus konformen Schichtbereichen in den Öffnungen sowie aus die Öffnungen vollends füllenden Füllschichtteilen und einer obenliegenden Deckschicht zusammengesetzt ist, die sich zwischen den Öffnungen auf der dielektrischen Schicht und im Bereich der Öffnungen auf den Füllschichtteilen und den konformen Schichtteilen erstreckt. Zur Herstellung dieser Kondensatorstruktur wird zunächst konform eine untere Elektrodenschicht in den Öffnungen und zwischen den Öffnungen gebildet, gefolgt vom Aufbringen einer planarisierenden, die Öffnungen füllenden dielektrischen Schicht. Die untere Elektrodenschicht und die dielektrische Schicht werden dann lateral nach außen unter Bildung der unteren Elektrode aus der unteren Elektrodenschicht strukturiert, wonach die verbliebene dielektrische Schicht so zurückgeätzt wird, dass sie als konforme Schicht in den Öffnungen und zwischen den Öffnungen auf der unteren Elektrode verbleibt. Dann wird eine konforme obere Elektrodenschicht gefolgt von einer planarisierenden, die Öffnungen füllenden Metallschicht aufgebracht. In einem anschließenden Strukturierungsschritt werden die Metallschicht und die obere Elektrodenschicht so weit weggeätzt, dass sie nur noch in den Öffnungen verbleiben und dort die konformen Schichtteile bzw. den Füllschichtteil der oberen Elektrode bilden. Dann wird konform eine Metallschicht aufgebracht, die nach Strukturierung im Kondensatorstrukturbereich den Deckschichtteil der oberen Elektrode bildet.
  • In der Patentschrift US 5 604 696 A ist ein Halbleiterbauelement mit einer Kondensatorstruktur z. B. vom MIM-Typ offenbart, bei der die untere Elektrode mehrteilig als jeweiliger konformer Schichtteil in Öffnungen einer dielektrischen Zwischenschicht gebildet ist. Eine ähnliche Kondensatorstruktur ist in der Patentschrift US 6 175 130 B1 offenbart. In der Offenlegungsschrift EP 1 020 905 A1 ist die Bildung. einer MIM-Kondensatorstruktur für ein Halbleiterbauelement im Rahmen eines Doppeldamaszenerprozesses offenbart, wobei die Kondensatorstruktur eine konform in einer Öffnung einer mehrlagigen dielektrischen Zwischenschicht gebildete untere Elektrode, eine darauf konform aufgebrachte dielektrische Schicht und eine zweiteilige obere Elektrode umfasst, die einen konformen Schichtteil auf der dielektrischen Schicht und einen die restliche Öffnung füllenden Füllschichtteil beinhaltet.
  • Die Offenlegungsschrift JP 06-224 070 A offenbart einen MIM-Kondensator mit einem gestuften, wellenförmigen Profil einer dielektrischen Schicht und einer oberen Elektrode. Eine untere Elektrode ist auf ein Halbleitersubstrat aufgebracht und an seiner Oberseite mit Vertiefungen zur Bereitstellung eines entsprechenden Stufenprofils für die darauf konform gebildete dielektrische Schicht und die obere Elektrode versehen. Alternativ ist auf ein Halbleitersubstrat ein Rippenprofil aus isolierendem Material aufgebracht, um ein Stufenprofil bereitzustellen, auf das konform eine untere Elektrode, eine dielektrische Schicht und eine obere Elektrode des MIM-Kondensators aufgebracht werden.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Herstellung eines Halbleiterbauelements der eingangs genannten Art zugrunde, dessen Kondensator sich bei gegebener Entwurfsfläche mit relativ hoher Kapazität realisieren lässt.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1A bis 1E Querschnittansichten, die ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem MIM-Kondensator gemäß einem herkömmlichen Verfahren veranschaulichen,
  • 2A bis 2C Draufsichten auf erfindungsgemäß hergestellte MIM-Kondensatoren,
  • 3A eine Querschnittansicht entlang einer Linie I-I' eines Kondensators von 1A oder entlang einer Linie II-II' eines Kondensators von 2B,
  • 3B eine Querschnittansicht entlang einer Linie III-III' eines Kondensators von 2C,
  • 4A bis 4F Prozessquerschnitte, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung von zwei Schichten gemäß einer ersten Ausführungsform der Erfindung veranschaulichen,
  • 5A bis 5F Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus zwei Schichten gemäß einer zweiten Ausführungsform der Erfindung veranschaulichen,
  • 6A bis 6F Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus drei Schichten gemäß einer dritten Ausführungsform der Erfindung veranschaulichen,
  • 7A bis 7G Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus drei Schichten gemäß einer vierten Ausführungsform der Erfindung veranschaulichen,
  • 8A bis 8I Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus zwei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer fünften Ausführungsform der Erfindung veranschaulichen,
  • 9A und 9B Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus zwei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer sechsten Ausführungsform der Erfindung veranschaulichen,
  • 10A bis 10H Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus drei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer siebten Ausführungsform der Erfindung veranschaulichen, und
  • 11A und 11B Prozessquerschnittansichten, die ein Verfahren zur Herstellung eines Kondensators eines Lochtyps an einer Metallzwischenverbindung aus drei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer achten Ausführungsform der Erfindung veranschaulichen.
  • Im Folgenden werden Halbleiterbauelemente nach dem erfindungsgemäßen Verfahren unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben. Gemäß der Erfindung wird ein effektives Oberflächengebiet pro planarer Einheitsfläche eines Kondensators mit einer MIM-Struktur vergrößert, um die Kapazität desselben zu vergrößern. Das heißt, der Kondensator gemäß dem erfindungsgemäßen Verfahren weist eine dreidimensionale Struktur auf, um die Kapazität zu maximieren, und die planare Gestalt davon ist vorzugsweise lochartig, streifenartig oder gitterartig. Vorliegend wird die Charakterisierung, dass eine Schicht auf oder über einer anderen liegt, der Einfachkeit halber sowohl für Fälle verwendet, in denen die Schicht direkt auf der anderen liegt, als auch für Fälle, in denen sie unter Zwischenfugen einer oder mehrerer weiterer Schichten auf bzw. über der anderen liegt.
  • Die 2A bis 2C stellen Draufsichten auf erfindungsgemäß gebildete Kondensatoren dar. 2A zeigt einen lochartigen Kondensator mit neun dreidimensionalen lochartigen Kondensatorbereichen 16 in einem Kondensatorbereich 15. 2B zeigt einen streifenartigen Kondensator, bei dem sich drei streifenartige Kondensatorbereiche 17 in einem Kondensatorbereich 15 befinden. 2C zeigt einen gitterartigen Kondensator, bei dem sich ein 3 × 3 gitterartiger Kondensatorbereich 18 in einem Kondensatorbereich 15 befindet.
  • 3A stellt eine Querschnittansicht entlang einer Linie I-I' des Kondensators von 2A oder entlang einer Linie II-II' des Kondensators von 2B dar. 3B stellt eine Querschnittansicht entlang einer Linie III-III' des Kondensators von 2C dar. In den 3A und 3B sind der Übersichtlichkeit halber die gleichen Bezugszeichen für sich funktionell entsprechende Elemente verwendet.
  • Bezugnehmend auf die 3A und 3B ist auf einer dielektrischen Zwischenschicht 30 eine untere Zwischenverbindung 32 ausgebildet, und auf der unteren Zwischenverbindung 32 ist eine intermetallische dielektrische Schicht 34 ausgebildet. Eine Mehrzahl von Öffnungen 35 ist durch die intermetallische dielektrische Schicht 34 hindurch ausgebildet, um die untere Zwischenverbindung 32 freizulegen. Auf der intermetallischen dielektrischen Schicht 34 sind zwischen den Öffnungen 35, auf der inneren Seitenwand der Öffnungen 35 und auf der freigelegten Oberfläche der unteren Zwischenverbindung 32 eine untere Elektrode 36 eines Kondensators, eine dielektrische Schicht 38 und eine obere Elektrode 40 des Kondensators ausgebildet. Auf der oberen Elektrode 40 des Kondensators ist eine obere Zwischenverbindung 42 ausgebildet.
  • Da der vorstehend erwähnte dreidimensionale Kondensator nach dem erfindungsgemäßen Verfahren im Vergleich mit einem herkömmlichen, einfachen Kondensator vom ebenen Typ eine konkave-konvexe Struktur aufweist, ist die Kapazität des erfindungsgemäß gebildeten Kondensators hoch.
  • Nunmehr wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem lochartigen Kondensator mit MIM-Struktur gemäß der Erfindung vollständiger beschrieben. Ein Halbleiterbauelement mit einem streifenartigen oder gitterartigen Kondensator kann durch Verwenden ähnlicher Verfahren gebildet werden.
  • Die 4A bis 4F stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines lochartigen Kondensators an einer Metallzwischenverbindung aus zwei Schichten gemäß einer ersten Ausführungsform der Erfindung dar.
  • Bezugnehmend auf 4A wird nach der Bildung einer dielektrischen Zwischenschicht 50 eine leitfähige untere Zwischenverbindungsschicht auf der dielektrischen Zwischenschicht 50 gebildet und strukturiert, um untere Zwischenverbindungen 52a und 52b zu bilden.
  • Wenngleich in den Figuren nicht gezeigt, bedeckt die dielektrische Zwischenschicht 50 Halbleiterbauelemente, die auf einem Halbleitersubstrat ausgebildet sind. Die unteren Zwischenverbindungen 52a und 52b beinhalten eine erste untere Zwischenverbindung 52a und eine zweite untere Zwischenverbindung 52b. Die leitfähige untere Zwischenverbindungsschicht kann aus einem Metallmaterial, insbesondere einem, das aus einer Gruppe ausgewählt ist, die aus Aluminium (Al), einer Aluminiumlegierung, Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) besteht, mit einer Dicke von etwa 100 nm bis 1000 nm gebildet werden.
  • Eine Ätzstoppschicht 54 kann ganzflächig auf dem Halbleitersubstrat ausgebildet werden, auf dem die unteren Zwischenverbindungen 52a und 52b ausgebildet sind. Die Ätzstoppschicht 54 kann z. B. aus Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) oder Siliciumcarbonitrid (SiCN) gebildet werden, vorzugsweise unter Verwendung von plasmaunterstützter chemischer Gasphasenabscheidung (PECVD) mit einer Dicke von etwa 10 nm bis 100 nm.
  • Auf der Ätzstoppschicht 54 wird eine intermetallische dielektrische Schicht 56 gebildet. Die intermetallische dielektrische Schicht 56 kann aus einem dielektrischen Material mit niedrigem k (hier bedeutet dielektrisches Material mit niedrigem k ein Material, dessen Dielektrizitätskonstante k niedrig ist) gebildet werden, vorzugsweise aus einem Material, das aus einer Gruppe ausgewählt ist, die aus SiO2, SiOC, SiOH und SiOCH besteht. Durch Verwenden des Materials mit niedrigem k als intermetallische dielektrische Schicht 56 können der Zwischenverbindungswiderstand und die parasitäre Kapazität zwischen Zwischenverbindungen reduziert werden und die Geschwindigkeit des Halbleiterbauelements kann verbessert werden. Außerdem kann eine Kreuzkopplung des Halbleiterbauelements unterdrückt werden. Die intermetallische dielektrische Schicht 56 kann z. B. unter Verwendung von PECVD, HDP-CVD (Plasma-CVD hoher Dichte), APCVD (CVD bei atmosphärischem Druck) oder Aufschleudern mit einer Dicke von 300 nm bis 1000 nm gebildet werden.
  • Die intermetallische dielektrische Schicht 56 und die Ätzstoppschicht 54 werden unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Durchkontaktöffnung 57 über der zweiten unteren Zwischenverbindung 52b zu erzeugen.
  • Eine in den Figuren nicht dargestellte Barrierenmetallschicht und ein in den Figuren nicht dargestelltes leitfähiges Material werden an dem Halbleitersubstrat mit der Durchkontaktöffnung 57 erzeugt, um die Durchkontaktöffnung 57 zu füllen. Die Barrierenmetallschicht und das leitfähige Material werden planarisiert, um einen leitfähigen Kontaktstift 58 in der Durchkontaktöffnung 57 zu bilden und die intermetallische dielektrische Schicht 56 freizulegen. Die Barrierenmetallschicht kann z. B. aus wenigstens einem Material, das aus einer Gruppe ausgewählt ist, die aus Ta, TaN, TiN, WN, TaC, WC, TiSiN und TaSiN besteht, unter Verwendung von PVD (physikalische Gasphasenabscheidung), CVD (chemische Gasphasenabscheidung) oder ALD (atomare Schichtdeposition) gebildet werden. Das leitfähige Material kann z. B. aus Wolfram gebildet werden.
  • Bezugnehmend auf 4B werden die intermetallische dielektrische Schicht 56 und die Ätzstoppschicht 54 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Mehrzahl von Öffungen 60 zu bilden, welche die erste untere Zwischenverbidug 52a freilegen. In 4B sind dies drei Öffnungen 60.
  • Bezugnehmend auf 4C werden eine untere leitfähige Elektrodenschicht 62, eine dielektrische Schicht 64 und eine obere leitfähige Elektrodenschicht 66 ganzflächig auf dem Halbleitersubstrat gebildet, in dem die Öffnungen 60 ausgebildet sind.
  • Die untere und die obere leitfähige Elektrodenschicht 62 und 66 werden z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die aus Ti, TiN, Ta, TaN, Pt, Ru, Ir und W besteht, mit einer Dicke von etwa 30 nm bis etwa 500 nm gebildet.
  • Die dielektrische Schicht 64 kann z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die aus Siliciumoxid, Siliciumnitrid, Tantaloxid, Bariumstrontiumtitanoxid, Zirkoniumoxid, Hafniumoxid, Bleizirkoniumtitanoxid und Strontiumwismuttantaloxid besteht, unter Verwendung eines Verfahrens, das aus einer Gruppe ausgewählt ist, die aus CVD, PCVD und ALD besteht, mit einer Dicke von 10 nm bis etwa 200 nm gebildet werden.
  • Bezugnehmend auf 4D werden die obere leitfähige Elektrodenschicht 66, die dielektrische Schicht 64 und die untere leitfähige Elektrodenschicht 62 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Kondensatorstruktur 68 zu bilden. Aufgrund einer konkaven-konvexen Struktur entlang der Innenwand der Öffnungen 60 und der freigelegten Oberfläche der ersten unteren Zwischenverbindung 52a und der intermetallischen dielektrischen Schicht 56 weist die Kondensatorstruktur 68 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heißt, durch zusätzliches Verwenden der Innenwand der Öffnungen kann die Kapazität des Kondensators erhöht werden.
  • Im Fall, dass die obere leitfähige Elektrodenschicht 66, die dielektrische Schicht 64 und die untere leitfähige Elektrodenschicht 62 gleichzeitig trocken geätzt werden, weist die Kondensatorstruktur 68 eine vertikale Struktur auf. In einem nachfolgenden Prozess zur Bildung und Strukturierung einer leitfähigen Schicht für eine obere Zwischenverbindung kann ein leitfähiger Rand an einer Seitenwand der Kondensatorstruktur 68 mit der vertikalen Struktur verbleiben, was zu einem Brückenphänomen führen kann, bei dem Strom zwischen einer oberen Elektrode und einer unteren Elektrode fließt.
  • Um das Brückenphänomen zu verhindern, wird nach der Bildung der Kondensatorstruktur 68 mit der vertikalen Struktur eine in den Figuren nicht gezeigte Isolationsschicht gebildet, um die Kondensatorstruktur 68 zu bedecken. Die Isolationsschicht wird anisotrop geätzt, um einen Isolationsabstandshalter auf einer Seitenwand der Kondensatorstruktur 68 mit der vertikalen Struktur zu bilden. Alternativ werden, wie in 4D dargestellt, zwei Photolithographieprozesse ausgeführt. Das heißt, die obere leitfähige Elektrodenschicht 66 wird zuerst strukturiert, und die dielektrische Schicht 64 und die untere leitfähige Elektrodenschicht 62 werden gleichzeitig strukturiert.
  • Bezugnehmend auf 4E wird ganzflächig auf dem Halbleitersubstrat mit der Kondensatorstruktur 68 eine obere leitfähige Zwischenverbindungsschicht 70 gebildet. Die Abfolge der Bildung der oberen leitfähigen Zwischenverbindungsschicht 70 ist identisch mit jener der Bildung der beschriebenen unteren leitfähigen Zwischenverbindungsschicht.
  • Bezugnehmend auf 4F wird die obere Zwischenverbindungsschicht 70 selektiv geätzt, um obere Zwischenverbindungen 70a und 70b zu bilden. Die oberen Zwischenverbindungen beinhalten eine erste obere Zwischenverbindung 70a und eine zweite obere Zwischenverbindung 70b.
  • Die 5A bis 5F stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus zwei Schichten gemäß einer zweiten Ausführungsform der Erfindung dar.
  • Bezugnehmend auf 5A wird nach der Bildung einer dielektrischen Zwischenschicht 80 eine untere leitfähige Zwischenverbindungsschicht auf der dielektrischen Zwischenschicht 80 gebildet und strukturiert, um untere Zwischenverbindungen 82a und 82b zu bilden. Wenngleich in den Figuren nicht gezeigt, bedeckt die dielektrische Zwischenschicht Halbleiterbauelemente, die auf einem Halbleitersubstrat ausgebildet sind. Die unteren Zwischenverbindungen 82a, 82b beinhalten eine erste untere Zwischenverbindung 82a und eine zweite untere Zwischenverbindung 82b. Das Verfahren zur Bildung der unteren leitfähigen Zwischenverbindungsschicht ist identisch mit jenem der ersten Ausführungsform. Eine Ätzstoppschicht 84 wird ganzflächig auf dem Halbleitersubstrat mit den unteren Zwischenverbindungen 82a und 82b gebildet. Auf der Ätzstoppschicht 84 wird eine intermetallische dielektrische Schicht 86 gebildet. Das Verfahren zur Bildung der Ätzstoppschicht 84 und der intermetallischen dielektrischen Schicht 86 entspricht demjenigen der ersten Ausführungsform.
  • Die intermetallische dielektrische Schicht 86 und die Ätzstoppschicht 84 werden selektiv geätzt, um eine Mehrzahl von Öffnungen 88 zu bilden, die vorgegebene Bereiche der ersten unteren Zwischenverbindungen 82 freilegen. In 5A sind dies drei Öffnungen.
  • Bezugnehmend auf 5B werden eine untere leitfähige Elektrodenschicht 90, eine dielektrische Schicht 92 und eine obere leitfähige Elektrodenschicht 94 ganzflächig auf dem Halbleitersubstrat mit den Öffnungen 88 gebildet. Das Verfahren zur Bildung der unteren leitfähigen Elektrodenschicht 90, der dielektrischen Schicht 92 und der oberen leitfähigen Elektrodenschicht 94 ist identisch zu jenem der ersten Ausführungsform.
  • Bezugnehmend auf 5C werden die obere leitfähige Elektrodenschicht 94, die dielektrische Schicht 92 und die untere leitfähige Elektrodenschicht 90 selektiv geätzt, um eine Kondensatorstruktur 96 zu bilden.
  • Aufgrund einer konkaven-konvexen Struktur entlang der Innenwand der Öffnungen 88, der freigelegten Oberfläche der ersten unteren Zwischenverbindung 82a und der intermetallischen dielektrischen Schicht 86 weist die Kondensatorstruktur 96 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heißt, durch Verwenden der Innenwand der Öffnungen 88 kann die Kapazität des Kondensators erhöht werden.
  • In dem Fall, dass die obere leitfähige Elektrodenschicht 94, die dielektrische Schicht 92 und die untere leitfähige Elektrodenschicht 90 gleichzeitig trocken geätzt werden, weist die Kondensatorstruktur 96 eine vertikale Struktur auf. Deshalb wird, wie in der ersten Ausführungsform beschrieben, ein Isolationsabstandshalter gebildet, um ein Brückenphänomen zu verhindern. Alternativ wird, wie in 5C dargestellt, die obere leitfähige Elektrodenschicht 94 zuerst strukturiert, und die dielektrische Schicht 92 und die untere leitfähige Elektrodenschicht 90 werden dann gleichzeitig strukturiert.
  • Bezugnehmend auf 5D werden die intermetallische dielektrische Schicht 86 und die Ätzstoppschicht 84 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Durchkontaktöffnung 98 zu erzeugen, die einen vorgegebenen Bereich der zweiten unteren Zwischenverbindung 82b freilegt.
  • Bezugnehmend auf 5E wird eine obere leitfähige Zwischenverbindungsschicht 100 ganzflächig auf dem Halbleitersubstrat gebildet, auf dem die Durchkontaktöffnung 98 ausgebildet ist. Das Verfahren zur Bildung der oberen leitfähigen Zwischenverbindungsschicht 100 ist identisch mit jenem der ersten Ausführungsform. Wenngleich in den Figuren nicht gezeigt, kann vor der Bildung der oberen leitfähigen Zwischenverbindungsschicht 100 eine Barrierenmetallschicht gebildet werden.
  • Gemäß einem Aspekt der vorliegenden Ausführungsform kann im Vergleich zu der ersten Ausführungsform kein leitfähiger Stift gebildet werden, da die Kondensatorstruktur 96 auf der intermetallischen dielektrischen Schicht 86 während eines CMP-Prozesses bezüglich der oberen leitfähigen Zwischenverbindungsschicht 100 entfernt werden kann. Somit sollten unter Verwendung der oberen leitfähigen Zwischenverbindungsschicht 100, welche die Kontaktöffnung 98 füllt, eine obere Zwischenverbindung und ein leitfähiger Kontaktstift gleichzeitig gebildet werden.
  • Bezugnehmend auf 5F wird die obere leitfähige Zwischenverbindungsschicht 100 unter Verwendung einer Photoresiststruktur selektiv geätzt, um obere Zwischenverbindungen 100a und 100b zu bilden. Die oberen Zwischenverbindungen beinhalten eine erste obere Zwischenverbindung 100a und eine zweite obere Zwischenverbindung 100b.
  • Die 6A bis 6F stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus drei Schichten gemäß einer dritten Ausführungsform der Erfindung dar. In der Erfindung kann ein Kondensator mit einer MIM-Struktur durch wenigstens eine intermetallische dielektrische Schicht gebildet werden. In dem Fall, dass der Kondensator durch eine Mehrzahl von intermetallischen dielektrischen Schichten gebildet wird, wird die Kapazität des Kondensators aufgrund einer Vergrößerung der Höhe desselben erhöht.
  • Bezugnehmend auf 6A wird nach der Bildung einer dielektrischen Zwischenschicht 110 eine untere leitfähige Zwischenverbindungsschicht auf der dielektrischen Zwischenschicht 110 gebildet und strukturiert, um untere Zwischenverbindungen 112a und 112b zu bilden. Wenngleich in den Figuren nicht dargestellt, bedeckt die dielektrische Zwischenschicht 110 auf einem Halbleitersubstrat ausgebildete Halbleiterbauelemente.
  • Die unteren Zwischenverbindungen beinhalten eine erste untere Zwischenverbindung 112a und eine zweite untere Zwischenverbindung 112b. Die untere leitfähige Zwischenverbindungsschicht kann z. B. aus wenigstens einem Material, das aus einer Gruppe ausgewählt ist, die Aluminium (Al), eine Aluminium-Legierung, Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) beinhaltet, mit einer Dicke von etwa 100 nm bis 1000 nm gebildet werden.
  • Eine erste Ätzstoppschicht 114 kann ganzflächig auf dem Halbleitersubstrat gebildet werden, auf dem die unteren Zwischenverbindungen 112a und 112b ausgebildet sind. Die erste Ätzstoppschicht 114 kann z. B. aus Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) oder Siliciumcarbonitrid (SiCN) gebildet werden, die unter Verwendung eines PECVD-Verfahrens mit einer Dicke von etwa 10 nm bis 100 nm aufgebracht werden.
  • Auf der Ätzstoppschicht 114 wird eine erste intermetallische dielektrische Schicht 116 gebildet und planarisiert. Die erste intermetallische dielektrische Schicht 116 kann aus einem Material, das aus einer Gruppe ausgewählt ist, die SiO2, SiOC, SiOH und SiOCH beinhaltet, oder aus einem dielektrischen Material mit niedrigem k gebildet werden, dessen Dielektrizitätskonstante kleiner als 3,0 ist. Die erste intermetallische dielektrische Schicht 116 kann z. B. unter Verwendung von PECVD, HDP-CVD (Plasma-CVD hoher Dichte), APCVD (CVD bei Atmosphärendruck) oder Aufschleudern mit einer Dicke von 300 nm bis 1000 nm erzeugt werden.
  • Die erste intermetallische dielektrische Schicht 116 und die erste Ätzstoppschicht 114 werden selektiv geätzt, um eine Durchkontaktöffnung 117 zu bilden.
  • Eine in den Figuren nicht dargestellte Barrierenmetallschicht und ein in den Figuren nicht dargestelltes leitfähiges Material werden an dem Halbleitersubstrat mit der Durchkontaktöffnung 117 gebildet, um die Durchkontaktöffnung 117 zu füllen. Die Barrierenmetallschicht und das leitfähige Material werden planarisiert, um einen ersten leitfähigen Kontaktstift 118 in der Durchkontaktöffnung 117 zu bilden und die erste intermetallische dielektrische Schicht 116 freizulegen. Die Barrierenmetallschicht kann z. B. aus wenigstens einem Material, das aus einer Gruppe ausgewählt ist, die Ta, TaN, TiN, WN, TaC, WC, TiSiN und TaSiN beinhaltet, unter Verwendung von PVC, CVD oder ALD gebildet werden. Das leitfähige Material kann z. B. aus Wolfram gebildet werden.
  • Eine mittlere leitfähige Zwischenverbindungsschicht wird ganzflächig auf dem Halbleitersubstrat mit dem ersten leitfähigen Kontaktstift 118 gebildet und strukturiert, um eine mittlere Zwischenverbindung 120 zu bilden. Die mittlere Zwischenverbindung 120 kann aus dem gleichen Material wie die untere Zwischenverbindung gebildet werden.
  • Eine zweite Ätzstoppschicht 122 kann ganzflächig auf dem Halbleitersubstrat mit der mittleren Zwischenverbindung 120 gebildet werden, und eine zweite intermetallische dielektrische Schicht 124 kann auf der zweiten Ätzstoppschicht 122 gebildet werden. Die zweite Ätzstoppschicht 122 kann unter Verwendung des gleichen Verfahrens wie jenem gebildet werden, das bei der Erzeugung der ersten Ätzstoppschicht 114 verwendet wurde, und die zweite intermetallische dielektrische Schicht 124 kann unter Verwendung des gleichen Verfahrens wie jenem gebildet werden, das bei der Erzeugung der ersten intermetallischen dielektrischen Schicht 116 verwendet wurde.
  • Die zweite intermetallische dielektrische Schicht 124 und die zweite Ätzstoppschicht 122 werden selektiv geätzt, um eine Durchkontaktöffnung zu erzeugen, welche die mittlere Zwischenverbindung 120 freilegt.
  • Ein zweiter leitfähiger Kontaktstift 126 kann unter Verwendung des gleichen Verfahrens wie jenem gebildet werden, das bei der Erzeugung des ersten leitfähigen Kontaktstifts 118 verwendet wurde.
  • Bezugnehmend auf 6B werden die zweite intermetallische dielektrische Schicht 124, die zweite Ätzstoppschicht 122, die erste intermetallische dielektrische Schicht 116 und die erste Ätzstoppschicht 114 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Mehrzahl von Öffnungen 128 zu erzeugen, welche die erste untere Zwischenverbindung 112a freilegen. In 6B sind dies drei Öffnungen 128.
  • Bezugnehmend auf 6C werden eine untere leitfähige Elektrodenschicht 130, eine dielektrische Schicht 132 und eine obere leitfähige Elektrodenschicht 134 ganzflächig auf dem Halbleitersubstrat gebildet, auf dem die Öffnungen 128 ausgebildet sind.
  • Die untere und die obere leitfähige Elektrodenschicht 130 und 134 sind z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Ti, TiN, Ta, TaN, Pt, Ru, Ir und W beinhaltet, mit einer Dicke von 30 nm bis 500 nm gebildet.
  • Die dielektrische Schicht 132 kann z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Siliciumoxid, Siliciumnitrid, Tantaloxid, Bariumstrontiumtitanoxid, Zirkoniumoxid, Hafniumoxid, Bleizirkoniumtitanoxid und Strontiumwismuttantaloxid beinhaltet, unter Verwendung von CVD, PCVD oder ALD mit einer Dicke von 10 nm bis 200 nm gebildet werden.
  • Bezugnehmend auf 6D werden die obere leitfähige Elektrodenschicht 134, die dielektrische Schicht 132 und die untere leitfähige Elektrodenschicht 130 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Kondensatorstruktur 136 zu erzeugen. Aufgrund einer konkaven-konvexen Struktur entlang der Innenwand der Öffnungen 128, der freiliegenden Oberfläche der ersten unteren Zwischenverbindung 112a und der intermetallischen dielektrischen Schicht 124 weist die Kondensatorstruktur 136 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heißt, die Kapazität des Kondensators 136 kann bei Verwenden der Innenwand der Öffnungen 128 erhöht werden.
  • In dem Fall, dass die obere leitfähige Elektrodenschicht 134, die dielektrische Schicht 132 und die untere leitfähige Elektrodenschicht 130 gleichzeitig trocken geätzt werden, weist die Kondensatorstruktur 136 eine vertikale Struktur auf, wie in der ersten Ausführungsform beschrieben. Um ein Brückenphänomen zu verhindern, das in nachfolgenden Prozessen auftreten kann, kann daher nach der Bildung der Kondensatorstruktur mit der vertikalen Struktur ein Isolationsabstandshalter an einer Seitenwand der Kondensatorstruktur gebildet werden. Alternativ wird, wie in 6D dargestellt, die obere leitfähige Elektrodenschicht 134 zuerst strukturiert, und die dielektrische Schicht 132 und die untere leitfähige Elektrodenschicht 130 werden danach gleichzeitig strukturiert.
  • Bezugnehmend auf 6E wird eine obere leitfähige Zwischenverbindungsschicht 138 ganzflächig auf dem Halbleitersubstrat mit der Kondensatorstruktur 136 gebildet. Die obere leitfähige Zwischenverbindungsschicht 138 kann aus dem gleichen Material wie jenem der unteren leitfähigen Zwischenverbindungsschicht gebildet werden.
  • Bezugnehmend auf 6F wird die obere leitfähige Zwischenverbindungsschicht 138 selektiv geätzt, um obere Zwischenverbindungen 138a und 138b zu erzeugen. Die oberen Zwischenverbindungen beinhalten eine erste obere Zwischenverbindung 138a und eine zweite obere Zwischenverbindung 138b.
  • Die 7A bis 7G stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus drei Schichten gemäß einer vierten Ausführungsform der Erfindung dar. Während in der dritten Ausführungsform zuerst ein leitfähiger Kontaktstift gebildet wird, wird in der vorliegenden Ausführungsform zuerst ein Kondensator gebildet.
  • Bezugnehmend auf 7A können eine dielektrische Zwischenschicht 140, eine untere Zwischenverbindung 142a und 142b, eine erste Ätzstoppschicht 144, eine erste intermetallische dielektrische Schicht 146, ein erster Kontaktstift 148, eine mittlere Zwischenverbindung 150, eine erste Ätzstoppschicht 152 und eine zweite intermetallische dielektrische Schicht 154 durch die gleichen Prozessschritte wie jene der dritten Ausführungsform erzeugt werden.
  • Bezugnehmend auf 7B werden die zweite intermetallische dielektrische Schicht 154, die zweite Ätzstoppschicht 152, die erste intermetallische dielektrische Schicht 146 und die erste Ätzstoppschicht 144 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Mehrzahl von Öffnungen 156 zu bilden, welche die erste untere Zwischenverbindung 142a freilegen. In 7B sind dies drei Öffnungen 158.
  • Bezugnehmend auf 7C werden eine untere leitfähige Elektrodenschicht 158, eine dielektrische Schicht 160 und eine obere leitfähige Elektrodenschicht 162 ganzflächig auf dem Halbleitersubstrat gebildet, auf dem die Öffnungen 156 ausgebildet sind. Die untere leitfähige Elektrodenschicht 158, die dielektrische Schicht 160 und die obere leitfähige Elektrodenschicht 162 können unter Verwendung des gleichen Verfahrens wie jenem in der dritten Ausführungsform beschriebenen erzeugt werden.
  • Bezugnehmend auf 7D werden die obere leitfähige Elektrodenschicht 162, die dielektrische Schicht 160 und die untere leitfähige Elektrodenschicht 158 selektiv geätzt, um eine Kondensatorstruktur 164 zu bilden.
  • Aufgrund einer konkaven-konvexen Struktur entlang der Innenwand der Öffnungen 156, der freigelegten Oberfläche der ersten unteren Zwischenverbindung 142a und der intermetallischen dielektrischen Schicht 154 weist die Kondensatorstruktur 164 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heißt, durch Verwenden der Innenwand der Öffnungen 156 kann die Kapazität des Kondensators 164 erhöht werden.
  • In dem Fall, dass die obere leitfähige Elektrodenschicht 162, die dielektrische Schicht 160 und die untere leitfähige Elektrodenschicht 158 gleichzeitig trocken geätzt werden, weist die Kondensatorstruktur 164 eine vertikale Struktur auf, wie in der ersten Ausführungsform beschrieben. Um ein Brückenphänomen zu verhindern, das in einem nachfolgenden Prozess auftreten kann, kann daher nach der Bildung der Kondensatorstruktur mit der vertikalen Struktur ein Isolationsabstandshalter an einer Seitenwand der Kondensatorstruktur mit der vertikalen Struktur gebildet werden. Alternativ wird, wie in 7D dargestellt, zuerst die obere leitfähige Elektrodenschicht 162 strukturiert, und dann werden die dielektrische Schicht 160 und die untere leitfähige Elektrodenschicht 158 gleichzeitig strukturiert.
  • Bezugnehmend auf 7E werden die zweite intermetallische dielektrische Schicht 154 und die zweite Ätzstoppschicht 152 unter Verwendung einer Photoresiststruktur selektiv geätzt, um eine Durchkontaktöffnung 166 zu bilden, welche die mittlere Zwischenverbindung 150 freilegt.
  • Bezugnehmend auf 7F wird eine obere leitfähige Zwischenverbindungsschicht 168 ganzflächig auf dem Halbleitersubstrat gebildet, um die Durchkontaktöffnung 166 zu füllen. Wenngleich in 7F nicht dargestellt, kann vor der Bildung der oberen leitfähigen Zwischenverbindungsschicht 168 eine Barrierenmetallschicht in der Durchkontaktöffnung 166 gebildet werden.
  • Gemäß einem Aspekt der vorliegenden Ausführungsform kann im Vergleich zu der dritten Ausführungsform kein leitfähiger Kontaktstift gebildet werden, da die Kondensatorstruktur 164 auf der zweiten intermetallischen dielektrischen Schicht 154 während eines CMP-Prozesses bezüglich der oberen leitfähigen Zwischenverbindungsschicht 168 entfernt werden kann. Somit sollten unter Verwendung der oberen leitfähigen Zwischenverbindungsschicht 168, welche die Kontaktöffnung füllt, eine obere Zwischenverbindung und ein leitfähiger Kontaktstift gleichzeitig gebildet werden.
  • Bezugnehmend auf 7G wird die obere leitfähige Zwischenverbindungsschicht 168 unter Verwendung einer Photoresiststruktur selektiv geätzt, um obere Zwischenverbindungen 168a und 168b zu bilden. Die oberen Zwischenverbindungen beinhalten eine erste obere Zwischenverbindung 168a und eine zweite obere Zwischenverbindung 168b.
  • Eine fünfte bis achte Ausführungsform der Erfindung zielt auf Verfahren zur Bildung von Metallzwischenverbindungen und MIM-Kondensatoren unter Verwendung von Damaszener-Prozessen ab.
  • Die 8A bis 8I stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus zwei Schichten durch Verwenden eines Damaszener-Prozesses gemäß einer fünften Ausführungsform der Erfindung dar. In der vorliegenden Ausführungsform wird zuerst eine Durchkontaktöffnung erzeugt, und dann wird ein Zwischenverbindungsgraben gebildet.
  • Unter Bezugnahme auf 8A wird eine dielektrische Zwischenverbindungsschicht 170 auf einem in den Figuren nicht gezeigten Halbleitersubstrat gebildet und selektiv geätzt, um einen Zwischenverbindungsgraben 171 zu bilden. Wenngleich in den Figuren nicht gezeigt, bedeckt die dielektrische Zwischenschicht 170 auf dem Halbleitersubstrat ausgebildete Halbleiterbauelemente.
  • Eine Barrierenmetallschicht 172 und eine untere leitfähige Zwischenverbindungsschicht werden gebildet, um den Zwischenverbindungsgraben 171 zu füllen, und werden unter Verwendung eines CMP-Prozesses planarisiert, um untere Zwischenverbindungen 174a und 174b zu bilden. Die unteren Zwischenverbindungen beinhalten eine erste untere Zwischenverbindung 174a und eine zweite untere Zwischenverbindung 174b. Die Barrierenmetallschicht 172 kann z. B. aus wenigstens einem Material, das aus einer Gruppe ausgewählt ist, die Ta, TaN, TiN, WN, TaC, WC, TiSiN, und TaSiN beinhaltet, unter Verwendung von PVD, CVD oder ALD gebildet werden. Die untere leitfähige Zwischenverbindungsschicht kann z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Aluminium (Al), eine Aluminium-Legierung, Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (MO) beinhaltet, mit einer Dicke von etwa 100 nm bis 1000 nm gebildet werden. Die untere leitfähige Zwischenverbindungsschicht kann unter Verwendung von Sputtern, CVD oder eines Elektroplattierungsverfahrens erzeugt werden. In dem Fall der Verwendung des Sputterverfahrens kann zusätzlich ein Aufschmelzprozess mit der unteren leitfähigen Zwischenverbindungsschicht ausgeführt werden. In dem anderen Fall der Verwendung des Elektroplattierverfahrens wird eine Kristallkeimschicht auf der Barrierenmetallschicht gebildet.
  • Eine erste Ätzstoppschicht 176, eine untere dielektrische Zwischenschicht 178 und eine zweite Ätzstoppschicht 180 werden ganzflächig auf dem Halbleitersubstrat mit den unteren Zwischenverbindungen 174a und 174b gebildet.
  • Die untere dielektrische Zwischenschicht 178 kann aus einem Material, das aus einer Gruppe ausgewählt ist, die SiO2, SiOC, SiOH und SiOCH beinhaltet, oder aus einem dielektrischen Material mit niedrigem k gebildet werden, dessen Dielektrizitätskonstante kleiner als 3,0 ist. Die untere dielektrische Zwischenschicht 178 kann z. B. unter Verwendung von PECVD, HDP-CVD, APCVD oder Aufschleudern erzeugt werden.
  • Die erste Ätzstoppschicht 176 und die zweite Ätzstoppschicht 180 können aus Siliciumnitrid, Siliciumcarbid oder Siliciumcarbonitrid unter Verwendung eines PECVD-Verfahrens mit einer Dicke von 10 nm bis 100 nm gebildet werden.
  • Bezugnehmend auf 8B werden die zweite Ätzstoppschicht 180, die untere dielektrische Zwischenschicht 178 und die erste Ätzstoppschicht 176 selektiv geätzt, um eine Mehrzahl von Öffnungen 182 zu bilden, welche die zweite untere Zwischenverbindung 174a freilegen. In 8B sind dies drei Öffnungen 182.
  • Bezugnehmend auf 8C werden eine untere leitfähige Elektrodenschicht 184, eine dielektrische Schicht 186 und eine obere leitfähige Elektrodenschicht 188 ganzflächig auf dem Halbleitersubstrat mit den Öffnungen 182 gebildet. Die untere und die obere leitfähige Elektrodenschicht 184 und 188 werden z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Ti, TiN, Ta, TaN, Pt, Ru, Ir und W beinhaltet, mit einer Dicke von 30 nm bis 500 nm gebildet.
  • Die dielektrische Schicht 186 kann z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Siliciumoxid, Siliciumnitrid, Tantaloxid, Bariumstrontiumtitanoxid, Zirkoniumoxid, Hafniumoxid, Bleizirkoniumtitanoxid und Strontiumwismuttantaloxid beinhaltet, unter Verwendung von CVD, PCVD oder ALD mit einer Dicke von 10 nm bis 200 nm gebildet werden.
  • Bezugnehmend auf 8D werden die obere leitfähige Elektrodenschicht 188, die dielektrische Schicht 186 und die untere leitfähige Elektrodenschicht 184 selektiv geätzt, um eine Kondensatorstruktur 190 zu bilden.
  • Aufgrund einer konkaven-konvexen Struktur entlang der Innenwand der Öffnungen 182, der freiliegenden Oberfläche der ersten unteren Zwischenverbindung 174a und der unteren dielektrischen Zwischenschicht 178 weist die Kondensatorstruktur 190 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heißt, durch Verwenden der Innenwand der Öffnungen 182 kann die Kapazität des Kondensators erhöht werden.
  • Gemäß einem Aspekt der Erfindung kann die Kondensatorstruktur 190 durch gleichzeitiges Trockenätzen der oberen leitfähigen Elektrodenschicht 188, der dielektrischen Schicht 186 und der unteren leitfähigen Elektrodenschicht 184 eine vertikale Struktur aufweisen, wobei die Kondensatorstruktur 190 nicht durch eine obere Zwischenverbindung, sondern durch eine obere dielektrische Zwischenschicht in einem nachfolgenden Prozess direkt bedeckt wird.
  • Bezugnehmend auf 8E werden eine obere dielektrische Zwischenschicht 192 und eine harte Maskenschicht 194 ganzflächig auf dem Halbleitersubstrat mit der Kondensatorstruktur 190 gebildet.
  • Bezugnehmend auf 8F werden die harte Maskenschicht 194, die obere dielektrische Zwischenschicht 192, die zweite Ätzstoppschicht 180, die untere dielektrische Zwischenschicht 178 und die erste Ätzstoppschicht 176 selektiv geätzt, um eine Durchkontaktöffnung 196 mit einer Breite von D1 zu bilden.
  • Bezugnehmend auf 8G werden die harte Maskenschicht 194 und die obere dielektrische Zwischenschicht 192 selektiv geätzt, um eine Zwischenverbindungsvertiefung 198 mit einer Breite von D2 zu bilden und gleichzeitig eine Öffnung 200 zu bilden, um die Kondensatorstruktur 190 freizulegen.
  • Bezugnehmend auf 8H werden eine Barrierenmetallschicht 202 und eine obere leitfähige Zwischenverbindungsschicht gebildet, um die Durchkontaktöffnung 196, die Zwischenverbindungsvertiefung 198 und die Öffnung 200 zu füllen, und unter Verwendung eines CMP-Prozesses planarisiert, um einen Durchkontakstift, eine zweite obere Zwischenverbindung 204b und eine erste obere Zwischenverbindung 204a zu bilden.
  • In der vorliegenden Ausführungsform werden die Zwischenverbindungsvertiefung 198 und die Öffnung 200, welche den Kondensator freilegt, gleichzeitig gebildet. Alternativ kann die Öffnung 200 während der Erzeugung der Durchkontaktöffnung 196 gebildet werden, wie in 81 dargestellt, wonach dann die Zwischenverbindungsvertiefung 198 gebildet wird, wie in 8G dargestellt.
  • In der vorliegenden Ausführungsform wird zuerst eine Zwischenverbindungsvertiefung gebildet, und dann wird eine Durchkontaktöffnung erzeugt.
  • Die 9A und 9B stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus zwei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer sechsten Ausführungsform der Erfindung dar. Prozeduren der vorliegenden Ausführungsform sind identisch mit jenen der 8A bis 8E, die in der fünften Ausführungsform beschrieben wurden. Daher werden die gleichen Bezugszeichen bezüglich der gleichen Merkmale der fünften Ausführungsform verwendet.
  • Bezugnehmend auf 9A werden in dem Zustand von 8E die harte Maskenschicht 194 und die obere dielektrische Zwischenschicht 192 selektiv geätzt, um eine Zwischenverbindungsvertiefung mit einer Breite D2 zu erzeugen, welche die zweite Ätzstoppschicht 180 freilegt, und gleichzeitig eine Öffnung 200 zu erzeugen, welche die Kondensatorstruktur 190 freilegt.
  • Als nächstes werden, wiederum bezugnehmend auf 8G, die zweite Ätzstoppschicht 180, die untere dielektrische Zwischenschicht 178 und die erste Ätzstoppschicht 176 selektiv geätzt, um eine Durchkontaktöffnung mit einer Breite D1 zu bilden. Die nachfolgenden Prozessschritte sind identisch mit jenen der fünften Ausführungsform.
  • In der vorstehend beschriebenen Ausführungsform werden die Öffnung 200 und die Zwischenverbindungsvertiefung 198 gleichzeitig gebildet. Alternativ wird, wie in 9B dargestellt, zuerst die Zwischenverbindungsvertiefung 206 gebildet, und dann wird während der Bildung der Durchkontaktöffnung 196 die Öffnung 200 gebildet, um den Kondensator freizulegen, wie in 8G dargestellt.
  • Die 10A bis 10H stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus drei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer siebten Ausführungsform der Erfindung dar.
  • In der Erfindung kann ein Kondensator mit einer MIM-Struktur durch wenigstens eine intermetallische dielektrische Schicht gebildet werden. In dem Fall, dass der Kondensator durch eine Mehrzahl intermetallischer dielektrischer Schichten gebildet wird, wird die Kapazität des Kondensators aufgrund einer Vergrößerung der Höhe desselben erhöht.
  • Bezugnehmend auf 10A wird eine dielektrische Zwischenschicht 210 an einem Halbleitersubstrat gebildet und selektiv geätzt, um eine Zwischenverbindungsvertiefung 211 zu bilden. Wenngleich in den Figuren nicht gezeigt, bedeckt die dielektrische Zwischenschicht 210 auf dem Halbleitersubstrat ausgebildete Halbleiterbauelemente.
  • Eine Barrierenmetallschicht 212 und eine untere leitfähige Zwischenverbindungsschicht werden gebildet, um die Zwischenverbindungsvertiefung 211 zu füllen, und werden unter Verwendung eines CMP-Prozesses planarisiert, um untere Zwischenverbindungen 214a und 214b zu bilden. Die unteren Zwischenverbindungen beinhalten eine erste untere Zwischenverbindung 214a und eine zweite untere Zwischenverbindung 214b.
  • Eine erste Ätzstoppschicht 216, eine untere dielektrische Zwischenschicht 218, eine zweite Ätzstoppschicht 220 und eine obere dielektrische Zwischenschicht 224 werden sequentiell gestapelt, um mittlere Isolationsschichten 225 für eine mittlere Zwischenverbindung zu bilden. Ein herkömmlicher zweifacher Damaszener-Prozess wird bezüglich der mittleren Isolationsschichten 225 durchgeführt, um eine Damaszener-Öffnung zu bilden, die aus einer Durchkontaktöffnung und einer Zwischenverbindungsvertiefung besteht. Eine Barrierenmetallschicht 226 und ein leitfähiges Material werden gebildet, um die Damaszener-Öffnung zu füllen, und werden unter Verwendung eines CMP-Prozesses planarisiert, um gleichzeitig einen Durchkontaktstift und eine mittlere Zwischenverbindung 228 zu erzeugen.
  • Eine dritte Ätzstoppschicht 230, eine oben liegende untere dielektrische Zwischenschicht 232 und eine vierte Ätzstoppschicht 234 werden sequentieli ganzflächig auf das Halbleitersubstrat gestapelt.
  • Die unteren Zwischenverbindungen 214a und 214b sowie die mittlere Zwischenverbindung 228 können z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Aluminium (Al), eine Aluminium-Legierung, Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) beinhaltet, mit einer Dicke von etwa 100 nm bis 1000 nm gebildet werden. Die unteren Zwischenverbindungen 214a und 214b sowie die mittlere Zwischenverbindung 228 können unter Verwendung eines Sputter-, CVD- oder Elektroplattierverfahrens erzeugt werden. In dem Fall der Verwendung des Sputterverfahrens kann zusätzlich ein Aufschmelzprozess ausgeführt werden. In dem anderen Fall der Verwendung des Elektroplattierverfahrens wird eine Kristallkeimschicht auf den Barrierenmetallschichten 212 und 226 gebildet.
  • Die Barrierenmetallschichten 212 und 226 können z. B. aus wenigstens einem Material, das aus einer Gruppe ausgewählt ist, die Ta, TaN, TiN, WN, TaC, WC, TiSiN und TaSiN beinhaltet, unter Verwendung von PVD, CVD oder ALD gebildet werden.
  • Die dielektrischen Zwischenschichten 218, 224 und 232 können z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die SiO2, SiOC, SiOH und SiOCH beinhaltet, oder aus einem dielektrischen Material mit niedrigem k gebildet werden, dessen Dielektrizitätskonstante kleiner als 3,0 ist. Die dielektrischen Zwischenschichten 218, 224 und 232 können durch PECVD, HDP-CVD, APCVD oder Aufschleudern erzeugt werden.
  • Die Ätzstoppschichten 216, 220, 230 und 234 können z. B. aus Siliciumnitrid, Siliciumcarbid oder Siliciumcarbonitrid unter Verwendung eines PECVD-Verfahrens mit einer Dicke von 10 nm bis 100 nm gebildet werden.
  • Bezugnehmend auf 10B werden die vierte Ätzstoppschicht 234, die oben liegende untere dielektrische Zwischenschicht 232, die dritte Ätzstoppschicht 230 und die mittleren Isolationsschichten 225 selektiv geätzt, um eine Mehrzahl von Öffnungen 236 zu erzeugen, welche die erste untere Zwischenverbindung 214a freilegen. In 10B sind dies drei Öffnungen 236.
  • Bezugnehmend auf 10C werden eine untere Leitfähige Elektrodenschicht 238, eine dielektrische Schicht 240 und eine obere leitfähige Elektrodenschicht 242 ganzflächig auf dem Halbleitersubstrat mit den Öffnungen 236 gebildet und strukturiert, um eine Kondensatorstruktur 244 zu bilden. Aufgrund einer konkaven-konvexen Struktur, die entlang der Innenwand der Öffnungen 236, der freiliegenden Oberfläche der ersten unteren Zwischenverbindung 214a und der dielektrischen Zwischenschichten 218, 224 und 232 ausgebildet ist, weist die Kondensatorstruktur 244 ein breiteres effektives Oberflächengebiet im Vergleich zu der herkömmlichen Technik auf. Das heilt, durch Verwenden der Innenwand der Öffnungen 236 kann die Kapazität des Kondensators erhöht werden.
  • Die Kondensatorstruktur 244 kann durch gleichzeitiges Trockenätzen der oberen leitfähigen Elektrodenschicht 242, der dielektrischen Schicht 240 und der unteren leitfähigen Elektrodenschicht 238 eine vertikale Struktur aufweisen.
  • Die untere und die obere leitfähige Elektrodenschicht 238 und 242 werden z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Ti, TiN, Ta, TaN, Pt, Ru, Ir und W beinhaltet, mit einer Dicke von 30 nm bis 500 nm gebildet.
  • Die dielektrische Schicht 240 kann z. B. aus einem Material, das aus einer Gruppe ausgewählt ist, die Siliciumoxid, Siliciumnitrid, Tantaloxid, Bariumstrontiumtitanoxid, Zirkoniumoxid, Hafniumoxid, Bleizirkoniumtitanoxid und Strontiumwismuttantaloxid beinhaltet, unter Verwendung von CVD, PCVD oder ALD mit einer Dicke von 10 nm bis 200 nm gebildet werden.
  • Bezugnehmend auf 10D werden eine weitere obere dielektrische Zwischenschicht 246 und eine harte Maskenschicht 248 ganzflächig auf dem Halbleitersubstrat mit der Kondensatorstruktur 244 gebildet.
  • Bezugnehmend auf 10E werden die harte Maskenschicht 248, die andere obere dielektrische Zwischenschicht 246, die vierte Ätzstoppschicht 234, die oben liegende untere dielektrische Zwischenschicht 232 und die dritte Ätzstoppschicht 230 selektiv geätzt, um eine Durchkontaktöffnung mit einer Breite D1 zu erzeugen.
  • Bezugnehmend auf 10F werden die harte Maskenschicht 248 und die andere obere dielektrische Zwischenschicht 246 unter Verwendung eines Photoresistes selektiv geätzt, um eine Zwischenverbindungsvertiefung 252 mit einer Breite D2 zu erzeugen und gleichzeitig eine Öffnung 254 zu erzeugen, welche die Kondensatorstruktur 244 freilegt.
  • Bezugnehmend auf 10G werden eine Barrierenmetallschicht 256 und eine obere leitfähige Zwischenverbindungsschicht gebildet, um die Durchkontaktöffnung 250, die Zwischenverbindungsvertiefung 252 und die Öffnung 254 zu füllen, und werden unter Verwendung eines CMP-Prozesses planarisiert, um eine erste obere Zwischenverbindung 258a, einen Durchkontaktstift und eine zweite obere Zwischenverbindung 258b zu bilden.
  • In der vorliegenden Ausführungsform werden die Zwischenverbindungsvertiefung 252 und die Öffnung 254, welche die Kondensatorstruktur 244 freilegt, gleichzeitig erzeugt. Alternativ kann, wie in 10H dargestellt, während der Bildung der Durchkontaktöffnung 250 die Öffnung 254 erzeugt werden, wonach dann die Zwischenverbindungsvertiefung 252 gebildet wird, wie in 10F dargestellt.
  • In der vorliegenden Ausführungsform wird zuerst eine Zwischenverbindungsvertiefung gebildet, und dann wird eine Durchkontaktöffnung erzeugt.
  • Die 11A und 11B stellen Prozessquerschnittansichten zur Veranschaulichung eines Verfahrens zur Bildung eines lochartigen Kondensators an einer Metallzwischenverbindung aus drei Schichten unter Verwendung eines Damaszener-Prozesses gemäß einer achten Ausführungsform der Erfindung dar. Prozeduren der vorliegenden Ausführungsform sind identisch mit jenen von 10A bis 10D, die in der siebten Ausführungsform beschrieben wurden. Daher sind die gleichen Bezugszeichen bezüglich der gleichen Elemente wie in der siebten Ausführungsform verwendet.
  • Bezugnehmend auf 11A werden in dem Zustand von 10D die harte Maskenschicht 248 und die andere obere dielektrische Zwischenschicht 246 selektiv geätzt, um eine Zwischenverbiridungsvertiefung 256 mit einer Breite D2 zu bilden, welche die vierte Ätzstoppschicht 234 freilegt, und gleichzeitig eine Öffnung 254 zu erzeugen, welche die Kondensatorstruktur 244 freilegt.
  • Als nächstes werden, wiederum ergänzend bezugnehmend auf 10F, die vierte Ätzstoppschicht 234, die oben liegende untere dielektrische Zwischenschicht 232 und die dritte Ätzstoppschicht 230 selektiv geätzt, um eine Durchkontaktöffnung 250 mit einer Breite D1 zu erzeugen. Die nachfolgenden Prozeduren sind identisch mit der siebten Ausführungsform.
  • In der vorstehend beschriebenen Ausführungsform werden die Öffnung 254 und die Zwischenverbindungsvertiefung 256 gleichzeitig erzeugt. Alternativ wird, wie in 11B dargestellt, zuerst die Zwischenverbindungsvertiefung 256 gebildet, und dann wird während der Bildung der Durchkontaktöffnung 250 die Öffnung 254 erzeugt, um die Kondensatorstruktur 244 freizulegen, wie in 10F dargestellt.
  • Gemäß der vorstehend beschriebenen Erfindung wird ein effektives Oberflächengebiet eines Kondensators bei gegebener Grundfläche vergrößert, um die Kondensatorkapazitat im Vergleich zu einem herkömmlichen MIM-Kondensator zu erhöhen.

Claims (2)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, mit der Schrittfolge: – Bilden einer ersten unteren Zwischenverbindung (32, 174a) auf einem Halbleitersubstrat – Bilden einer intermetallischen dielektrischen Schicht (34, 178) auf der ersten unteren Zwischenverbindung, – Bilden einer Mehrzahl von Öffnungen (35, 182), welche die erste untere Zwischenverbindung (32, 174a) durch die intermetallische dielektrische Schicht (34, 178) hindurch freilegen, – konformes Bilden einer unteren leitfähigen Elektrodenschicht (62, 184) auf der Innenwand der Öffnungen, der freiliegenden ersten unteren Zwischenverbindung und der intermetallischen dielektrischen Schicht zwischen den Öffnungen, – konformes Bilden einer dielektrischen Schicht (64, 186) auf der unteren leitfähigen Elektrodenschicht in den Öffnungen und zwischen den Öffnungen, – konformes Bilden einer oberen leitfähigen Elektrodenschicht (66, 188) auf der dielektrischen Schicht in den Öffnungen und zwischen den Öffnungen, – Strukturieren der unteren leitfähigen Elektrodenschicht in eine untere Elektrode, der dielektrischen Schicht und der oberen leitfähigen Elektrodenschicht in eine obere Elektrode, um eine Kondensatorstruktur (68, 190) aus der unteren Elektrode, der dielektrischen Schicht und der oberen Elektrode zu erzeugen, bei der sich die obere Elektrode als bleibende konforme Schicht auf der dielektrischen Schicht in den Öffnungen und zwischen den Öffnungen erstreckt, und – Bilden einer ersten oberen Zwischenverbindung (70a, 204a) auf der oberen Elektrode.
  2. Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass – eine dielektrische Zwischenschicht (170) auf dem Halbleitersubstrat vor dem Bilden der ersten unteren Zwischenverbindung gebildet wird und diese erste untere Zwischenverbindung (174a) in der dielektrischen Zwischenschicht gebildet wird, wobei die erste untere Zwischenverbindung die gleiche Höhe wie eine Oberseite der dielektrischen Zwischenschicht aufweist, – eine zweite Öffnung (200) in der oberen dielektrischen Zwischenschicht gebildet wird, um die Kondensatorstruktur freizulegen, und – die zweite Öffnung, welche die Kondensatorstruktur freilegt, mit einem leitfähigen Material gefüllt wird, um die erste obere Zwischenverbindung (204a) zu bilden.
DE10314307.6A 2002-03-26 2003-03-25 Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator Expired - Fee Related DE10314307B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2002-0016328A KR100471164B1 (ko) 2002-03-26 2002-03-26 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
KR2002/16328 2002-03-26

Publications (2)

Publication Number Publication Date
DE10314307A1 DE10314307A1 (de) 2003-10-23
DE10314307B4 true DE10314307B4 (de) 2014-08-28

Family

ID=28450070

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10314307.6A Expired - Fee Related DE10314307B4 (de) 2002-03-26 2003-03-25 Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator

Country Status (4)

Country Link
US (1) US6765255B2 (de)
JP (1) JP4245137B2 (de)
KR (1) KR100471164B1 (de)
DE (1) DE10314307B4 (de)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772073B1 (ko) * 2001-12-18 2007-11-01 매그나칩 반도체 유한회사 엠아이엠 캐패시터 제조방법
US6689643B2 (en) * 2002-04-25 2004-02-10 Chartered Semiconductor Manufacturing Ltd. Adjustable 3D capacitor
KR100763683B1 (ko) * 2002-09-06 2007-10-04 동부일렉트로닉스 주식회사 금속 절연체 금속 캐패시터 제조 방법
JP2005093531A (ja) * 2003-09-12 2005-04-07 Oki Electric Ind Co Ltd 半導体素子の構造とその製造方法
US6999298B2 (en) * 2003-09-18 2006-02-14 American Semiconductor, Inc. MIM multilayer capacitor
US6825080B1 (en) * 2003-10-02 2004-11-30 Chartered Semiconductor Manufacturing Ltd. Method for forming a MIM capacitor
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
KR100550641B1 (ko) * 2003-11-22 2006-02-09 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막 및 그 제조방법
KR100584996B1 (ko) * 2003-11-22 2006-05-29 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법
JP2005191290A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
CN100536109C (zh) * 2003-12-30 2009-09-02 中芯国际集成电路制造(上海)有限公司 用铜制造高电容量电容器的方法及其结构
KR100669655B1 (ko) * 2003-12-31 2007-01-15 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 및 그 제조방법
US7803705B2 (en) * 2004-01-13 2010-09-28 Tokyo Electron Limited Manufacturing method of semiconductor device and film deposition system
JP2005217223A (ja) * 2004-01-30 2005-08-11 Sony Corp 半導体装置の製造方法
KR100641070B1 (ko) 2004-07-06 2006-10-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR100630689B1 (ko) * 2004-07-08 2006-10-02 삼성전자주식회사 트렌치형 ｍｉｍ 커패시터를 구비한 반도체 소자의 제조 방법
FR2879815A1 (fr) 2004-12-16 2006-06-23 St Microelectronics Sa Fabrication d'un condensateur par depot metallique dans une couche de dielectrique d'interconnexion de circuit integre
KR100718456B1 (ko) * 2004-12-22 2007-05-14 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조 방법
KR100672673B1 (ko) * 2004-12-29 2007-01-24 동부일렉트로닉스 주식회사 커패시터 구조 및 그 제조방법
JP4749162B2 (ja) * 2005-01-31 2011-08-17 株式会社半導体エネルギー研究所 半導体装置
DE102005004433B4 (de) * 2005-01-31 2006-12-07 Austriamicrosystems Ag Halbleiterbauelement mit integriertem Kondensator und Herstellungsverfahren
US7768014B2 (en) 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
JP2006228943A (ja) 2005-02-17 2006-08-31 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
FR2884646B1 (fr) * 2005-04-19 2007-09-14 St Microelectronics Sa Procede de fabrication d'un circuit integre comprenant un condensateur tridimensionnel
FR2884645B1 (fr) * 2005-04-19 2007-08-10 St Microelectronics Sa Procede de realisation d'un circuit integre comprenant un condensateur
FR2885452A1 (fr) * 2005-05-04 2006-11-10 St Microelectronics Sa Circuit integre comprenant au moins un condensateur et procede de formation de condensateur
JP4837943B2 (ja) * 2005-05-30 2011-12-14 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
KR100703971B1 (ko) * 2005-06-08 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
DE102005038219B4 (de) * 2005-08-12 2008-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
US20070075348A1 (en) * 2005-09-30 2007-04-05 Texas Instrument Incorporated High density, high Q capacitor on top of a protective layer
KR100729360B1 (ko) 2006-04-05 2007-06-15 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 제조 방법
KR100779388B1 (ko) * 2006-08-11 2007-11-23 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
US8174132B2 (en) * 2007-01-17 2012-05-08 Andrew Llc Folded surface capacitor in-line assembly
FR2911993A1 (fr) * 2007-01-31 2008-08-01 St Microelectronics Sa Condensateur dans un circuit monolithique
FR2914498A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Realisation de condensateurs mim a 3 dimensions dans le dernier niveau de metal d'un circuit integre
FR2917231B1 (fr) * 2007-06-07 2009-10-02 St Microelectronics Sa Realisation de condensateurs dotes de moyens pour diminuer les contraintes du materiau metallique de son armature inferieure
US8085522B2 (en) * 2007-06-26 2011-12-27 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
US7709878B2 (en) * 2007-09-20 2010-05-04 United Microelectronics Corp. Capacitor structure having butting conductive layer
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof
JP5023999B2 (ja) * 2007-11-30 2012-09-12 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
JP2009246180A (ja) * 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
US20100032801A1 (en) * 2008-08-08 2010-02-11 Texas Instruments Incorporated Capacitor formed in interlevel dielectric layer
JP2010045297A (ja) * 2008-08-18 2010-02-25 Tdk Corp トレンチ型コンデンサ及びその製造方法
US8445355B2 (en) 2010-12-15 2013-05-21 International Business Machines Corporation Metal-insulator-metal capacitors with high capacitance density
US9142607B2 (en) 2012-02-23 2015-09-22 Freescale Semiconductor, Inc. Metal-insulator-metal capacitor
JP2014013301A (ja) * 2012-07-04 2014-01-23 Seiko Epson Corp 電気光学装置、及び電子機器
TWI595671B (zh) * 2012-09-06 2017-08-11 聯華電子股份有限公司 電容元件形成方法
US20140145297A1 (en) * 2012-11-28 2014-05-29 Nxp B.V. Mim-capacitor and method of manufacturing same
US9105602B2 (en) * 2013-12-23 2015-08-11 Qualcomm Incorporated Embedded three-dimensional capacitor
US20150264813A1 (en) * 2014-03-11 2015-09-17 United Microelectronics Corp. Chip-stack interposer structure including passive device and method for fabricating the same
CN105321886B (zh) * 2014-05-29 2019-07-05 联华电子股份有限公司 电容器结构及其制造方法
US9704836B2 (en) * 2015-03-16 2017-07-11 Mediatek Inc. Semiconductor package assembly
US9954051B2 (en) * 2015-10-12 2018-04-24 Applied Materials, Inc. Structure and method of fabricating three-dimensional (3D) metal-insulator-metal (MIM) capacitor and resistor in semi-additive plating metal wiring
CN105226046A (zh) * 2015-10-13 2016-01-06 格科微电子（上海）有限公司 金属层-绝缘层-金属层电容器及其制作方法
CN105304609B (zh) * 2015-10-13 2019-12-17 格科微电子（上海）有限公司 金属层-绝缘层-金属层电容器及其制作方法
JP6458718B2 (ja) * 2015-11-27 2019-01-30 三菱電機株式会社 Ｍｉｍキャパシタ及びその製造方法
WO2017169882A1 (ja) * 2016-03-31 2017-10-05 ソニー株式会社 撮像素子、撮像素子の製造方法、及び、電子機器
US10109575B1 (en) * 2017-03-30 2018-10-23 International Business Machines Corporation Non-planar metal-insulator-metal capacitor formation
CN107706181A (zh) * 2017-10-27 2018-02-16 睿力集成电路有限公司 高深宽比结构、电容器结构、半导体存储器件及制备方法
KR20200092403A (ko) * 2018-01-17 2020-08-03 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 커패시터, 커패시터 제조 방법 및 반도체 장치
KR20200027123A (ko) * 2018-09-03 2020-03-12 삼성전자주식회사 이미지 센서
CN111048489B (zh) * 2018-10-15 2022-03-01 无锡华润上华科技有限公司 Mim电容结构及mim电容的制备方法
US10644099B1 (en) * 2018-10-24 2020-05-05 Globalfoundries Inc. Three-dimensional (3D) metal-insulator-metal capacitor (MIMCAP) and method
US11139367B2 (en) 2018-10-30 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High density MIM capacitor structure
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
KR20210045226A (ko) * 2019-10-16 2021-04-26 삼성전자주식회사 개별 부품용 디커플링 커패시터 및 이를 포함하는 집적회로 칩 패키지
JP2021072331A (ja) * 2019-10-30 2021-05-06 太陽誘電株式会社 トレンチキャパシタ及びトレンチキャパシタの製造方法
US20220084936A1 (en) * 2020-09-17 2022-03-17 Intel Corporation Embedded three-dimensional electrode capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224070A (ja) * 1993-01-27 1994-08-12 Sumitomo Electric Ind Ltd Ｍｉｍ型コンデンサおよびその製造方法
US5604696A (en) * 1994-07-29 1997-02-18 Nec Corporation Stacked capacitor type semiconductor memory device with good flatness characteristics
EP1020905A1 (de) * 1999-01-12 2000-07-19 Lucent Technologies Inc. Integrierte Schaltungsanordnung mit Doppeldamaszen-Kontaktstruktur und Metallelektroden-Kondensator, und Herstellungsverfahren
US6175130B1 (en) * 1997-01-20 2001-01-16 Kabushiki Kaisha Toshiba DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate
US6251740B1 (en) * 1998-12-23 2001-06-26 Lsi Logic Corporation Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2333894A (en) * 1940-03-16 1943-11-09 Harry L Smith Razor
JPH02191370A (ja) * 1989-12-15 1990-07-27 Seiko Epson Corp 半導体装置
JPH03257856A (ja) * 1990-03-07 1991-11-18 Matsushita Electron Corp 半導体装置
US5929476A (en) * 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
JPH10144882A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 半導体記憶素子のキャパシタ及びその製造方法
KR20010060540A (ko) * 1999-12-27 2001-07-07 박종섭 통합 메모리 로직 소자의 제조방법
KR20010068729A (ko) * 2000-01-08 2001-07-23 박종섭 커패시터 제조방법
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
US6563158B1 (en) * 2001-11-16 2003-05-13 Texas Instruments Incorporated Method and apparatus for voltage stiffening in an integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224070A (ja) * 1993-01-27 1994-08-12 Sumitomo Electric Ind Ltd Ｍｉｍ型コンデンサおよびその製造方法
US5604696A (en) * 1994-07-29 1997-02-18 Nec Corporation Stacked capacitor type semiconductor memory device with good flatness characteristics
US6175130B1 (en) * 1997-01-20 2001-01-16 Kabushiki Kaisha Toshiba DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate
US6251740B1 (en) * 1998-12-23 2001-06-26 Lsi Logic Corporation Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit
EP1020905A1 (de) * 1999-01-12 2000-07-19 Lucent Technologies Inc. Integrierte Schaltungsanordnung mit Doppeldamaszen-Kontaktstruktur und Metallelektroden-Kondensator, und Herstellungsverfahren

Also Published As

Publication number Publication date
JP2003297942A (ja) 2003-10-17
KR100471164B1 (ko) 2005-03-09
US20030183862A1 (en) 2003-10-02
DE10314307A1 (de) 2003-10-23
JP4245137B2 (ja) 2009-03-25
US6765255B2 (en) 2004-07-20
KR20030077284A (ko) 2003-10-01

Similar Documents

Publication Publication Date Title
DE10314307B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Kondensator
DE10351875B4 (de) Integriertes Schaltkreisbauelement mit MIM-Kondensator
DE102017104622B4 (de) Integrierter Chip und Verfahren zu seiner Herstellung
DE10256346B4 (de) Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür
DE102009023377B4 (de) Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
DE102005052000B3 (de) Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
DE102012111786B4 (de) Hybrid-Verbindungsaufbau und Verfahren zur Herstellung desselben
DE10318299A1 (de) Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung
DE4323961A1 (de) Halbleiterspeichervorrichtung
DE112019003120B4 (de) Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren dafür
DE102008016424A1 (de) Verringern der Strukturierungsschwankung von Gräben in Metallisierungsschichtstapeln mit einem Material mit kleinem ε durch Verringerung der Kontamination der Grabendielektrika
DE102004005697B4 (de) Herstellungsverfahren für eine widerstandsfähige Via-Struktur und zugehörige Via-Struktur
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102012207116A1 (de) Mehrschichtverbindungsstrukturen und Verfahren für integrierte Schaltungen
DE102019113416A1 (de) Durchkontaktierungs-Aufsetzverbesserung für Speicherbauelement
DE10348902B4 (de) MIM-Kondensatorstruktur und Herstellungsverfahren
EP1770726B1 (de) MIM-Kondensator sowie zugehöriges Herstellungsverfahren
DE112004000396T5 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einer barrierenschichtausgekleideten Öffnung
DE102004033825B4 (de) Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung
DE102021111424A1 (de) Speichervorrichtung und Verfahren zu deren Herstellung
DE10136246A1 (de) Halbleitervorrichtung mit kapazitivem Element und Verfahren zu ihrer Herstellung
DE102007009912B4 (de) Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema
DE102019204020B4 (de) Verbindungsstruktur und Verfahren zu deren Herstellung
DE10313793A1 (de) Halbleiterbauelement mit MIM-Kondensatorstruktur und Herstellungsverfahren
DE60037599T2 (de) Herstellungsverfahren für halbleiteranordnung mit reduzierter signalwegverzögerungszeit

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee