KR100779388B1 - 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조 - Google Patents
반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조 Download PDFInfo
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Abstract
본 발명은 반도체를 제조하기 위한 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 관한 것이다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 하부 금속배선 및 하부 전극이 형성된 반도체 기판 상에 제1 층간절연막을 증착하는 제1 단계; 상기 하부 전극의 상부에 증착된 제1 층간절연막을 부분적으로 제거하는 제2 단계; 상기 하부 전극의 상면에 화학기상증착방식으로 텅스텐을 증착시키고 평탄화하는 제3 단계; 상기 하부 전극의 상부에 남아있는 제1 층간절연막을 제거하는 제4 단계; 유전막, 상부 도전층을 순차로 증착하고나서 상기 하부 전극의 상부를 제외한 부분에 증착된 상부 도전층을 제거하는 제5 단계; 제2 층간절연막을 증착한 후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고나서 상부 배선을 형성시키는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 의하면 요철 구조의 상부 및 하부 금속 전극을 형성함으로써 일정한 면적에서 커패시터의 정전 용량을 증가시킬 수 있는 효과가 있다.
MIM(metal-insulator-metal), 구리 상감법, 커패시터, 정전 용량
Description
도 1a 내지 도 1h는 종래의 MIM 커패시터의 제조 공정을 설명하기 위한 단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM 커패시터의 제조 공정을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판 10 : 하부 금속배선
20 : 확산방지막 30, 300 : 하부 도전층, 하부 전극
40, 400 : 유전막 50, 500 : 상부 도전층, 상부 전극
60 : 식각 정지막 70 : 절연층
710 : 제1 층간절연막 720 : 제2 층간절연막
81 : 전극 비아콘택홀 82 : 비아콘택홀
83 : 트랜치 패턴 90 : 상부 배선
100 : 감광막
본 발명은 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 관한 것으로, 더욱 상세하게는 반도체를 제조하기 위한 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 관한 것이다.
일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.
도 1a 내지 도 1h는 종래의 MIM 커패시터의 제조 공정을 설명하기 위한 단면도이다.
첨부된 도 1a를 참조하면, 먼저 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.
첨부된 도 1b를 참조하면, 하부 도전층(30), 유전막(40), 상부 도전층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 실 리콘질화막을 사용한다. 상기 상부 도전층(50)은 TiN막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 정지막으로서 역할을 수행하며 통상 실리콘질화막을 사용한다.
첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 사진/식각 공정을 진행하여 상부 도전층(50)을 패터닝한다. 이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 사진/식각 공정을 진행하여 하부 도전층(30)을 패터닝한다.
첨부된 도 1d를 참조하면, 절연층(71, 72)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 소정 두께의 절연층(73)을 추가로 증착할 수도 있다.
첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 '전극 비아콘택홀'라 한다)을 패터닝한다. 상기 전극 비아콘택홀의 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 전극 비아콘택홀(81) 하부에는 실리콘 질화막이 잔존하게 된다.
첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.
첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 전극 비아콘택홀(81)을 노볼락(nobolac, 도시되지 않음)으로 막고나서 트랜치 사진/식각 공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.
첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 전극 비아콘택홀(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음) 증착한다. 이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 상부 배선(90)을 형성한다.
그러나 종래의 MIM 커패시터의 제조 공정에서는 일정한 면적에서 커패시터의 정전 용량(capacitance)이 제한적일 수밖에 없다는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 일정한 면적에서 커패시터의 정전 용량을 증가시킬 수 있는 반도체 소자의 MIM 커패시터 제조 방법 및 구조를 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 하부 금속배선 및 하부 전극이 형성된 반도체 기판 상에 제1 층간절연막을 증착하는 제1 단계; 상기 하부 전극의 상부에 증착된 제1 층간절연막을 부분적으로 제거하는 제2 단계; 상기 하부 전극의 상면에 화학기상증착방식으로 텅스텐을 증착시키고 평탄화하는 제3 단계; 상기 하부 전극의 상부에 남아있는 제1 층간절연막을 제거하는 제4 단계; 유전막, 상부 도전층을 순차로 증착하고나서 상기 하부 전극의 상부를 제외한 부분에 증착된 상부 도전층을 제거하는 제5 단계; 제2 층간절연막을 증착한 후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고나서 상부 배선을 형성시키는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
삭제
또한, 상기 제3 단계는 전기화학적 도금방식으로 구리를 성장시키는 것을 특징으로 한다.
삭제
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 MIM 커패시터의 제조 공정을 설명하기 위한 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 제1 단 계 내지 제6 단계를 포함하여 이루어져 있다. 첨부된 도 2a 내지 도 2b는 상기 제1 단계 내지 제2 단계를 설명하기 위한 단면도이다.
첨부된 도 2a를 참조하면, 상기 제1 단계는 하부 금속배선(10) 및 하부 전극(300)이 형성된 반도체 기판(1) 상에 제1 층간절연막(710)을 증착하는 단계이다. 따라서 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의한 MIM 커패시터의 하부전극(300)은 하부 금속배선 형성시에 형성된 금속배선을 이용하여 패터닝된다.
첨부된 도 2a 내지 도 2f는 하부 금속배선이 구리 상감법(copper damascene)을 사용한 다층금속배선(multi-level metallization)의 공정을 예시하여 기술하고 있는 것이며, 본 발명은 이에 한정되지 아니하고 종래의 알루미늄 금속을 사용하는 금속배선 공정에 적용될 수 있음은 자명하다.
따라서 구리 상감법에 의하여 하부 금속배선을 패터닝하는 경우, 상기 제1 단계에서 제1 층간절연막(710) 증착전에 확산방지막(20)이 증착된다. 한편 알루미늄 금속을 사용하는 금속배선 공정의 경우에는 상기 제1 단계에서 제1 층간절연막 (710) 증착후 CMP에 의한 평탄화 과정이 포함된다. 상기 확산방지막(20)으로는 실리콘질화막을 사용하는 것이 바람직하고, 제1 층간절연막(710)은 CVD(chemical vapor deposition, 이하 'CVD'라 한다) 방식으로 증착되는 실리콘산화막(SiO2)계열의 절연막으로 형성하는 것이 바람직하다.
상기 제2 단계는 상기 하부 전극의 상부에 증착된 제1 층간절연막을 부분적 으로 제거하는 단계이다. 첨부된 도 2a와 도 2b를 참조하면, 사진/식각 공정을 진행하여 상기 하부 전극의 상부에 증착된 제1 층간절연막의 일부를 제거하는 것이다.
첨부된 도 2c를 참조하면, 상기 제3 단계는 상기 하부 전극(300)의 상면에 금속을 매립시키고 평탄화하는 단계이다. 이 단계에서 MIM 커패시터의 하부 전극(300)의 형상이 완성된다.
상기 제4 단계는 상기 하부 전극의 상부에 남아있는 제1 층간절연막(710a, 첨부된 도 2c 참조)을 제거하는 단계이다. 첨부된 도 2d를 참조하면 사진/식각 공정을 진행하여 상기 하부 전극의 상부에 증착된 제1 층간절연막의 나머지 부분(710a)을 제거하는 것이다.
첨부된 도 2e를 참조하면, 상기 제5 단계는 유전막(400), 상부 도전층(500)을 순차로 증착하고나서 상기 하부 전극(300)의 상부를 제외한 부분에 증착된 상부 도전층(500)을 제거하는 단계이다. 이 단계에서 MIM 커패시터의 유전층과 상부 전극을 형성하기 위한 유전막(400)과 상부 도전층(500)이 순차로 증착되고나서, 사진/식각 공정에 의하여 상기 하부 전극(300)의 상부를 제외한 부분에 증착된 상부 도전층은 제거된다.
첨부된 도 2e에 도시한 바와 같이 구리 상감법에 의한 하부 금속배선의 경우에는 상기 상부 도전층(500)의 상면에 식각 정지막(60)을 증착할 수도 있다. 상기 유전막(400)은 전압강하 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용한다. 상기 상부 도전층(500)은 주로 TiN막을 사용하며, 상기 식각 정지막(60)은 후속 식각 공정에서 식각 정지막(etch stopping layer)으로서 역할을 수행하며 통상 실리콘질화막을 사용한다.
첨부된 도 2f를 참조하면, 상기 제6 단계는 제2 층간절연막(720)을 증착한 후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고나서 상부 배선(90)을 형성시키는 단계이다. 상기 제2 층간절연막(720)은 CVD 방식으로 증착되는 실리콘산화막(SiO2)계열의 절연막으로 형성하는 것이 바람직하다. 또한 상기 제2 층간절연막(720) 증착후 평탄화 과정이 수행되는 것이 바람직하다. 이후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고 상부 금속을 증착하는 단계 및 사진/식각 공정 또는 구리 상감법을 진행하여 상기 상부 금속을 패터닝하는 것이다.
전술한 바와 같이 상기 상부 금속은 구리 상감법 또는 알루미늄 배선에 의하여 패터닝할 수 있으며, 첨부된 도 2f는 구리 상감법에 의하여 상부 배선을 패터닝된 것을 도시하였다.
따라서 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하여 제조되는 요철(凹凸) 구조의 상부 및 하부 금속 전극에 의하여 표면적이 증가하게 되어 MIM 커패시터의 정전 용량을 증가시킬 수 있는 것이다.
본 발명의 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법의 상기 제3 단계는 화학기상증착방식으로 텅스텐을 증착하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법의 상기 제3 단계는 전기화학적 도금방식으로 구리를 성장시키는 것이 바람직하다.
따라서 갭필(gap fill) 특성이 우수한 화학기상증착방식의 텅스텐 또는 전기화학적 도금방식의 구리 금속을 사용함으로써 수직 방향으로 형성되는 하부 금속 전극에 의하여 정전 용량을 더욱 증가시킬 수 있는 것이다.
본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 구조는 상면이 요철 형상으로 패터닝된 하부 전극, 상기 하부 전극의 상면에 증착된 유전막 및 상기 유전막의 상면에 증착된 상부 도전층을 포함하여 이루어진 것이다.
따라서 종래의 평판 구조의 MIM 커패시터와는 달리 요철 형상으로 패터닝된 하부 전극과 상부 전극에 의하여 표면적이 증가하게 되어 MIM 커패시터의 정전 용량을 증가시킬 수 있는 구조로 형성된 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 의하면 요철 구조의 상부 및 하부 금속 전극을 형성함으로써 일정한 면적에서 커패시터의 정전 용량을 증가시킬 수 있는 효과가 있다.
Claims (4)
- 삭제
- 하부 금속배선 및 하부 전극이 형성된 반도체 기판 상에 제1 층간절연막을 증착하는 제1 단계; 상기 하부 전극의 상부에 증착된 제1 층간절연막을 부분적으로 제거하는 제2 단계; 상기 하부 전극의 상면에 화학기상증착방식으로 텅스텐을 증착시키고 평탄화하는 제3 단계; 상기 하부 전극의 상부에 남아있는 제1 층간절연막을 제거하는 제4 단계; 유전막, 상부 도전층을 순차로 증착하고나서 상기 하부 전극의 상부를 제외한 부분에 증착된 상부 도전층을 제거하는 제5 단계; 제2 층간절연막을 증착한 후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고나서 상부 배선을 형성시키는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.
- 하부 금속배선 및 하부 전극이 형성된 반도체 기판 상에 제1 층간절연막을 증착하는 제1 단계; 상기 하부 전극의 상부에 증착된 제1 층간절연막을 부분적으로 제거하는 제2 단계; 상기 하부 전극의 상면에 전기화학적 도금방식으로 구리를 성장시키고 평탄화하는 제3 단계; 상기 하부 전극의 상부에 남아있는 제1 층간절연막을 제거하는 제4 단계; 유전막, 상부 도전층을 순차로 증착하고나서 상기 하부 전극의 상부를 제외한 부분에 증착된 상부 도전층을 제거하는 제5 단계; 제2 층간절연막을 증착한 후 전극 비아콘택홀 및 비아콘택홀을 패터닝하고나서 상부 배선을 형성시키는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.
- 삭제
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| KR1020060075960A KR100779388B1 (ko) | 2006-08-11 | 2006-08-11 | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조 |
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| KR1020060075960A KR100779388B1 (ko) | 2006-08-11 | 2006-08-11 | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160093436A1 (en) * | 2014-09-25 | 2016-03-31 | Research & Business Foundation Sungkyunkwan University | Capacitor and method of manufacturing the same |
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2006
- 2006-08-11 KR KR1020060075960A patent/KR100779388B1/ko not_active IP Right Cessation
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