KR100779387B1

KR100779387B1 - 반도체 소자의 ｍｉｍ 커패시터 제조 방법

Info

Publication number: KR100779387B1
Application number: KR1020060072180A
Authority: KR
Inventors: 김대균
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2007-11-23

Abstract

본 발명은 반도체 소자의 MIM 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 하부 금속 배선이 형성된 반도체 기판 상에 확산방지막, 4000 ~ 6000Å 두께의 제1절연막을 순차로 증착시키는 제1 단계; 하부 도전층, 유전막, 상부 도전층, 그리고 식각 정지막을 순차로 증착하는 제2 단계; 상기 식각 정지막과 상기 상부 도전층을 패터닝하여 상부 금속전극을 형성하는 제3 단계; 상기 유전막과 상기 하부 도전층을 패터닝하여 하부 금속전극을 형성하는 제4 단계; 제2 절연막을 증착하고 평탄화하는 제5 단계; 비아콘택홀을 패터닝하는 제6 단계; 트랜치 패턴 및 전극 비아콘택홀을 패터닝하는 제7 단계; 그리고 배리어 메탈 및 구리 시드막 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 금속 배선을 형성하는 제8 단계;를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 MIM 커패시터의 하부 구조에 더미 메탈 패턴을 형성함으로써 하부 금속 배선의 구리 CMP 공정에서 발생하는 디싱현상을 줄일 수 있고, 전극 비아콘택홀 형성과 트랜치 형성을 동시에 패터닝 함으로써 공정단계를 단순화하여 생산성 향상과 수율을 증대할 수 있는 효과가 있다.

MIM(metal-insulator-metal), 구리 상감법, 더미 메탈, 디싱

Description

반도체 소자의 ＭＩＭ 커패시터 제조 방법{Metal-insulator-metal capacitor forming method for semiconductor device}

도 1a 내지 도 1i는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,

도 3은 본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하여 제조된 반도체 기판의 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체 기판 10 : 하부 금속배선

20 : 확산방지막 30 : 하부 도전층, 하부 전극

40 : 유전막 50 : 상부 도전층, 상부 전극

60 : 식각 정지막 70 : 절연층

81 : 전극 비아콘택홀 82 : 비아콘택홀

83 : 트랜치 패턴 90 : 금속배선

100 : 제1절연막 200 : 제2절연막

300 : 제3절연막

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.

도 1a 내지 도 1i는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.

첨부된 도 1a를 참조하면, 먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.

첨부된 도 1b를 참조하면, 하부 도전층(30), 유전막(40), 상부 도전층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막 을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용한다. 상기 상부 도전층(50)은 TiN막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 정지막으로서 역할은 수행하여 통상 실리콘질화막을 사용한다.

첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 사진/식각 공정을 진행하여 상부 도전층(50)을 패터닝한다. 이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 사진/식각 공정을 진행하여 하부 도전층(30)을 패터닝한다.

첨부된 도 1d를 참조하면, 절연층(71, 72)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 소정 두께의 절연층(73)을 추가로 증착할 수도 있다.

첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 '전극 비아콘택홀'라 한다)을 패터닝한다. 상기 전극 비아콘택홀의 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 전극 비아콘택홀(81) 하부에는 실리콘 질화막이 잔존하게 된다.

첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수 행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.

첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 전극 비아콘택홀(81)을 노볼락(nobolac, 도시되지 않음)으로 막고나서 트랜치 사진/식각 공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.

첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 전극 비아콘택홀(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음) 증착한다. 이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성한다.

이후 상부 금속배선 공정을 계속 진행하여 최종 완성된 MIM 구조가 첨부된 도 1i에 도시되어 있다.

그러나 상기 MIM 구조에서는 상기 하부 전극이 형성되는 아래 부분(도 1i의 'A'영역)에 더미 메탈(dummy metal) 패턴을 형성할 수 없는 제한이 있다. 이는 MIM 커패시터의 하부에 가까이 존재하는 더미 메탈로 인하여 노이즈(noise)가 발생되기 때문이다.

또한 전술한 바와 같이 종래의 MIM 커패시터의 제조 공정은 전극 비아콘택홀 형성 단계와 트랜치 형성 단계가 각각 따로 진행되므로 공정의 복잡화와 이로 인한 생산성이 저하되는 문제점이 있다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, MIM 커패시터의 하부에 더미 메탈 패턴을 형성함으로써 하부 금속배선의 구리 CMP 공정에서 발생하는 디싱(dishing) 현상을 줄일 수 있고, 전극 비아콘택홀 형성과 트랜치 형성을 동시에 패터닝 함으로써 공정을 단순화하여 생산성 향상과 수율을 증대할 수 있는 반도체 소자의 MIM 커패시터 제조 방법을 제공함에 그 목적이 있다.

또한, 상기 제5 단계는 상기 제2절연막을 증착하고나서 상기 식각 정지막을 연마 정지막으로 사용하여 화학적기계적 연마 공정을 진행한 후 제3절연막을 증착하는 것을 특징으로 한다.

삭제

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.

본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 제1 단계 내지 제8 단계를 포함하여 이루어져 있다. 첨부된 도 2a는 상기 제1 단계 내지 제5 단계를 진행한 결과를 보여주는 단면도이다.

상기 제1 단계는 구리 상감법(copper damascene)을 사용하여 다층금속배선(multi-level metallization)을 형성하는 공정에서 MIM 커패시터를 제조하기 위한 첫 번째 단계로서, 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20), 제1절연막(100)을 순차로 증착시키는 단계이다. 상기 확산방지막(20)으로는 실리콘질화막을 사용하는 것이 바람직하고, 제1절연막(100)은 CVD 방식으로 증착되는 실리콘산화막(SiO₂)계열의 절연막으로 형성하는 것이 바람직하다.

상기 제1절연막(100)은 후술되는 단계에서 형성되는 MIM 커패시터와 상기 하부 금속 배선 형성시 존재하는 더미 메탈(10a) 사이의 거리를 확보함으로써 노이즈 를 감소시킬 목적으로 증착되는 것이다.

상기 제2 단계는 MIM 커패시터를 제조하기 위하여 하부 도전층(30), 유전막(40), 상부 도전층(50), 그리고 식각 정지막(60)을 순차로 증착하는 단계이다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용한다. 상기 상부 도전층(50)은 주로 TiN막을 사용하며, 상기 식각 정지막(60)은 후속 식각 공정에서 식각 정지막(etch stopping layer) 또는 후속 CMP 공정에서 연마정지막(polish stopping layer)으로서 역할을 수행하며 통상 실리콘질화막을 사용한다.

상기 제3 단계는 사진/식각 공정을 진행하여 상기 식각 정지막(60)과 상기 상부 도전층(50)을 패터닝하여 상기 상부 금속전극을 형성하는 단계이다.

상기 제4 단계는 사진/식각 공정을 진행하여 상기 유전막(40)과 상기 하부 도전층(30)을 패터닝하여 상기 하부 금속전극을 형성하는 단계이다.

상기 제5 단계는 제2 절연막(200)을 증착하고 CMP 공정을 진행하여 평탄화하는 단계이다.

도 2b를 참조하면, 상기 제6 단계는 상기 하부 금속배선(10)과 전기적 연결을 위해 사진/식각 공정을 진행하여 비아콘택홀(82)을 패터닝하는 단계이다. 이때 상기 확산방지막으로 사용되는 실리콘질화막은 식각 정지막으로서 역할을 수행하여 비아콘택홀의 하부에는 실리콘질화막이 잔존하게 된다.

도 2c를 참조하면, 상기 제7 단계는 금속 배선을 위한 트랜치 패턴(83)을 형성하고 상부 금속 전극(50) 또는 하부 금속 전극(30)과 전기적 연결을 위한 전극 비아콘택홀(81) 형성을 위해 사진/식각 공정을 진행하여 패터닝하는 단계이다. 이때 상기 비아콘택홀(82)을 노볼락(nobolac, 도시되지 않음)으로 막고나서 사진/식각 공정을 진행하여 상기 트랜치 패턴(83) 및 전극 비아콘택홀(81)을 형성한다.

따라서 종래 각각 진행하였던 전극 비아콘택홀 형성과 트랜치 형성을 이 단계에서 동시에 패터닝 함으로써 공정의 단순화를 도모할 수 있는 것이다.

도 2d를 참조하면, 상기 제8 단계는 상기 비아콘택홀(82) 및 전극 비아콘택홀(81)의 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(도시되지 않음) 및 구리 시드막(도시되지 않음) 증착하고나서, ECP 공정을 진행하여 구리금속을 형성하고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성하는 단계이다.

이후 종래의 상부 금속배선 공정을 계속 진행하여 최종 완성된 MIM 구조가 첨부된 도 2e에 도시되어 있다.

따라서 본 발명에 의한 반도체 소자의 MIM 커패시터 제조 방법은 MIM 커패시터의 하부에 더미 메탈 패턴을 형성하더라도 노이즈를 줄일 수 있으며, 동시에 하부 금속 배선의 구리 CMP 공정에서 발생하는 디싱 현상을 줄일 수 있으므로 공정의 안정화를 꾀할 수 있다. 또한 MIM 커패시터의 신뢰성을 향상시키고 반도체 소자의 성능을 향상시킬 수 있다.

본 발명의 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법의 제1 단계는 상기 제1절연막의 두께를 4000 ~ 6000Å 두께로 증착하는 것이 바람직하다. 상기 제1절연막의 두께를 더 증가시키면 더욱 노이즈는 감소시킬 수 있지만 전극 비아콘택홀 식각단계에서 공정 여유도를 저하시키기 때문에 4000 ~ 6000Å 두 께로 증착하는 것이 최적의 공정조건이다.

도 3은 본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하여 제조된 반도체 기판의 단면도이다.

첨부된 도 3에 도시한 바와 같이, 본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법의 제5 단계는 상기 제2절연막(200)을 증착하고나서 상기 식각 정지막(60)을 연마 정지막으로 사용하여 CMP 공정을 진행한 후 제3절연막(300)을 증착하는 것이 바람직하다. 따라서 더욱 정확한 금속배선 층간 절연막의 두께 조절이 가능한 것이다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 MIM 커패시터의 하부 구조에 더미 메탈 패턴을 형성함으로써 하부 금속 배선의 구리 CMP 공정에서 발생하는 디싱현상을 줄일 수 있고, 전극 비아콘택홀 형성과 트랜치 형성을 동시에 패터닝 함으로써 공정단계를 단순화하여 생산성 향상과 수율을 증대할 수 있는 효과가 있다.

Claims

삭제
하부 금속 배선이 형성된 반도체 기판 상에 확산방지막, 4000 ~ 6000Å 두께의 제1절연막을 순차로 증착시키는 제1 단계; 하부 도전층, 유전막, 상부 도전층, 그리고 식각 정지막을 순차로 증착하는 제2 단계; 상기 식각 정지막과 상기 상부 도전층을 패터닝하여 상부 금속전극을 형성하는 제3 단계; 상기 유전막과 상기 하부 도전층을 패터닝하여 하부 금속전극을 형성하는 제4 단계; 제2 절연막을 증착하고 평탄화하는 제5 단계; 비아콘택홀을 패터닝하는 제6 단계; 트랜치 패턴 및 전극 비아콘택홀을 패터닝하는 제7 단계; 그리고 배리어 메탈 및 구리 시드막 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 금속 배선을 형성하는 제8 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.
제1항에 있어서, 상기 제5 단계는 상기 제2절연막을 증착하고나서 상기 식각 정지막을 연마 정지막으로 사용하여 화학적기계적 연마 공정을 진행한 후 제3절연막을 증착하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.