KR20010060540A - 통합 메모리 로직 소자의 제조방법 - Google Patents

통합 메모리 로직 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 로직(Logic) 소자와 메모리(Memory) 소자를 공유하는 통합 메모리 로직(MML;Merged Memory Logic) 소자의 제조 방법에 관한 것이다.
디램(DRAM)과 같은 메모리 소자를 먼저 형성한 후 로직 소자를 형성하는 종래의 소자 제조 방법을 이용하는 경우 공정의 단계가 복잡하여 생산성이 저하된다. 본 발명은 로직 소자와 메모리 소자를 동시에 형성할 수 있도록 하므로써 공정이 단순화 및 안정화되어 소자의 수율이 향상될 수 있도록 한다.

Description

통합 메모리 로직 소자의 제조 방법{Method of manufacturing merged memory logic device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 로직(Logic) 소자와 메모리(Memory) 소자를 공유하는 통합 메모리 로직(MML;Merged Memory Logic) 소자의 제조 방법에 관한 것이다.
일반적으로 산업용 시스템은 논리적인 연산을 위한 로직 소자와 정보의 기억을 위한 메모리 소자를 포함하여 이루어지며, 각각의 독립적인 칩(Chip) 또는 회로로 이루어진 로직 소자와 메모리 소자는 기판상에서 회로적으로 연결되어 시스템을 이루게 된다. 그러나 빠른 연산 속도와 높은 처리 효율을 갖는 시스템의 개발이 요구됨에 따라 근래에는 로직 소자와 메모리 소자가 동일 칩상에 형성된 통합 메모리 로직 소자의 사용이 증가되고 있으며, 소자의 집적도가 증가됨에 따라 통합 메모리 로직 소자의 필요성이 더욱 중요시되고 있다.
디램(DRAM)과 같이 집적효율이 높은 메모리 소자를 이용하는 종래의 디램형 통합 메모리 로직 소자는 제조 과정에서 메모리 소자부와 로직 소자부가 각기 다른 공정 단계에 의해 형성된다. 이러한 통합 메모리 로직 소자는 메모리 셀의 구성요소인 캐패시터를 포함하는데, 유전체막이 산화막/질화막/산화막 구조로 이루어지는 캐패시터 제조시 고온에서의 열처리가 필수적으로 요구된다. 따라서 고온의 열처리시 발생되는 열에 의한 소자의 불량(Thermal Budget)을 방지하기 위하여 로직 소자부에 산화막을 두껍게 형성한 후 열처리 공정을 실시해야 하며, 열처리 공정이 완료된 후 산화막을 제거하여 로직 소자부가 열로부터 보호되도록 한다. 그러므로 종래의 소자 제조 공정에는 산화막을 제거하기 위한 공정이 추가적으로 포함되며, 이에 따른 공정 단계의 증가로 인해 소자의 수율이 낮아진다. 그러나 현재까지는 메모리 소자와 로직 소자를 동시에 제조할 수 있는 제조 공정이 개발되지 않은 상태이기 때문에 소자의 수율이 낮음에도 불구하고 상기와 같은 종래의 제조 방법을 계속적으로 이용하고 있는 실정이다.
따라서, 본 발명은 높은 열공정이 필요없는 유전체막을 사용하여 캐패시터의 전하저장전극을 형성하므로써 로직 소자와 메모리 소자를 동시에 제조할 수 있는 통합 메모리 로직 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 로직 소자부 및 메모리 소자부로 구분되며, 다수의 트랜지스터 및 메모리 셀이 형성된 반도체 기판상에 제 1 절연막을 형성한 후 상기 메모리 셀의 접합영역이 노출되도록 상기 제 1 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계, 상기 제 1 절연막상에 금속을 증착한 후 패터닝하여 상기 제 1 콘택홀을 통해 상기 접합영역과 접속되도록 비트라인을 형성하는 단계, 상기 비트라인을 포함하는 상기 제 1 절연막상에 제 2 절연막을 형성한 후 상기 제 2 및 제 1 절연막을 순차적으로 패터닝하여 상기 트랜지스터 및 메모리 셀의 접합영역이 노출되도록 제 2 콘택홀을 형성하는 단계와, 상기 제 2 절연막상에금속을 증착한 후 패터닝하여 상기 로직 소자부 및 상기 메모리 소자부의 주변회로 지역에는 상기 제 2 콘택홀을 통해 상기 트랜지스터의 접합영역과 접속되는 제 1 금속배선이 형성되도록 하고 상기 메모리 소자부의 셀 지역에는 상기 제 2 콘택홀내에 금속 플러그가 형성되도록 하는 단계, 전체 상부면에 제 3 절연막을 형성한 후 패터닝하여 상기 제 1 금속배선이 노출되도록 제 3 콘택홀을 형성하고, 상기 제 3 절연막상에 금속을 증착한 후 패터닝하여 상기 제 3 콘택홀을 통해 상기 제 1 금속배선과 접속되도록 제 2 금속배선을 형성하는 단계, 상기 제 2 금속배선이 형성된 제 3 절연막상에 제 4 절연막을 형성한 후 상기 메모리 소자부에 형성된 금속 플러그가 노출되노록 상기 제 4 절연막을 패터닝하는 단계, 상기 제 4 절연막의 패터닝된 부분에 산화막을 매립한 후 상기 금속 플러그가 노출되도록 상기 산화막을 패터닝하여 제 4 콘택홀을 형성하는 단계, 상기 제 4 콘택홀내에 금속 또는 폴리실리콘을 매립시킨 후 상기 산화막을 제거하여 상기 금속 플러그와 연결된 전하저장전극을 형성하는 단계, 상기 전하저장전극을 포함하는 전체상부면에 유전체막을 형성한 후 상기 유전체막상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1i는 본 발명에 따른 통합 메모리 로직 소자의 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 반도체기판 11 : 소자분리막
12 : 워드라인 13 : 제 1 층간절연막
14 : 비트라인 15 : 제 2 층간절연막
16 : 제 1 금속층 17 : 제 1 금속배선
18 : 제 1 금속플러그 19 : 제 3 층간절연막
20 : 제 2 금속배선 21 : 제 4 층간절연막
22 : 제 1 감광막 24 : 산화막
25 : 제 2 감광막 27 :제 2 금속층
27a : 제 2 금속플러그 28 : 유전체막
29 : 플래트 전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명에 따른 통합 메모리 로직 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에는 트렌치(Trench) 내부에 절연막이 매립되어 이루어진 소자분리막(11)이 형성되고, 상기 소자분리막(11)에 의해 반도체 기판(10)은 다수의 트랜지스터를 포함하는 로직 소자부(A)와 메모리 소자부(B)로 구분된다. 그리고 상기 메모리 소자부(B)는 다시 셀 지역(C)과 주변회로 지역(D)으로 구분되는데, 상기 셀 지역(C)의 상기 반도체 기판(10)상에는 다수의 메모리 셀이 형성되고, 상기 주변회로 지역(D)에는 다수의 트랜지스터가 형성된다. 먼저, 상기 트랜지스터 및 메모리 셀을 포함하는 상기 반도체 기판(10)상에 산화막으로 이루어진 제 1 층간 절연막(13)을 형성한다. 그리고 상기 메모리 셀의 접합영역이 노출되도록 상기 제 1 층간 절연막(13)에 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀을 통해 상기 접합영역과 접속되도록 상기 제 1 층간 절연막(13)상에 비트라인(Bit Line; 14)을 형성한다. 이후 상기 제 1 층간절연막(13)상에 질화막으로 이루어진 제 2 층간 절연막(15)을 형성하고 상기 로직 소자부(A)와 메모리 소자부(B)의 접합영역이 노출되도록 상기 제 2 및 제 1 층간절연막(15 및 13)을 패터닝하여 제 2 콘택홀을 형성하는데, 상기 제 2 콘택홀 형성시 상기 제 2 층간 절연막(15)이 식각 방지층으로 이용되도록 한다. 상기와 같이 제 2 콘택홀을 형성한 후 상기 제 2 콘택홀을 통해 상기 접합영역과 접속되도록 상기 제 2 층간 절연막(15)상에 제 1 금속층(16)을 형성한다.
도 1b를 참조하면, 상기 제 1 금속층(16)을 패터닝하여 상기 로직 소자부(A) 및 주변회로 지역(D)의 상기 제 2 층간 절연막(15)상에는 제 1 금속배선(17)이 형성되도록 하는 동시에 상기 셀 지역(C)에는 메모리 셀의 접합영역과 연결되는 제 1금속 플러그(18)가 형성되도록 한다.
도 1c를 참조하면, 전체 상부면에 제 3 층간 절연막(19)을 형성한 후 상기 제 1 금속배선(17)이 노출되도록 상기 제 3 층간 절연막(19)을 패터닝하여 제 3 콘택홀을 형성하고 상기 제 3 콘택홀을 통해 상기 제 1 금속배선(17)과 접속되도록 상기 제 3 층간 절연막(19)상에 제 2 금속배선(20)을 형성한다. 이후, 전체 상부면에 제 4 층간 절연막(21) 및 제 1 감광막(22)을 순차적으로 형성하고 상기 셀 지역(C)의 상기 제 4 층간 절연막(21)이 노출되도록 상기 제 1 감광막(22)을 패터닝한다. 그리고 패터닝된 상기 제 1 감광막(22)을 마스크로 이용한 식각공정으로 노출된 부분의 상기 제 4 층간 절연막(21) 및 제 3 층간 절연막(19)을 순차적으로 제거하여 상기 제 1 금속 플러그(18)를 노출시킨다. 그리고 잔류된 상기 제 1 감광막(22)을 제거한 후 상기 제 3 및 제 4 층간 절연막(19 및 21)의 측벽에 식각 장벽층으로 이용될 질화막 스페이서(도시않됨)를 형성한다.
도 1d를 참조하면, 상기 제 3 및 4 층간절연막(19 및 21)이 식각된 부분(23)에 빠른 식각 속도를 갖는 산화막(24)을 매립한 후 상기 산화막(24)을 평탄화시킨다.
도 1e를 참조하면, 상기 제 4 층간 절연막(21) 및 산화막(24)상에 제 2 감광막(25)을 형성한 후 패터닝하고, 패터닝된 상기 제 2 감광막(25)을 마스크로 이용한 식각 공정을 통해 상기 제 1 금속 플러그(18)가 노출되도록 상기 산화막(24)을 패터닝하여 제 3 콘택홀(26)을 형성한다.
도 1f를 참조하면, 상기 제 2 감광막(26)을 제거한 후 상기 제 3 콘택홀(26)을 통해 상기 제 1 금속 플러그(18)와 접속되도록 상기 제 4 층간 절연막(21) 및 산화막(24)상에 제 2 금속층(27)을 형성하는데, 이때, 상기 제 2 금속층(27)은 텅스텐(W)과 같은 금속을 화학기상증착(CVD) 방법으로 증착하여 형성하거나, 폴리실리콘으로 대치하여 형성할 수 있다.
도 1g를 참조하면, 상기 도 1f의 상태에서 화학적 기계적 연마(CMP) 공정을 실시하여 상기 제 4 층간 절연막(24)상에 형성된 제 2 금속층(27)을 제거한 후 습식 식각 방법으로 상기 산화막(24)을 제거하는데, 상기 화학적 기계적 연마 공정에 의해 표면이 평탄화되는 동시에 상기 제 3 콘택홀(26)내에 제 2 금속 플러그(27a)가 형성된다.
도 1h를 참조하면, 상기와 같이 제 1 및 제 2 금속 플러그(18 및 27a)로 이루어진 전하저장전극을 형성한 후 전체 상부에 유전체막(28) 및 도전층을 순차적으로 형성하고 패터닝하여 전하저장전극(18 및 27a), 유전체막(28) 및 플레이트(Plate) 전극(29)으로 이루어진 캐패시터의 형성을 완료하는데, 상기 유전체막(28)은 Ta2O5, BST, BLT, PET 등과 같은 강유전물로 형성한다.
도 1i를 참조하면, 상기 캐패시터를 포함하는 전체 상부면에 제 5 층간 절연막(30)을 형성한 후 패터닝하여 상기 제 2 금속배선(20) 및 플레이트 전극(29)을 노출시키고 상기 제 2 금속배선(20) 및 플레이트 전극(29)과 접속되도록 상기 제 5 층간 절연막(30)상에 금속을 증착하고 패터닝하여 제 3 금속배선(31)을 형성한 다음 전체 상부면에 보호막(32)을 형성한다.
상기와 같이 본 발명은 캐패시터를 형성하는 과정에서 산화막/질화막/산화막 구조로 이루어진 유전체막을 사용하지 않고 Ta2O5, BST 등과 같은 강유전물을 이용한다. 그러므로 고온의 열처리를 거치지 않고도 특성이 우수한 유전체막을 형성할 수 있으며, 이에 따라 로직 소자부(A)와 메모리 소자부(B)의 제조가 동시에 이루어지게 된다. 또한, 고온 열처리를 거치지 않게 되므로 로직 소자부(A)를 보호하기 위한 산화막 형성 및 제거 공정이 생략되기 때문에 공정의 단계가 감소되며 열처리에 따른 소자의 특성 저하가 방지된다.
상술한 바와 같이 본 발명은 캐패시터의 유전체막을 형성하는 과정에서 강유전물을 사용하므로써 고온의 열처리를 거치지 않고 특성이 우수한 유전체막을 형성할 수 있으며, 로직 소자부와 메모리 소자부를 동시에 제조할 수 있게 된다. 또한, 열처리 및 산화막 형성 및 제거 공정이 실시되지 않으므로 공정의 단순화 및 수율 향상이 이루어지며, 열처리로 인한 소자의 특성 저하가 방지된다.

Claims (5)

  1. 로직 소자부 및 메모리 소자부로 구분되며, 다수의 트랜지스터 및 메모리 셀이 형성된 반도체 기판상에 제 1 절연막을 형성한 후 상기 메모리 셀의 접합영역이 노출되도록 상기 제 1 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계,
    상기 제 1 절연막상에 금속을 증착한 후 패터닝하여 상기 제 1 콘택홀을 통해 상기 접합영역과 접속되도록 비트라인을 형성하는 단계,
    상기 비트라인을 포함하는 상기 제 1 절연막상에 제 2 절연막을 형성한 후 상기 제 2 및 제 1 절연막을 순차적으로 패터닝하여 상기 트랜지스터 및 메모리 셀의 접합영역이 노출되도록 제 2 콘택홀을 형성하는 단계와,
    상기 제 2 절연막상에 금속을 증착한 후 패터닝하여 상기 로직 소자부 및 상기 메모리 소자부의 주변회로 지역에는 상기 제 2 콘택홀을 통해 상기 트랜지스터의 접합영역과 접속되는 제 1 금속배선이 형성되도록 하고 상기 메모리 소자부의 셀 지역에는 상기 제 2 콘택홀내에 금속 플러그가 형성되도록 하는 단계,
    전체 상부면에 제 3 절연막을 형성한 후 패터닝하여 상기 제 1 금속배선이 노출되도록 제 3 콘택홀을 형성하고, 상기 제 3 절연막상에 금속을 증착한 후 패터닝하여 상기 제 3 콘택홀을 통해 상기 제 1 금속배선과 접속되도록 제 2 금속배선을 형성하는 단계,
    상기 제 2 금속배선이 형성된 제 3 절연막상에 제 4 절연막을 형성한 후 상기 메모리 소자부에 형성된 금속 플러그가 노출되노록 상기 제 4 절연막을 패터닝하는 단계,
    상기 제 4 절연막의 패터닝된 부분에 산화막을 매립한 후 상기 금속 플러그가 노출되도록 상기 산화막을 패터닝하여 제 4 콘택홀을 형성하는 단계,
    상기 제 4 콘택홀내에 금속 또는 폴리실리콘을 매립시킨 후 상기 산화막을 제거하여 상기 금속 플러그와 연결된 전하저장전극을 형성하는 단계,
    상기 전하저장전극을 포함하는 전체상부면에 유전체막을 형성한 후 상기 유전체막상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 통합 메모리 로직 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 산화막으로 이루어지며, 제 2 절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 통합 메모리 로직 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 플러그는 텅스텐(W)으로 이루어진 것을 특징으로 하는 반도체 소자의 통합 메모리 로직 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 습식 식각 방법으로 제거되는 것을 특징으로 하는 반도체 소자의 통합 메모리 로직 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 유전체막은 Ta2O5및 BST, BLT, PET 중 어느 하나의 물질로 형성된 것을 특징으로 하는 반도체 소자의 통합 메모리 로직 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법

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