JP2003297942A - 金属−絶縁体−金属キャパシタを有する半導体装置及びその方法 - Google Patents

金属−絶縁体−金属キャパシタを有する半導体装置及びその方法

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Abstract

(57)【要約】 【課題】 金属−絶縁体−金属キャパシタを有する半導
体装置及びその製造方法を提供する。 【解決手段】 本発明による半導体装置は、半導体基板
上に形成された下部配線、前記下部配線を有する半導体
基板上に形成された金属間絶縁膜、前記金属間絶縁膜を
貫通して前記下部配線を露出させる複数の開口部、前記
開口部の内側壁、前記露出された下部配線の表面及び前
記開口部の間の前記金属間絶縁膜上にコンフォマルに形
成された下部電極、前記下部電極上に順次に積層された
誘電体膜及び上部電極、及び前記上部電極上に配置され
た上部配線を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、金属−絶縁体−金
属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ、以
下ＭＩＭという）構造のキャパシタを含む半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】ロジック素子の構成のために、受動素子
であるキャパシタが多様な用途として使用されている。
例えば、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕ
ｎｉｔ）素子では、ディカップリングキャパシタとし
て、ＡＤ（Ａｎａｌｏｇ ｔｏＤｉｇｉｔａｌ）コンバ
ーターまたはＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏ
ｇ）コンバーターでは、キャパシタアレイなどとして使
用されている。ところで、現在では、動作周波数の増加
及びコンバーターのビットの増加に応じて徐々に大容量
のキャパシタが必要になってきている。
【０００３】制限された単位面積内でキャパシタの容量
Ｃを適正値以上に維持させるための方法は、容量ＣがＣ
＝εＡｓ／ｄ（ε＝誘電率、Ａｓ：電極の表面積、ｄ：
誘電体の厚さ）で表されるため、第１は、誘電体の厚さ
ｄを減少させる方法、第２は、キャパシタ電極の表面積
Ａｓを増加させる方法、第３は、誘電率εが高い材料を
使用する方法がある。
【０００４】この中で、電極の表面積を増加させる方法
において、従来のアナログキャパシタは相互連結配線で
ある金属配線を各々上部電極と下部電極で使用するの
で、キャパシタの有効表面積が平面的である。
【０００５】図１乃至図５は従来の技術によるＭＩＭ型
キャパシタ及び層間配線間のコンタクトプラグを有する
半導体装置の製造方法を示す断面図である。
【０００６】図１を参照すると、層間絶縁膜２を形成
し、前記層間絶縁膜２の上部に金属導電膜を形成し、パ
ターニングしてキャパシタの下部電極４ａ及び下部配線
４ｂを形成する。図示しないが、前記層間絶縁膜２の下
部には半導体素子が形成された半導体基板が存在する。
前記キャパシタの下部電極４ａ及び下部配線４ｂ上に金
属間絶縁膜６を形成し、平坦化工程を進行する。
【０００７】図２を参照すると、通常のフォトリソグラ
フィエッチング工程を使用して前記キャパシタの下部電
極４ａを露出させるコンタクトホール８を形成する。前
記下部電極が露出されるコンタクトホール８はキャパシ
タの有効表面積になるので、広い面積を有する。
【０００８】図３を参照すると、前記コンタクトホール
８を含む基板の全面に誘電体膜１０を形成する。
【０００９】図４を参照すると、通常のフォトリソグラ
フィエッチング工程を使用して前記下部配線４ｂを露出
させるビアホール１２を形成する。前記ビアホール１２
は下部配線及び上部配線を電気的に連結する役割を果た
し、前記コンタクトホール８よりは狭く形成される。
【００１０】図５を参照すると、基板の全面に上部配線
導電膜を形成し、パターニングして、キャパシタの上部
電極１４ａ及び上部配線１４ｂを形成する。
【００１１】上述の従来のＭＩＭキャパシタにあっては
キャパシタの有効表面積が平面的であるので、キャパシ
タの容量確保において、制限があるという問題点があ
る。
【００１２】
【発明が解決しようとする課題】本発明は、上述のよう
な問題点を解決するために、層間配線の間に形成される
キャパシタの有効表面積を増加させた三次元ＭＩＭキャ
パシタを有する半導体装置及びその製造方法を提供する
ことに目的がある。
【００１３】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体装置は、半導体基板上に下部配線
が形成されており、前記下部配線を有する半導体基板上
に金属間絶縁膜が形成されている。前記金属間絶縁膜を
貫通して前記下部配線を露出させる複数の開口部が形成
されており、前記開口部は、平面的にはホール型、スト
ライプ型、メッシュ型の形状を有している。前記開口部
の内側壁、前記露出された第１下部配線の表面及び前記
開口部の間の前記金属間絶縁膜上にコンフォマルに下部
電極、誘電体膜及び上部電極が積層されており、従来の
技術と対比して、前記開口部の側面をキャパシタの有効
表面積として利用するので、相当のキャパシタの容量増
加をもたらすことができる。前記上部電極上には上部配
線が形成されており、前記上部配線は前記上部電極と電
気的に接続されている。
【００１４】また、上述の目的を達成するために、本発
明の半導体装置の製造方法は、半導体基板上に下部配線
を形成し、前記下部配線上に金属間絶縁膜を形成する。
前記金属間絶縁膜を貫通して前記下部配線を露出させる
複数の開口部を形成し、前記開口部は、平面的にホール
型、ストライプ型及びメッシュ型の形状を有しているこ
とが望ましい。前記開口部の内側壁、前記露出された下
部配線の表面及び前記開口部の間の前記金属間絶縁膜上
にコンフォマルに下部電極導電膜、誘電体膜及び上部電
極導電膜を順次に積層し、パターニングしてキャパシタ
パターンを形成する。次に、前記キャパシタパターン上
に上部配線を形成する。
【００１５】
【発明の実施の形態】上述の目的、特徴及び長所は添付
した図面と関連した次の詳細な説明を通じてより明らか
になる。以下、添付した図を参照して、本発明の望まし
い実施形態を詳細に説明する。
【００１６】チップサイズの減少により制限された平面
積内で、キャパシタの有効表面積を増大させて、ＭＩＭ
キャパシタの容量を増加させる。すなわち、キャパシタ
は断面には屈曲がある三次元構造を有し、平面にはホー
ル型、ストライプ型、メッシュ型でキャパシタを形成し
てキャパシタの容量を極大化する。
【００１７】図６乃至図８は本発明の実施形態によるキ
ャパシタの平面図である。
【００１８】図６はホール型として、全体キャパシタ形
成領域１５内に９個の三次元ホール型キャパシタ形成領
域１６がある。
【００１９】図７はストライプ型として、全体キャパシ
タ形成開口部１５内に三つのストライプ型キャパシタ形
成領域１７がある。
【００２０】図８はメッシュ型として、全体キャパシタ
形成開口部１５内に３＊３メッシュ型キャパシタ形成領
域１８がある。
【００２１】図９は図６のホール型のキャパシタをＩ−
Ｉ'に沿って切断した断面図であり、また、図７のスト
ライプ型のキャパシタをII−II'に沿って切断した断面
図である。図１０は図８のメッシュ型のキャパシタをII
I−III'に沿って切断した断面図である。図９及び図１
０に示したＭＩＭキャパシタは、便宜上、同一の図面符
号を使用する。
【００２２】図９及び図１０を参照すると、層間絶縁膜
３０上に下部配線３２が形成されており、前記下部配線
３２上に金属間絶縁膜３４が形成されている。前記金属
間絶縁膜３４を貫通して前記下部配線３２を露出する複
数の開口部３５が形成されている。前記開口部３５の内
側面、前記露出された下部配線３２の表面及び前記開口
部の間の前記金属間絶縁膜３４上にキャパシタの下部電
極３６、誘電体膜３８及びキャパシタの上部電極４０が
形成されている。前記キャパシタの上部電極４０上に上
部配線４２が形成されている。
【００２３】上述の本発明の三次元キャパシタは従来の
単純平板型のキャパシタと比較して屈曲を有する凹凸構
造を有するので、相当水準のキャパシタの容量増加をな
すことができる。
【００２４】以下、通常の金属配線工程と同時に形成さ
れる三次元ホール型キャパシタ製造方法の望ましい実施
形態を詳細に説明する。ストライプ型やメッシュ型キャ
パシタも同一の工程順序を有する。
【００２５】本発明は従来の多層金属配線工程と工程順
序を整合することができるＭＩＭキャパシタ製造方法で
あるので、以後、実施形態では、キャパシタ及び金属配
線形成工程を同時に図示する。 （第１実施形態）図１１及び図１６は本発明の第１実施
形態による二層の金属配線にホール型キャパシタを形成
する製造工程断面図である。
【００２６】図１１を参照すると、層間絶縁膜５０を形
成し、前記層間絶縁膜５０上に下部配線導電膜を形成
し、パターニングして下部配線５２ａ、５２ｂを形成す
る。図示しないが、前記層間絶縁膜５０の下部には通常
の半導体素子工程が進行されている。前記下部配線５２
ａ、５２ｂは第１下部配線５２ａ及び第２下部配線５２
ｂからなる。前記下部配線導電膜はアルミニウムＡｌ、
アルミニウムＡｌ−ａｌｌｏｙ、銅Ｃｕ、金Ａｕ、銀Ａ
ｇ、タングステンＷ及びモリブデンＭｏからなる群で選
択された少なくともいずれか一つで形成することがで
き、厚さは１０００Å乃至１００００Åの範囲で形成す
る。
【００２７】次に、前記下部配線５２ａ、５２ｂを含む
基板の全面にエッチング阻止膜５４を形成することがで
きる。前記エッチング阻止膜５４はプラズマ強化化学気
相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下Ｐ
ＥＣＶＤという）方式により蒸着されるＳｉＮ、ＳｉＣ
またはＳｉＣＮ膜が使用され、１００Å乃至１０００Å
の範囲の厚さで形成することができる。
【００２８】次に、金属間絶縁膜５６を形成し、平坦化
工程を進行する。前記金属間絶縁膜はＳｉＯ2、ＳｉＯ
Ｃ、ＳｉＯＨ、ＳｉＯＣＨまたは低誘電率ｌｏｗ−ｋ絶
縁膜を使用することができる。低誘電率ｌｏｗ−ｋ絶縁
膜は配線間寄生容量及び配線抵抗を減少させて、デバイ
スの速度をより速くし、デバイスの相互干渉を低減させ
ることができる。形成方法としては、ＰＥＣＶＤ（Ｐｌ
ａａｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＨＤＰ−ＣＶ
Ｄ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＰｌａｓｍａＣＶ
Ｄ）、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓ
ｓｕｒｅ ＣＶＤ）、スピンコーティング（ｓｐｉｎ
ｃｏａｔｉｎｇ）方式が使用でき、厚さは３０００Å乃
至１００００Åの範囲で形成する。
【００２９】次に、前記金属間絶縁膜５６及びエッチン
グ阻止膜５４を、感光膜パターンを利用して選択的にエ
ッチングしてビアホール５７を形成する。
【００３０】次に、前記ビアホール５７をバリヤ金属層
及び導電物質で充填した後に、平坦化して導電性コンタ
クトプラグ５８を形成する。前記バリヤ金属層はＴａ、
ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ、Ｔ
ａＳｉＮの中から選択されたいずれか一つまたはこれら
を組み合わせて使用し、蒸着方法としては、物理気相蒸
着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：以下ＰＶＤという）、化学気相蒸着法（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下
ＣＶＤという）、原子膜蒸着法（Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＡＬＤという）の中
から選択された方法を使用することができる。前記導電
物質はタングステンＷで形成することができる。
【００３１】図１２を参照すると、前記金属間絶縁膜５
６及びエッチング阻止膜を、感光膜パターンを利用して
選択的にエッチングして前記第１下部配線５２ａの表面
を露出させる複数の開口部６０を形成する。図１２の断
面図には三つの開口部が形成されている図１３を参照す
ると、前記開口部６０を含む基板の全面に下部電極導電
膜６２、誘電体膜６４及び上部電極導電膜６６を形成す
る。
【００３２】前記下部電極及び上部電極導電膜６２、６
６はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉｒ、
Ｗの中から選択された少なくとも一つで形成し、厚さは
３００Å乃至５０００Åの範囲で形成することができ
る。
【００３３】前記誘電体膜６４はシリコン酸化膜、シリ
コン窒化膜、タンタルＴａ酸化膜、バリウム−ストロン
チウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウム
Ｚｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタン
Ｐｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−
タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された少
なくとも一つを使用することができる。蒸着方法では、
ＣＶＤ、ＰＶＤ、ＡＬＤ法の中から選択されたいずれか
一つの方法を使用することができ、前記誘電体膜の厚さ
は１００Å乃至２０００Åの範囲で形成することができ
る。
【００３４】図１４を参照すると、前記上部電極導電膜
６６、誘電体膜６４及び下部電極導電膜６２をフォトリ
ソグラフィ工程によって形成された感光膜パターンを利
用して選択的にエッチングしてキャパシタパターン６８
を形成する。前記キャパシタパターン６８は前記開口部
６０の内側面、前記露出された第１下部配線５２ａの表
面及び前記開口部の間の前記金属間絶縁膜５６に沿って
屈曲を有する凹凸構造を有するので、従来より広い有効
表面積を有する。すなわち、従来のキャパシタに比べて
開口部の側面を利用するので、キャパシタの容量が増加
する。
【００３５】前記キャパシタパターン６８は前記上部電
極導電膜、誘電体膜及び下部電極導電膜を同時に乾式エ
ッチングする場合には、垂直なプロファイルを有するよ
うになる。これは、以後の上層配線をパターニングする
時に、垂直なプロファイル側面にフェンスが残留して前
記上部電極と下部電極との間に電流通路が形成されるブ
リッジ現象を引き起こすことがある。
【００３６】ブリッジ現象を予防する方法としては、同
時に垂直なプロファイルを形成し、絶縁膜を形成し、全
面エッチングして垂直なプロファイル側面に絶縁膜スペ
ーサを形成する方法がある。また、図１４に示したよう
に、二回のフォトリソグラフィエッチング工程を実施す
る方法がある。この方法は、まず、前記上部電極導電膜
６６をパターニングし、以後に、前記誘電体膜６４及び
下部電極導電膜６２をパターニングする方法である。
【００３７】図１５を参照すると、前記キャパシタパタ
ーン６８を含む基板の全面に上部配線導電膜７０を形成
する。前記上部配線導電膜７０の形成方法は、上述の下
部配線導電膜の形成方法と同一である。
【００３８】図１６を参照すると、前記上部配線導電膜
７０を選択的にエッチングして上部配線７０ａ、７０ｂ
を形成する。前記上部配線は第１上部配線７０ａ及び第
２上部配線７０ｂからなる。
【００３９】（第２実施形態）図１７乃至図２２は本発
明の第２実施形態による通常の二層の金属配線にホール
型キャパシタを形成する製造工程断面図である。
【００４０】図１７を参照すると、層間絶縁膜８０を形
成し、前記層間絶縁膜８０の上部に下部配線導電膜を形
成し、パターニングして下部配線８２ａ、８２ｂを形成
する。図示しないが、前記層間絶縁膜８０の下部には通
常の半導体素子工程が進行されている。前記下部配線は
第１下部配線８２ａ及び第２下部配線８２ｂからなる。
前記下部配線導電膜の形成方法は第１実施形態と同一で
ある。
【００４１】次に、前記下部配線８２ａ、８２ｂを含む
基板の全面にエッチング阻止膜８４を形成し、前記エッ
チング阻止膜８４上に金属間絶縁膜８６を形成する。前
記エッチング阻止膜８４及び金属間絶縁膜８６の形成方
法は第１実施形態と同一である。
【００４２】次に、前記金属間絶縁膜８６及び前記エッ
チング阻止膜８４を選択的にエッチングして、第１下部
配線８２ａの表面を露出させる複数の開口部８８を形成
する。図１７の断面図には三つの開口部が形成されてい
る。
【００４３】図１８を参照すると、前記開口部８８を含
む基板の全面に下部電極導電膜９０、誘電体膜９２及び
上部電極導電膜９４を形成する。前記下部電極導電膜９
０、誘電体膜９２及び上部電極導電膜９４の形成方法は
第１実施形態と同一である。
【００４４】図１９を参照すると、前記上部電極導電膜
９４、誘電体膜９２及び下部電極導電膜９０を選択的に
エッチングしてキャパシタパターン９６を形成する。
【００４５】前記キャパシタパターン９６は前記開口部
８８の内側壁、前記露出された第１下部配線８２ａの表
面及び前記開口部の間の金属間絶縁膜８６に沿って屈曲
を有する凹凸構造を有するので、従来より広い有効面積
を有する。すなわち、従来のキャパシタに対比して開口
部の側面を利用するので、キャパシタの容量が増加す
る。
【００４６】前記キャパシタパターン９６は前記上部電
極導電膜、誘電体膜、及び下部電極導電膜を同時に乾式
エッチングする場合には、垂直なプロファイルを有する
ようになる。したがって、第１実施形態で示したよう
に、後続工程で発生するブリッジ現象を防止するため
に、絶縁膜スペーサを形成するか、または図１９に示し
たように、まず、上部電極導電膜９４をパターニングし
て、以後に、前記誘電体膜９２及び前記下部電極導電膜
９０を同時にパターニングすることができる。
【００４７】図２０を参照すると、前記金属間絶縁膜８
６及びエッチング阻止膜８４をフォトリソグラフィ工程
によって形成された感光膜パターンを利用して、選択的
にエッチングして前記第２下部配線８２ｂの表面を露出
させるビアホール９８を形成する。
【００４８】図２１を参照すると、前記ビアホール９８
を十分に充填する上部配線導電膜１００を形成する。前
記上部配線導電膜１００の形成方法は、第１実施形態と
同一である。図示しないが、前記上部配線導電膜を形成
する前にはバリヤ金属層を形成する。
【００４９】注目する点は、第１実施形態と対比して導
電性プラグを形成できないことである。これは、導電性
プラグを形成するための平坦化工程時に、前記金属間絶
縁膜８６の上部に形成されているキャパシタパターン９
６が共に除去されるためである。したがって、ビアホー
ルを充填すると同時に、上部配線導電膜を同時に形成す
べきである。
【００５０】図２２を参照すると、前記上部配線導電膜
１００をフォトリソグラフィ工程によって形成された感
光膜パターンを利用して選択的にエッチングして、上部
配線１００ａ、１００ｂを形成する。前記上部配線は第
１上部配線１００ａ及び第２上部配線１００ｂからな
る。
【００５１】（第３実施形態）図２３乃至図２８は本発
明の第３実施形態による三層の金属配線にホール型キャ
パシタを形成する製造工程断面図である。本発明は、二
層間の金属配線の間、または三層間の金属配線だけでは
なく、それ以上の配線の間でも、ＭＩＭキャパシタを多
様に形成することができる。多層配線の間で、ＭＩＭキ
ャパシタを形成する場合の長所は、制限された面積で高
さの増加によるキャパシタンスの増加である。
【００５２】図２３を参照すると、層間絶縁膜１１０を
形成し、前記層間絶縁膜１１０上に下部配線導電膜を形
成し、パターニングして下部配線１１２ａ、１１２ｂを
形成する。図示しないが、前記層間絶縁膜１１０の下部
には通常の半導体素子工程が進行されている。前記下部
配線は第１下部配線１１２ａ及び第２下部配線１１２ｂ
からなる。前記下部配線導電膜はアルミニウムＡｌ、ア
ルミニウム合金Ａｌ−ａｌｌｏｙ、銅Ｃｕ、金Ａｕ、銀
Ａｇ、タングステンＷ及びモリブデンＭｏからなる群で
選択された少なくともいずれか一つで形成することがで
き、厚さは１０００Å乃至１００００Åの範囲で形成す
ることができる。
【００５３】次に、前記下部配線１１２ａ、１１２ｂ上
に第１エッチング阻止膜１１４を形成する。前記第１エ
ッチング阻止膜１１４はＰＥＣＶＤ法で蒸着されるＳｉ
Ｎ、ＳｉＣまたはＳｉＣＮ膜が使用され、１００Å乃至
１０００Åの範囲の厚さで形成する。
【００５４】次に、第１金属間絶縁膜１１６を形成し、
平坦化工程を進行する。前記第１金属間絶縁膜はＳｉＯ
2、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨまたは誘電率ｋ
３．０以下の低誘電率絶縁膜を使用することができる。
形成方法としては、ＰＥＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＰ
ＣＶＤ、スピンコーティング方式が使用され、厚さは３
０００Å乃至１００００Åの範囲で形成する。
【００５５】次に、前記第１金属間絶縁膜１１６及び第
１エッチング阻止膜１１４を選択的にエッチングして前
記第２下部配線１１２ｂの上部を露出させるビアホール
１１７を形成する。
【００５６】次に、前記ビアホール１１７をバリヤ金属
層及び導電物質で充填した後に、平坦化して導電性第１
コンタクトプラグ１１８を形成する。前記バリヤ金属層
はＴａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳ
ｉＮ、ＴａＳｉＮの中から選択されたいずれか一つまた
はこれらを組み合わせて使用し、蒸着方法としては、Ｐ
ＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌ
ａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の中から選択され
た方法を使用することができる。前記導電物質はタング
ステンＷで形成することができる。
【００５７】次に、前記第１コンタクトプラグ１１８を
含む基板の全面に中間配線導電膜を形成し、パターニン
グして中間配線１２０を形成する。中間配線導電膜形成
方法は、上述の下部配線形成方法と同一である。
【００５８】次に、前記中間配線１２０を含む基板の全
面に第２エッチング阻止膜１２２を形成し、前記第２エ
ッチング阻止膜１２２上に金属間絶縁膜１２４を形成す
る。前記第２エッチング阻止膜１２２の形成方法は、前
記第１エッチング阻止膜１１４の形成方法と同一であ
り、前記第２金属間絶縁膜１２４の形成方法は、前記第
１金属間絶縁膜１１６の形成方法と同一である。
【００５９】次に、前記第２金属間絶縁膜１２４及び第
２エッチング阻止膜１２２を選択的にエッチングして前
記中間配線１２０の表面を露出させるビアホールを形成
する。
【００６０】次に、上述の第１コンタクトプラグ１１８
と同一の方法で第２コンタクトプラグ１２６を形成す
る。
【００６１】図２４を参照すると、前記第２金属間絶縁
膜１２４、前記第２エッチング阻止膜１２２、前記第１
金属間絶縁膜１１６及び第１エッチング阻止膜１１４を
フォトリソグラフィ工程によって形成された感光膜パタ
ーンを利用して、選択的にエッチングして前記第１下部
配線１１２ａの表面を露出させる複数の開口部１２８を
形成する。図２４の断面図には三つの開口部が形成され
ている。
【００６２】図２５を参照すると、前記開口部１２８を
含む基板の全面に下部電極導電膜１３０、誘電体膜１３
２及び上部電極導電膜１３４を形成する。
【００６３】前記下部電極及び上部電極導電膜１３０、
１３４は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、
Ｉｒ、Ｗの中から選択された少なくとも一つで形成し、
厚さは３００Å乃至５０００Åの範囲で形成することが
できる。
【００６４】前記誘電体膜１３２は、シリコン酸化膜、
シリコン窒化膜、タンタルＴａ酸化膜、バリウム−スト
ロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニ
ウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チ
タンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマ
ス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択され
た少なくとも一つで形成し、形成方法では、ＣＶＤ、Ｐ
ＶＤ、ＡＬＤ法などを使用することができる。前記誘電
体膜の厚さは１００Å乃至２０００Åの範囲で形成する
ことができる。
【００６５】図２６を参照すると、前記上部電極導電膜
１３４、前記誘電体膜１３２及び前記下部電極導電膜１
３０をフォトリソグラフィ工程によって形成された感光
膜パターンを利用して、選択的にエッチングしてキャパ
シタパターン１３６を形成する。前記キャパシタパター
ン１３６は前記金属間絶縁膜１１６、１２４及び露出さ
れた前記第１下部配線１１２ａの表面に沿って屈曲を有
する凹凸構造を有するので、従来より広い有効表面積を
有する。すなわち、従来のキャパシタに対比して開口部
の側面を利用するので、キャパシタの容量が増加する。
【００６６】前記キャパシタパターン１３６は前記上部
電極導電膜、誘電体膜及び下部電極導電膜を同時に乾式
エッチングする場合には、垂直なプロファイルを有す
る。したがって、第１実施形態で示したように、後続工
程で発生するブリッジ現象を防止するために、絶縁膜ス
ペーサを形成するか、または図２６に示したように、ま
ず、上部電極導電膜をパターニングして上部電極１３４
を形成し、以後に、前記誘電体膜１３２及び下部電極導
電膜１３０を同時にパターニングする。
【００６７】図２７を参照すると、前記キャパシタパタ
ーン１３６を含む基板の全面に上部配線導電膜１３８を
形成する。前記上部配線導電膜形成方法は、上述の下部
配線形成方法と同一である。
【００６８】図２８を参照すると、前記上部配線導電膜
１３８をパターニングして上部配線１３８ａ、１３８ｂ
を形成する。前記上部配線は第１上部配線１３８ａ及び
第２上部配線１３８ｂからなる。
【００６９】（第４実施形態）図２９乃至図３５は本発
明の第４実施形態による三層の金属配線にホール型キャ
パシタを形成する製造工程断面図である。第３実施形態
はキャパシタと金属間に導電性コンタクトプラグを形成
することにおいて、まず、導電性コンタクトプラグを形
成したら、第４実施形態では、まず、キャパシタを形成
し、導電性コンタクトプラグを形成する方法である。
【００７０】図２９を参照すると、層間絶縁膜１４０、
下部配線１４２ａ、１４２ｂ、第１エッチング阻止膜１
４４、第１金属間絶縁膜１４６、第１コンタクトプラグ
１４８、中間配線１５０、第２エッチング阻止膜１５
２、第２金属間絶縁膜１５４を形成する工程は前記第３
実施形態と同一である。
【００７１】図３０を参照すると、前記第２金属間絶縁
膜１５４、前記第２エッチング阻止膜１５２、前記第１
金属間絶縁膜１４６及び第１エッチング阻止膜１４４を
フォトリソグラフィ工程によって形成された感光膜パタ
ーンを利用して選択的にエッチングして、第１下部配線
１４２ｂの表面を露出させる複数の開口部１５６を形成
する。図３１の断面図には三つの開口部が形成されてい
る。
【００７２】図３１を参照すると、前記開口部１５６を
含む基板の全面に下部電極導電膜１５８、誘電体膜１６
０及び上部電極導電膜１６２を形成する。前記下部電極
導電膜１５８、誘電体膜１６０及び上部電極導電膜１６
２の形成方法は第３実施形態と同一である。
【００７３】図３２を参照すると、前記上部電極導電膜
１６２、誘電体膜１６０及び下部電極導電膜１５８を選
択的にエッチングしてキャパシタパターン１６４を形成
する。
【００７４】前記キャパシタパターン１６４は前記金属
間絶縁膜１４６、１５４及び露出された下部配線１４２
ａの表面に沿って屈曲を有する凹凸構造を有するので、
従来より広い有効表面積を有する。すなわち、従来のキ
ャパシタに対比して開口部の側面を利用するので、キャ
パシタの容量が増加する。
【００７５】前記キャパシタパターン１６４は前記上部
電極導電膜、誘電体膜及び下部電極導電膜を同時に乾式
エッチングして形成する場合には、垂直なプロファイル
を有する。したがって、第１実施形態で示したように、
後続工程で発生するブリッジ現象を防止するために、絶
縁膜スペーサを形成するか、または図３２に示したよう
に、まず、前記上部電極導電膜１６２をパターニング
し、以後、前記誘電体膜１６０及び下部電極導電膜１５
８をパターニングする。
【００７６】図３３を参照すると、前記第２金属間絶縁
膜１５４及び第２エッチグ阻止膜１５２をフォトリソグ
ラフィ工程によって形成された感光膜パターンを利用し
て、選択的にエッチングして前記中間配線１５０の表面
を露出させるビアホール１６６を形成する。
【００７７】図３４を参照すると、前記ビアホール１６
６を十分に充填する上部配線導電膜１６８を形成する。
図示しないが、前記上部配線導電膜を形成する前にはバ
リヤ金属層を形成することができる。
【００７８】注目する点は、第３実施形態と対比してコ
ンタクトプラグを形成できないことである。これは、コ
ンタクトプラグを形成するための平坦化工程時に、前記
第２金属間絶縁膜１５４の上部にある前記キャパシタパ
ターン１６４のように研磨されるためである。したがっ
て、ビアホールを充填すると同時に、上部配線導電膜を
同時に形成すべきである。
【００７９】図３５を参照すると、前記上部配線導電膜
１６８をフォトリソグラフィ工程によって形成された感
光膜パターンを利用して、選択的にエッチングして上部
配線１６８ａ、１６８ｂを形成する。前記上部配線は第
１上部配線１６８ａ及び第２上部配線１６８ｂからな
る。
【００８０】（第５実施形態）第５実施形態乃至第８実
施形態は、ダマシン工程によってＭＩＭキャパシタ及び
金属配線を形成する実施形態である。
【００８１】図３６乃至図４４は本発明の第５実施形態
によるダマシン工程による二層の金属配線にホール型キ
ャパシタを形成する製造工程断面図である。第５実施形
態の配線形成方法は、まず、ビアホールを形成し、 後
に、配線溝を形成するデュアルダマシン（ｄｕａｌ ｄ
ａｍａｓｃｅｎｅ）工程である。
【００８２】図３６を参照すると、層間絶縁膜１７０を
形成し、前記層間絶縁膜１７０を選択的にエッチングし
て配線溝１７１を形成する。図示しないが、前記層間絶
縁膜１７０の下部には通常の半導体素子工程が進行され
ている。
【００８３】次に、前記配線溝１７１を充填するバリヤ
金属層１７２及び下部配線導電膜を形成し、化学機械的
研磨によって平坦化して下部配線１７４ａ、１７４ｂを
形成する。前記下部配線は第１下部配線１７４ａと第２
下部配線１７４ｂがある。前記バリヤ金属層１７２はＴ
ａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉ
Ｎ、ＴａＳｉＮの中から選択された少なくもいずれか一
つで形成し、形成方法としては、ＰＶＤ、ＣＶＤ、ＡＬ
Ｄ法の中から選択されたいずれか一つの方法を使用する
ことができる。前記下部配線導電膜はアルミニウムＡ
ｌ、アルミニウム合金Ａｌ−ａｌｌｏｙ、銅Ｃｕ、金Ａ
ｕ、銀Ａｇ、タングステンＷ及びモリブデンＭｏからな
る群で選択された少なくともいずれか一つで形成し、厚
さは１０００Å乃至１００００Åの範囲で形成する。下
部配線導電膜を形成する方法としては、スパッタ法を用
いて膜を形成する方法、リフローする方法、ＣＶＤ法で
形成する方法、電気鍍金法を利用する方法の中から選択
されたいずれか一つを使用することができる。電気鍍金
法を利用する場合には、電解時に電流を流すために、シ
ード層をバリヤ金属層上に形成する必要がある。
【００８４】次に、前記下部配線１７４ａ、１７４ｂを
含む基板の全面に第１エッチング阻止膜１７６、下部絶
縁膜１７８及び第２エッチング阻止膜１８０を形成す
る。
【００８５】前記下部絶縁膜１７８はＳｉＯ2、ＳｉＯ
Ｃ、ＳｉＯＨ、ＳｉＯＣＨまたは誘電率ｋ３．０以下の
低誘電率絶縁膜を使用することができ、形成方法として
は、ＰＥＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＰＣＶＤ、スピン
コーティング方式が使用できる。
【００８６】前記第１エッチング阻止膜１７６及び第２
エッチング阻止膜１８０にはＰＥＣＶＤ法で蒸着される
ＳｉＮ、ＳｉＣまたはＳｉＣＮ膜を使用することがで
き、１００Å乃至１０００Åの範囲の厚さで形成するこ
とができる。
【００８７】図３７を参照すると、前記第２エッチング
阻止膜１８０、下部絶縁膜１７８及び第１エッチング阻
止膜１７６を選択的にエッチングして、前記第２下部配
線１７４ａの表面を露出させる複数の開口部１８２を形
成する。図面には三つの開口部が形成されている。
【００８８】図３８を参照すると、前記開口部１８２を
含む基板の全面に下部電極導電膜１８４、誘電体膜１８
６及び上部電極導電膜１８８を形成する。
【００８９】前記下部電極及び上部電極導電膜１８４、
１８８はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉ
ｒ、Ｗの中から選択された少なくとも一つで形成し、厚
さ３００Å乃至５０００Åの範囲で形成することができ
る。
【００９０】前記誘電体膜１８６はシリコン酸化膜、シ
リコン窒化膜、タンタルＴａ酸化膜、バリウム−ストロ
ンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウ
ムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタ
ンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス
−タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された
少なくとも一つを使用することができる。形成方法とし
ては、ＣＶＤ、ＰＶＤ、ＡＬＤ法の中から選択されたい
ずれか一つの方法を使用することができ、前記誘電体膜
の厚さは１００Å乃至２０００Åの範囲で形成する。
【００９１】図３９を参照すると、前記上部電極導電膜
１８８、誘電体膜１８６及び下部電極導電膜１８４を選
択的にエッチングしてキャパシタパターン１９０を形成
する。
【００９２】前記キャパシタパターン１９０は前記下部
絶縁膜１７８及び露出された第１下部配線１７４ａの表
面に沿って屈曲を有する凹凸構造を有するので、従来よ
り広い有効表面積を有する。すなわち、従来のキャパシ
タに対比して開口部の側面を利用するので、キャパシタ
の容量が増加する。
【００９３】注目する点は、前記キャパシタパターン１
９０は前記上部電極導電膜、誘電体膜及び下部電極導電
膜を同時に乾式エッチングして、垂直なプロファイルを
有してもよいことである。これは、ダマシン工程では、
以後に、上層配線を直接形成せず、絶縁膜を形成するた
めである。
【００９４】図４０を参照すると、前記キャパシタパタ
ーン１９０を含む基板の全面に上部絶縁膜１９２及びハ
ードマスク膜１９４を形成する。
【００９５】図４１を参照すると、前記ハードマスク膜
１９４、上部絶縁膜１９２、第２エッチング阻止膜１８
０、下部絶縁膜１７８及び第１エッチング阻止膜１７６
を選択的にエッチングして、ビア幅Ｄ１を有するビアホ
ール１９６を形成する。
【００９６】図４２を参照すると、前記ハードマスク膜
１９４及び上部絶縁膜１９２を選択的にエッチングし
て、配線幅Ｄ２を有する配線溝１９８を形成し、同時に
前記キャパシタパターン１９０の表面を露出させる開口
部２００を形成する。
【００９７】図４３を参照すると、前記ビアホール１９
６、前記配線溝１９８及び前記開口部２００を十分に充
填するバリヤ金属層２０２及び上部配線導電層を形成
し、ＣＭＰで平坦化してビアプラグ及び第２上部配線２
０４ｂ及び第１上部配線２０４ａを形成する。
【００９８】上述の実施形態では、キャパシタの表面を
露出させる開口部２００を配線溝１９８と同時に形成す
る。これと異なり、図４４に示したように、ビアホール
１９６を形成しつつ、同時にキャパシタの表面を露出す
る開口部２００を形成することもできる。以後に、配線
溝１９８を形成すると、図４２に示したような断面を持
つ結果物となる。
【００９９】（第６実施形態）第６実施形態は、まず配
線溝を形成し、後に、ビアホールを形成するデュアルダ
マシン工程である。
【０１００】図４５及び図４６は本発明の第６実施形態
によるダマシン工程による二層の金属配線及び金属配線
層間の間にホール型キャパシタを形成する製造工程断面
図である。第６実施形態の工程順序は第５実施形態の図
４０の工程まで同一であり、同一の図面符号を使用す
る。
【０１０１】図４６を参照すると、図４０の工程まで進
行した後には、前記ハードマスク膜１９４及び上部絶縁
膜１９２を選択的にエッチングして、前記第２エッチン
グ阻止膜１８０を露出させる配線幅Ｄ２の配線溝２０６
を形成する。同時に、前記キャパシタパターン１９０の
表面を露出させる開口部２００を形成する。
【０１０２】次に、再び図４２を参照すると、ビア幅Ｄ
１を有する感光膜パターンを利用して前記第２エッチン
グ阻止膜１８０、下部絶縁膜１７８及び第１エッチング
阻止膜１７６を選択的にエッチングしてビアホール１９
６を形成する。以後の工程は第５実施形態と同一であ
る。
【０１０３】上述の実施形態では、開口部２００を配線
溝１９８と同時に形成する。これと異なり、図４６に示
したように、まず配線溝２０６のみを形成することもで
きる。以後に、ビアホール１９６を形成し、キャパシタ
パターンの表面を露出する開口部２００を形成すると、
図４２に示したような断面を持つの結果物となる。
【０１０４】（第７実施形態）図４７乃至図５３は本発
明の第７実施形態によるダマシン工程による三層の金属
配線にホール型のキャパシタを形成する製造工程断面図
である。
【０１０５】本発明は三層の金属配線またはそれ以上の
配線の間でもＭＩＭキャパシタを多様に形成することが
できる。多層配線の間でＭＩＭキャパシタを形成する場
合の長所は、制限された面積で高さの増加によるキャパ
シタンスの増加である。
【０１０６】図４７を参照すると、層間絶縁膜２１０を
形成し、前記層間絶縁膜２１０を選択的にエッチングし
て配線溝２１１を形成する。図示しないが、前記層間絶
縁膜２１０の下部には通常の半導体素子工程が進行され
ている。
【０１０７】次に、前記配線溝２１１を充填するバリヤ
金属層２１２及び下部配線導電膜を形成し、ＣＭＰで平
坦化して下部配線２１４ａ、２１４ｂを形成する。前記
下部配線には、第１下部配線２１４ａと第２下部配線２
１４ｂがある。
【０１０８】次に、前記下部配線を含む基板の全面に第
１エッチング阻止膜２１６、下部絶縁膜２１８、第２エ
ッチング阻止膜２２０、上部絶縁膜２２４からなる中間
配線のための絶縁膜２２５を形成し、前記下部絶縁膜及
び上部絶縁膜内に通常のダマシン工程を実施して、ビア
ホール及び配線溝からなるダマシン開口部を形成する。
前記ダマシン開口部にバリヤ金属層２２６及び導電物質
で十分に充電した後に、ＣＭＰで平坦化してビアプラグ
及び中間配線２２８を同時に形成する。
【０１０９】前記結果物に再び第３エッチング阻止膜２
３０、上部−下部絶縁膜２３２、第４エッチング阻止膜
２３４を形成する。
【０１１０】前記下部配線２１４ａ、２１４ｂ導電膜及
び中間配線２２８導電膜はアルミニウムＡｌ、アルミニ
ウム合金Ａｌ−ａｌｌｏｙ、銅Ｃｕ、金Ａｕ、銀Ａｇ、
タングステンＷ及びモリブデンＭｏからなる群で選択さ
れた少なくとも一つで形成することができ、厚さは１０
００Å乃至１００００Åの範囲で形成することができ
る。下部配線及び中間配線を形成する方法としては、ス
パッタリング法で膜を形成し、リフローする方法、ＣＶ
Ｄ法で形成する方法、電気鍍金法を利用する方法の中か
ら選択されたいずれか一つの方法を使用することができ
る。電気鍍金法を利用する場合には、電解時に電流を流
すために、シード層をバリヤ金属層上に形成する必要が
ある。
【０１１１】前記バリヤ金属層２１２、２２６はＴａ、
ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ、Ｔ
ａＳｉＮの中から選択された少なくともいずれか一つで
形成し、形成方法では、ＰＶＤ、ＣＶＤ、ＡＬＤ法の中
から選択されたいずれか一つの方法を使用することがで
きる。
【０１１２】前記絶縁膜２１８、２２４、２３２はＳｉ
Ｏ2、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨまたは誘電率ｋ
３．０以下の低誘電率絶縁膜を使用することができ、形
成方法としては、ＰＥＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＰＣ
ＶＤ、スピンコーティング方式を使用することができ
る。
【０１１３】前記エッチング阻止膜２１６、２２０、２
３０、２３４はＰＥＣＶＤ法で蒸着されるＳｉＮ、Ｓｉ
Ｃ、またはＳｉＣＮ膜が使用され、１００Å乃至１００
０Å範囲の厚さで形成することができる。
【０１１４】図４８を参照すると、前記第４エッチング
阻止膜２３４、前記上部−下部絶縁膜２３２、前記第３
エッチング阻止膜２３０及び前記中間配線のための絶縁
膜２２５を選択的にエッチングして前記第１下部配線２
１４ａの表面を露出させる複数の開口部２３６を形成す
る。図４８では、三つの開口部が図示されている。
【０１１５】図４９を参照すると、前記開口部２３６を
含む基板の全面に下部電極導電膜２３８、誘電体膜２４
０及び上部電極導電膜２４２を形成し、パターニングし
てキャパシタパターン２４４を形成する。前記キャパシ
タパターン２４４は前記下部絶縁膜２３２、前記中間配
線のための絶縁膜２２５及び露出された第１下部配線２
１４ａの表面に沿って屈曲を有する凹凸構造を有するの
で、従来より広い有効表面積を有する。すなわち、従来
のキャパシタに対比して開口部の側面を利用するので、
キャパシタの容量が増加する。
【０１１６】前記キャパシタパターン２４４は前記上部
電極導電膜、誘電体膜及び下部電極導電膜を同時に乾式
エッチングして垂直なプロファイルを有することができ
る。
【０１１７】前記下部電極及び上部電極導電膜２３８、
２４２はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉ
ｒ、Ｗの中から選択された少なくとも一つで形成し、厚
さは３００Å乃至５０００Åの範囲で形成することがで
きる。
【０１１８】前記誘電体膜２４０はシリコン酸化膜、シ
リコン窒化膜、タンタルＴａ酸化膜、バリウム−ストロ
ンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウ
ムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタ
ンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス
−タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された
少なくとも一つで形成することができ、形成方法として
は、ＣＶＤ、ＰＶＤ、ＡＬＤ法の中から選択されたいず
れか一つの方法を使用することができる。前記誘電体膜
の厚さは１００Å乃至２０００Åの範囲で形成すること
ができる。
【０１１９】図５０を参照すると、前記キャパシタパタ
ーン２４４を含む基板の全面に上部絶縁膜２４６及びハ
ードマスク膜２４８を形成する。
【０１２０】図５１を参照すると、前記ハードマスク膜
２４８、前記上部絶縁膜２４６、前記第２エッチング阻
止膜２３４、前記下部絶縁膜２３２及び前記第１エッチ
ング阻止膜２３０を、ビア幅Ｄ１を有する感光膜パター
ンを使用して、選択的にエッチングしてビアホール２５
０を形成する。
【０１２１】図５２を参照すると、前記ハードマスク膜
２４８及び上部絶縁膜２４６を、配線幅Ｄ２を有する感
光膜パターンを使用して、選択的にエッチングして配線
溝２５２を形成する。これと同時に、前記キャパシタタ
パターン２４４の表面を露出させる開口部２５４を形成
する。
【０１２２】図５３を参照すると、前記ビアホール２５
０、前記配線溝２５２及び前記開口部２５４を十分に充
填するバリヤ金属層２５６及び上部配線導電膜を形成
し、ＣＭＰで平坦化して第１上部配線２５８ａを形成
し、同時にビアプラグ及び第２上部配線２５８ｂを形成
する。
【０１２３】上述の実施形態では、キャパシタパターン
の表面を露出する開口部２５４を配線溝２５２と同時に
形成する。これと異なり、図５４に示したように、ビア
ホール２５０を形成し、同時に、キャパシタパターンの
表面を露出する開口部２５４を形成することもできる。
以後に、配線溝２５２を形成すると、図５２に示したよ
うな断面を持つ結果物となる。
【０１２４】（第８実施形態）第８実施形態は配線溝を
まず形成し、後に、ビアホールを形成するデュアルダマ
シン工程である。
【０１２５】図５５及び図５６は本発明の第８実施形態
によるダマシン工程による三層の金属配線にホール型の
キャパシタを形成する製造工程断面図である。第８実施
形態の工程順序は第７実施形態の図５０の工程までは同
一であり、図面符号も同一である。
【０１２６】図５５を参照すると、図５０の工程まで進
行した後には、前記ハードマスク膜２４８及び上部絶縁
膜２４６を、配線幅Ｄ２を有する感光膜パターンを使用
して、選択的にエッチングして前記第２エッチング阻止
膜２３４を露出させる配線溝２５６を形成する。同時
に、キャパシタの表面を露出させる開口部２５４を形成
する。
【０１２７】次に、再び、図５２を参照すると、ビア幅
Ｄ１を有する感光膜パターンを利用して前記第２エッチ
ング阻止膜２３４、下部絶縁膜２３２及び第１エッチン
グ阻止膜２３０を選択的にエッチングしてビアホール２
５０を形成する。以後の工程は第７実施形態と同一であ
る。
【０１２８】上述の実施形態では、キャパシタパターン
の表面を露出する開口部２５４を配線溝２５６と同時に
形成する。これと異なり、図５６に示したように、まず
配線溝２５６のみを形成することもできる。以後に、ビ
アホール２５０を形成し、キャパシタパターンを、表面
を露出する開口部２５４を形成すると、図５２に示した
ような断面を持つ結果物となる。
【０１２９】以上のような本発明は、上述の実施形態及
び添付した図面により限定されず、本発明の技術的思想
を逸脱しない範囲内で、多様な置換、変形及び変更が可
能であることは、本発明が属する技術分野で通常の知識
を持つ者においては自明である。
【０１３０】
【発明の効果】上述の本発明は、従来のＭＩＭキャパシ
タに対比して制限された平面積で、キャパシタの有効表
面積を増加させて静電容量を増加させることができると
いう効果がある。また、本発明は既存の金属配線工程と
自然に整合することができ、特に、ダマシン工程と自然
に整合して形成することができるという長所がある。
【図面の簡単な説明】
【図１】従来の技術によるＭＩＭ型キャパシタを有する
半導体装置の製造方法を示す断面図である。
【図２】従来の技術によるＭＩＭ型キャパシタを有する
半導体装置の製造方法を示す断面図である。
【図３】従来の技術によるＭＩＭ型キャパシタを有する
半導体装置の製造方法を示す断面図である。
【図４】従来の技術によるＭＩＭ型キャパシタを有する
半導体装置の製造方法を示す断面図である。
【図５】従来の技術によるＭＩＭ型キャパシタを有する
半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態によるＭＩＭキャパシタの平
面図である。
【図７】本発明の実施形態によるＭＩＭキャパシタの平
面図である。
【図８】本発明の実施形態によるＭＩＭキャパシタの平
面図である。
【図９】図６のキャパシタをＩ−Ｉ'に沿って切断した
断面図であり、また、図７のキャパシタをII−II'に沿
って切断した断面図である。
【図１０】図８のキャパシタをIII−III'に沿って切断
した断面図である。
【図１１】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１２】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１３】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１４】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１５】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１６】本発明の第１実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１７】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１８】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図１９】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２０】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２１】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２２】本発明の第２実施形態による二層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２３】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２４】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２５】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２６】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２７】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２８】本発明の第３実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図２９】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３０】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３１】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３２】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３３】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３４】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３５】本発明の第４実施形態による三層の金属配線
にホール型のキャパシタを形成する製造工程断面図であ
る。
【図３６】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図３７】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図３８】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図３９】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４０】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４１】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４２】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４３】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４４】本発明の第５実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４５】本発明の第６実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４６】本発明の第６実施形態によるダマシン工程に
よる二層の金属配線にホール型キャパシタを形成する製
造工程断面図である。
【図４７】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図４８】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図４９】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５０】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５１】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５２】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５３】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５４】本発明の第７実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５５】本発明の第８実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【図５６】本発明の第８実施形態によるダマシン工程に
よる三層の金属配線にホール型のキャパシタを形成する
製造工程断面図である。
【符号の説明】
５２ａ，８２ａ，１７４ａ…第１下部配線 ５２ｂ，８２ｂ，１７４ｂ…第２下部配線 ６２，９０，１３０，１５８，１８４，２３８…下部配
線 ６４，９２，１３２，１６０，１８６，２４０…誘電体
膜 ６６，９４，１３４，１６２，１８８，２４２…上部電
極 ７０ａ，１００ａ，２０４ａ…第１上部配線 ７０ｂ，１００ｂ，２０４ｂ…第２上部配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH08 HH09 HH11 HH13 HH14 HH18 HH19 HH20 HH21 HH27 HH30 HH32 HH33 HH34 HH36 JJ01 JJ19 JJ21 JJ27 JJ30 JJ32 JJ33 JJ34 JJ36 KK07 KK08 KK09 KK11 KK13 KK14 KK18 KK19 KK20 KK21 KK27 KK30 KK32 KK33 KK34 KK36 MM01 MM02 MM05 MM12 MM13 NN06 NN07 NN38 PP06 PP14 PP19 QQ08 QQ09 QQ11 QQ25 QQ28 QQ37 QQ48 RR01 RR03 RR04 RR06 RR21 RR23 SS12 SS15 SS22 VV10 XX01 XX03 XX24 XX27 5F038 AC05 AC10 AC15 CA16 EZ11 EZ14 EZ15 EZ20

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された第１下部配線
    と、 前記第１下部配線を有する半導体基板上に形成された金
    属間絶縁膜と、 前記金属間絶縁膜を貫通して前記第１下部配線を露出さ
    せる複数の開口部と、 前記開口部の内側壁、前記露出された第１下部配線の表
    面及び前記開口部の間の前記金属間絶縁膜上にコンフォ
    マルに形成された下部電極と、 前記下部電極上に順次に積層された誘電体膜及び上部電
    極と、 前記上部電極上に配置された第１上部配線とを含み、前
    記第１上部配線は前記上部電極と電気的に接続されるこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記開口部は平面的にはホール型を有す
    ることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記開口部は平面的にはストライプ型を
    有することを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記開口部は平面的にはメッシュ型を有
    することを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 前記第１下部配線と隣接した前記半導体
    基板上に形成された第２下部配線と、 前記第１上部配線と隣接した前記金属間絶縁膜上に形成
    された第２上部配線とをさらに含み、前記第２上部配線
    は前記金属間絶縁膜を貫通するビアホールを通じて前記
    第２下部配線と電気的に接続されることを特徴とする請
    求項１に記載の半導体装置。
  6. 【請求項６】 前記ビアホール内に形成されたビアコン
    タクトプラグをさらに含み、前記第２上部配線は前記ビ
    アコンタクトプラグを通じて前記第２下部配線と電気的
    に接続されることを特徴とする請求項５に記載の半導体
    装置。
  7. 【請求項７】 前記第１下部配線及び前記第１上部配線
    はアルミニウムＡｌ、アルミニウム合金Ａｌ−ａｌｌｏ
    ｙ、銅Ｃｕ、金Ａｕ、銀Ａｇ、タングステンＷ及びモリ
    ブデンＭｏからなる群から選択された少なくともいずれ
    か一つであることを特徴とする請求項１に記載の半導体
    装置。
  8. 【請求項８】 前記金属間絶縁膜はＳｉＯ2、ＳｉＯ
    Ｃ、ＳｉＯＨ、ＳｉＯＣＨ及び低誘電率絶縁膜の一群か
    ら選択された少なくとも一つであることを特徴とする請
    求項１に記載の半導体装置。
  9. 【請求項９】 前記下部電極及び上部電極はＴｉ、Ｔｉ
    Ｎ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉｒ、Ｗの中から選択
    された少なくとも一つであることを特徴とする請求項１
    に記載の半導体装置。
  10. 【請求項１０】 前記誘電体膜はシリコン酸化膜、シリ
    コン窒化膜、タンタルＴａ酸化膜、バリウム−ストロン
    チウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウム
    Ｚｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタン
    Ｐｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−
    タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された少
    なくとも一つであることを特徴とする請求項１に記載の
    半導体装置。
  11. 【請求項１１】 前記金属間絶縁膜は順次に積層された
    複数の金属間絶縁膜で構成されることを特徴とする請求
    項１に記載の半導体装置。
  12. 【請求項１２】 前記第１下部配線と隣接した前記半導
    体基板上に形成された第２下部配線と、 前記第２下部配線と隣接した前記複数の金属間絶縁膜上
    に形成された第２上部配線とをさらに含み、前記第２上
    部配線は前記第２下部配線と電気的に接続されることを
    特徴とする請求項１１に記載の半導体装置。
  13. 【請求項１３】 前記複数の金属間絶縁膜の間に介在さ
    れた少なくとも一つの中間配線をさらに含み、前記第２
    上部配線は前記中間配線を通じて前記第２下部配線と電
    気的に接続されることを特徴とする請求項１２に記載の
    半導体装置。
  14. 【請求項１４】 前記第１下部配線及び前記半導体基板
    の間に介在された層間絶縁膜と、 前記金属間絶縁膜上に形成された上部絶縁膜とをさらに
    含むことを特徴とする請求項１に記載の半導体装置。
  15. 【請求項１５】 前記第１下部配線は前記層間絶縁膜内
    に位置し、前記第１下部配線の上部面は前記層間絶縁膜
    の上部面と同一の高さを有することを特徴とする請求項
    １４に記載の半導体装置。
  16. 【請求項１６】 前記第１上部配線は前記上部絶縁膜内
    に位置し、前記第１上部配線の上部面は前記上部絶縁膜
    の上部面と同一の高さを有することを特徴とする請求項
    １４に記載の半導体装置。
  17. 【請求項１７】 半導体基板上に第１下部配線を形成す
    る段階と、 前記第１下部配線上に金属間絶縁膜を形成する段階と、 前記金属間絶縁膜を貫通して前記第１下部配線を露出さ
    せる複数の開口部を形成する段階と、 前記開口部の内側壁、前記露出された第１下部配線の表
    面及び前記開口部の間の前記金属間絶縁膜上にコンフォ
    マルに下部電極導電膜、誘電体膜及び上部電極導電膜を
    順次に積層する段階と、 前記下部電極導電膜、誘電体膜及び上部電極導電膜をパ
    ターニングしてキャパシタパターンを形成する段階と、 前記キャパシタパターン上に第１上部配線を形成する段
    階とを含むことを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 前記第１下部配線と隣接した前記半導
    体基板上に第２下部配線を形成する段階と、 前記金属間絶縁膜を貫通して前記第１下部配線を露出さ
    せるビアホールを形成する段階と、 前記第１上部配線と隣接した前記金属間絶縁膜上に前記
    ビアホールを通じて前記第２下部配線と電気的に接続さ
    れる第２上部配線を形成する段階とを含むことを特徴と
    する請求項１７に記載の半導体装置の製造方法。
  19. 【請求項１９】 前記ビアホール内に前記第２下部配線
    と第２上部配線を電気的に接続するビアコンタクトプラ
    グを形成する段階をさらに含むことを特徴とする請求項
    １８に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記キャパシタパターンを形成した後
    に、前記ビアホールを形成することを特徴とする請求項
    １８に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記ビアホールを形成した後に、前記
    キャパシタパターンを形成することを特徴とする請求項
    １８に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記ビアコンタクトプラグはタングス
    テンＷで形成することを特徴とする請求項１９に記載の
    半導体装置の製造方法。
  23. 【請求項２３】 前記金属間絶縁膜は複数の金属間絶縁
    膜で形成することを特徴とする請求項１７に記載の半導
    体装置の製造方法。
  24. 【請求項２４】 前記第１下部配線と隣接した前記半導
    体基板上に第２下部配線を形成する段階と、 前記複数の金属間絶縁膜を貫通して前記第２下部配線の
    表面を露出させるビアホールを形成する段階と、 前記第１上部配線と隣接した前記複数の金属間絶縁膜上
    に前記ビアホールを通じて前記第２下部配線と連結され
    る第２上部配線を形成する段階とをさらに含むことを特
    徴とする請求項２３に記載の半導体装置の製造方法。
  25. 【請求項２５】 前記複数の金属間絶縁膜の間に前記第
    ２下部配線と前記第２上部配線を電気的に接続する中間
    配線を形成する段階をさらに含むことを特徴とする請求
    項２４に記載の半導体装置の製造方法。
  26. 【請求項２６】 前記複数の開口部は平面的にはホール
    型で形成することを特徴とする請求項１７に記載の半導
    体装置の製造方法。
  27. 【請求項２７】 前記複数の開口部は平面的にはストラ
    イプ型で形成することを特徴とする請求項１７に記載の
    半導体装置の製造方法。
  28. 【請求項２８】 前記開口部は平面的にはメッシュ型で
    形成することを特徴とする請求項１７に記載の半導体装
    置の製造方法。
  29. 【請求項２９】 前記キャパシタパターンを形成する段
    階は、 前記上部電極導電膜をパターニングする段階と、 前記誘電膜及び下部電極導電膜をパターニングする段階
    とを含むことを特徴とする請求項１７に記載の半導体装
    置の製造方法。
  30. 【請求項３０】 前記第１上部配線及び前記第１下部配
    線は、アルミニウムＡｌ、アルミニウム合金Ａｌ−ａｌ
    ｌｏｙ、銅Ｃｕ、金Ａｕ、銀Ａｇ、タングステンＷ及び
    モリブデンＭｏからなる群から選択された少なくともい
    ずれか一つで形成することを特徴とする請求項１７に記
    載の半導体装置の製造方法。
  31. 【請求項３１】 前記金属間絶縁膜はＳｉＯ2、ＳｉＯ
    Ｃ、ＳｉＯＨ、ＳｉＯＣＨ及び低誘電率絶縁膜の中から
    選択された少なくとも一つで形成することを特徴とする
    請求項１７に記載の半導体装置の製造方法。
  32. 【請求項３２】 前記下部電極及び上部電極はＴｉ、Ｔ
    ｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉｒ、Ｗの中から選
    択された少なくとも一つで形成することを特徴とする請
    求項１７に記載の半導体装置の製造方法。
  33. 【請求項３３】 前記誘電体膜はシリコン酸化膜、シリ
    コン窒化膜、タンタルＴａ酸化膜、バリウム−ストロン
    チウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウム
    Ｚｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタン
    Ｐｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−
    タンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された少
    なくとも一つで形成することを特徴とする請求項１７に
    記載の半導体装置の製造方法。
  34. 【請求項３４】 前記第１下部配線上にエッチング阻止
    膜を形成する段階をさらに含み、前記第１下部電極を露
    出させる開口部を形成する時に、前記エッチング阻止膜
    を除去することを特徴とする請求項１７に記載の半導体
    装置の製造方法。
  35. 【請求項３５】 半導体基板上に層間絶縁膜を形成する
    段階と、 前記層間絶縁膜内に前記層間絶縁膜の上部面と同一の高
    さを有する第１下部配線を形成する段階と、 前記第１下部配線上に金属間絶縁膜を形成する段階と、 前記金属間絶縁膜を貫通して前記第１下部配線を露出さ
    せる複数の開口部を形成する段階と、 前記開口部の内側壁、前記露出された第１下部配線の表
    面及び前記開口部の間の前記金属間絶縁膜上にコンフォ
    マルに下部電極導電膜、誘電体膜及び上部電極導電膜を
    順次に積層する段階と、 前記下部電極導電膜、誘電体膜及び上部電極導電膜をパ
    ターニングしてキャパシタパターンを形成する段階と、 前記キャパシタパターンを含む基板の全面に上部絶縁膜
    を形成する段階と、 前記上部絶縁膜内に前記キャパシタパターンの表面を露
    出させる開口部を形成する段階と、 前記キャパシタパターンの表面を露出させる開口部を導
    電物質で充填して第１上部配線を形成する段階とを含む
    ことを特徴とする半導体装置の製造方法。
  36. 【請求項３６】 前記第１下部配線と隣接した前記層間
    絶縁膜内に第２下部配線を形成する段階と、 前記金属間絶縁膜を貫通して前記第２下部配線を露出さ
    せるビアホールを形成する段階と、 前記上部絶縁膜内に配線溝を形成する段階と、 前記ビアホール及び配線溝を導電物質で充填してビアコ
    ンタクトプラグ及び第２上部配線を形成する段階とをさ
    らに含むことを特徴とする請求項３５に記載の半導体装
    置の製造方法。
  37. 【請求項３７】 前記ビアホールを形成した後に、前記
    配線溝を形成することを特徴とする請求項３６に記載の
    半導体装置の製造方法。
  38. 【請求項３８】 前記配線溝を形成した後に、前記ビア
    ホールを形成することを特徴とする請求項３６に記載の
    半導体装置の製造方法。
  39. 【請求項３９】 前記ビアホールと前記キャパシタパタ
    ーンの表面を露出させる開口部を同時に形成することを
    特徴とする請求項３６に記載の半導体装置の製造方法。
  40. 【請求項４０】 前記配線溝とキャパシタパターンの表
    面を露出させる開口部を同時に形成することを特徴とす
    る請求項３６に記載の半導体装置の製造方法。
  41. 【請求項４１】 前記金属間絶縁膜は順次に積層された
    複数の金属間絶縁膜で形成することを特徴とする請求項
    ３５に記載の半導体装置の製造方法。
  42. 【請求項４２】 前記第１下部配線と隣接した前記層間
    絶縁膜内に第２下部配線を形成する段階と、 前記複数の金属間絶縁膜を貫通して前記第１下部配線の
    表面を露出させるビアホールを形成する段階と、 前記上部絶縁膜の内に配線溝を形成する段階と、 前記ビアホール及び配線溝を導電物質で充填してビアコ
    ンタクトプラグ及び第２上部配線を形成する段階とをさ
    らに含むことを特徴とする請求項４１に記載の半導体装
    置の製造方法。
  43. 【請求項４３】 前記複数の金属間絶縁膜の間に少なく
    とも一つの中間配線及びビアコンタクトプラグを形成す
    る段階をさらに含み、前記第２下部配線と前記第２上部
    配線と電気的に接続されることを特徴とする請求項４２
    に記載の半導体装置の製造方法。
  44. 【請求項４４】 前記多数の開口部は平面的にはホール
    型で形成することを特徴とする請求項３５に記載の半導
    体装置の製造方法。
  45. 【請求項４５】 前記多数の開口部は平面的にはストラ
    イプ型で形成することを特徴とする請求項３５に記載の
    半導体装置の製造方法。
  46. 【請求項４６】 前記多数の開口部は平面的にはメッシ
    ュ型で形成することを特徴とする請求項３５に記載の半
    導体装置の製造方法。
  47. 【請求項４７】 前記キャパシタパターンを形成する段
    階は、 前記上部電極導電膜、誘電体膜、及び下部電極導電膜を
    同時にパターニングすることを特徴とする請求項３５に
    記載の半導体装置。
  48. 【請求項４８】 前記第１上部配線及び第１下部配線は
    アルミニウムＡｌ、アルミニウム合金Ａｌ−ａｌｌｏ
    ｙ、銅Ｃｕ、金Ａｕ、銀Ａｇ、タングステンＷ及びモリ
    ブデンＭｏからなる群から選択された少なくともいずれ
    か一つで形成することを特徴とする請求項３５に記載の
    半導体装置の製造方法。
  49. 【請求項４９】 前記第１上部配線及び第１下部配線の
    形成方法は、スパッタリング法により膜を形成し、リフ
    ローする方法、化学気相蒸着法を利用する方法、電気鍍
    金法を利用する方法の中から選択されたいずれか一つを
    使用することを特徴とする請求項４８に記載の半導体装
    置の製造方法。
  50. 【請求項５０】 前記金属間絶縁膜はＳｉＯ2、ＳｉＯ
    Ｃ、ＳｉＯＨ、ＳｉＯＣＨ及び低誘電率絶縁膜の中から
    選択された少なくとも一つで形成することを特徴とする
    請求項３５に記載の半導体装置の製造方法。
  51. 【請求項５１】 前記下部電極及び上部電極はＴｉ、Ｔ
    ｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｒｕ、Ｉｒ、Ｗの中から選
    択された少なくとも一つで形成することを特徴とする請
    求項３５に記載の半導体装置の製造方法。
  52. 【請求項５２】 前記誘電膜はシリコン酸化膜、シリコ
    ン窒化膜、タンタルＴａ酸化膜、バリウム−ストロンチ
    ウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺ
    ｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタンＰ
    ｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タ
    ンタルＳｒ−Ｂｉ−Ｔａ酸化物の中から選択された少な
    くとも一つで形成することを特徴とする請求項３５に記
    載の半導体装置の製造方法。
  53. 【請求項５３】 前記第１下部配線上にエッチング阻止
    膜を形成する段階をさらに含み、前記第１下部配線を露
    出させる開口部を形成する時に、前記エッチング阻止膜
    が除去されることを特徴とする請求項３５に記載の半導
    体装置の製造方法。
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