JP2008537335A - Mimキャパシタおよびその製造方法 - Google Patents
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Abstract
【解決手段】 MIMキャパシタは、上面および底面を有する誘電体層と、誘電体層のトレンチであって、誘電体層の上面から底面に延在するトレンチと、トレンチの全側壁に形成され、トレンチの底に沿って延在する共形導電ライナーを含むMIMキャパシタの第1の電極であって、トレンチの底は誘電体層の底面と同一平面にある、MIMキャパシタの第1の電極と、共形導電ライナーの上面を覆って形成される絶縁体層と、絶縁体層に物理的に直接接触したコア導電体を有するMIMキャパシタの第2の電極であって、コア導電体は、共形導電ライナーおよび絶縁体層で充填されないトレンチ内のスペースを充填する、MIMキャパシタの第2の電極と、を含む。方法は、ダマシン相互接続配線と同時にMIMキャパシタの部分を形成することを含む。
【選択図】 図5
Description
を含む、構造体を形成する方法である。
Claims (35)
- 半導体基板の上面上の誘電体層であって、上面および底面を有する誘電体層と、
該誘電体層のトレンチであって、前記誘電体層の前記上面から前記底面に延在するトレンチと、
前記トレンチの全側壁に形成され、前記トレンチの底に沿って延在する共形導電ライナーを有するMIMキャパシタの第1の電極であって、前記トレンチの前記底は前記誘電体層の前記底面と同一平面にある、MIMキャパシタの第1の電極と、
前記共形導電ライナーの上面を覆って形成される絶縁体層と、
該絶縁体層に物理的に直接接触したコア導電体を有する前記MIMキャパシタの第2の電極であって、前記コア導電体は、前記共形導電ライナーおよび前記絶縁体層で充填されない前記トレンチ内のスペースを充填する、前記MIMキャパシタの第2の電極と、
を含む構造体。 - 前記誘電体層の下に、前記共形導電ライナーと物理的に直接接触するとともに電気的に接触した導電電極をさらに有し、該導電電極の上面の全部に満たない部分が、前記導電ライナーの底面の全部または全部に満たない部分と同一の広がりを含む、請求項1に記載の構造体。
- 前記誘電体層に形成され、前記誘電体層の前記上面から前記誘電体層の前記低面に延在する導電接点であって、前記導電電極の前記上面の別の全部に満たない部分と物理的に直接接触するとともに、電気的に接触する導電接点をさらに含む、請求項2に記載の構造体。
- 前記誘電体層は、上部誘電体層および下部誘電体層を有し、前記上部誘電体層の底面は、前記下部誘電体層の上面と物理的に直接接触し、前記下部誘電体層の底面は前記誘電体層の前記底面であり、前記上部誘電体層の上面は前記誘電体層の前記上面である、請求項1に記載の構造体。
- 前記誘電体層に形成される追加のトレンチと、
該追加のトレンチの全側壁および底に形成される追加の共形導電ライナーであって、前記追加のトレンチの前記底は、前記誘電体層の前記底面と同一平面である、追加の共形導電ライナーと、
前記追加の共形導電ライナーで充填されない前記追加のトレンチのスペースを充填する追加の導電充填物と、
をさらに含む、請求項1に記載の構造体。 - 前記共形導電ライナーおよび前記追加の導電ライナーは、物理的な同じ層であるが、互いに接続されない、請求項5に記載の構造体。
- 前記共形導電ライナーの部分と前記絶縁体層との間に配置される追加のコア導電体をさらに含む、請求項1に記載の構造体。
- 前記コア導電体および前記追加のコア導電体は同じ材料を有する、請求項7に記載の構造体。
- 前記誘電体層を有する1つまたは複数の誘電性アイランドをさらに含み、該1つまたは複数の誘電性アイランドは、前記誘電体層の前記底面から前記誘電体層の前記上面に向かって第1の距離分延び、前記第1の距離は、前記誘電体層の前記上面と前記底面との間の第2の距離よりも短い、請求項1に記載の構造体。
- 前記共形導電ライナーおよび前記絶縁体層は、前記誘電体層の前記底面と同一平面にある前記誘電性アイランドの底面を除き、前記1つまたは複数の誘電性アイランドの全表面を覆う、請求項9に記載の構造体。
- 前記共形導電ライナーの部分と前記絶縁体層との間および前記1つまたは複数の誘電性アイランド間に配置される追加のコア導電体をさらに含み、該追加のコア導電体の上面は、前記誘電性アイランドの上面よりも前記誘電体層の前記底面に近い、請求項10に記載の構造体。
- 前記絶縁体層は、前記追加のコア導電体の前記上面も覆う、請求項11に記載の構造体。
- 前記誘電体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、NBLoK、低K誘電体、水素シルセスキオキサンポリマ、メチルシルセスキオキサンポリマ、ポリフィニレンオリゴマ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記共形導電ライナーは、Ta、TaN、Ti、TiN、TiSiN、W、およびこれらの組み合わせからなる群から選択される材料を含み、
前記コア導電体は、Cu、Al、AlCu、またはWからなる群から選択される、請求項1に記載の構造体。 - 前記絶縁体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、NBLoK、高K誘電体材料、酸化金属、Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3、金属ケイ酸塩、HfSixOy、HfSixOyNz、およびこれらの組み合わせからなる群から選択される材料を含む、請求項1に記載の構造体。
- 前記コア導電体は、前記誘電体層の前記上面よりも下に窪む、請求項1に記載の構造体。
- 半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層にトレンチを形成することと、
前記トレンチの全側壁および前記トレンチの底に沿って延在する共形導電ライナーを形成することと、
前記トレンチに第1のコア導電体を充填することと、
前記第1のコア導電体のすべてまたは一部を前記トレンチから除去することと、
該除去することにより前記トレンチから除去されないいずれの第1のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第1のコア導電体、および前記絶縁体層で充填されていない前記トレンチのスペースを第2のコア導電体で充填することと、
を含む、構造体を形成する方法。 - 前記絶縁体層は、前記除去することにより前記トレンチから除去されない第1のコア導電体のいずれの露出表面もすべて覆う、請求項16に記載の方法。
- 前記第1のコア導電体のすべてまたは前記部分を除去することは前記第1のコア導電体をウェットエッチングすることを含む、請求項16に記載の方法。
- 化学機械研磨を実行することであって、それにより、前記第2のコア導電体の上面を前記誘電体層の上面と同一平面にする、前記化学機械研磨を実行することをさらに含む、請求項16に記載の方法。
- 前記トレンチ内の前記誘電体層から1つまたは複数の誘電性アイランドを形成することをさらに含み、前記1つまたは複数の誘電性アイランドは、前記トレンチの前記底から前記誘電体層の前記上面に向かって、前記トレンチの前記底と前記誘電体層の前記上面との間の全距離に満たない距離分延びる、請求項16に記載の方法。
- 前記共形導電ライナーがまず、前記1つまたは複数の誘電性アイランドの露出したすべての表面に形成され、次に、前記絶縁体層が前記共形導電ライナー上に形成される、請求項20に記載の方法。
- 前記絶縁体層は、前記除去することにより前記トレンチから除去されない第1のコア導電体のいずれの露出表面もすべて覆う、請求項20に記載の方法。
- 前記除去することにより前記トレンチから除去されないいかなるコア導電体の上面も、前記誘電性アイランドの上面よりも前記誘電体層の前記底面に近い、請求項22に記載の方法。
- 前記誘電体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、NBLoK、低K誘電体、水素シルセスキオキサンポリマ、メチルシルセスキオキサンポリマ、ポリフィニレンオリゴマ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記共形導電ライナーは、Ta、TaN、Ti、TiN、TiSiN、W、およびこれらの組み合わせからなる群から選択される材料を含み、
前記コア導電体は、Cu、Al、AlCu、またはWからなる群から選択される、請求項16に記載の方法。 - 前記絶縁体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、NBLoK、高K誘電体材料、酸化金属、Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3、金属ケイ酸塩、HfSixOy、HfSixOyNz、およびこれらの組み合わせからなる群から選択される材料を含む、請求項16に記載の方法。
- 前記コア導電体を前記誘電体層の前記上面よりも下に窪ませることをさらに含む、請求項16に記載の方法。
- 前記第1のコア導電体および前記第2のコア導電体は同じ材料である、請求項16に記載の方法。
- 半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層に第1のトレンチおよび第2のトレンチを形成することと、
前記第1のトレンチおよび前記第2のトレンチの全側壁および前記第1のトレンチおよび前記第2のトレンチの底に沿って延在する共形導電ライナーを形成することと、
前記第1および第2のトレンチに第1のコア導電体を充填することと、
前記第1のコア導電体のすべてまたは一部を前記第2のトレンチから除去し、前記第1のトレンチからは除去しないことと、
該除去することにより前記第2のトレンチから除去されないいずれの第1のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第1のコア導電体、および前記絶縁体層で充填されていない前記第2のトレンチのスペースを第2のコア導電体で充填することと、
を含む、構造体を形成する方法。 - 前記絶縁体層は、前記除去することにより前記第2のトレンチから除去されない第1のコア導電体のいずれの露出表面もすべて覆う、請求項28に記載の方法。
- 前記共形導電ライナーを形成することの前に、1つまたは複数の誘電アイランドを前記第2のトレンチ内で前記誘電体層から形成することをさらに含み、前記1つまたは複数の誘電性アイランドは、前記第2のトレンチの前記底から前記誘電体層の前記上面に向かって、前記第2のトレンチの前記底と前記誘電体層の前記上面との間の全距離に満たない距離分延びる、請求項28に記載の方法。
- 前記第2のコア導電体を前記誘電体の前記正面よりも下に窪ませることをさらに含む、請求項30に記載の方法。
- 半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層に第1のトレンチを形成することであって、前記第1のトレンチは、前記誘電体層の上面から底面に延在する、前記第1のトレンチを形成することと、
前記誘電体層に第2のトレンチを形成することであって、前記第2のトレンチは前記第1のトレンチに重なり、前記誘電体層の上面から、前記誘電体層の前記上面と前記底面との距離に満たない距離分延びる、前記第2のトレンチを形成することと、
前記第1のトレンチおよび前記第2のトレンチの全側壁および前記第1のトレンチおよび前記第2のトレンチの底に沿って延在する共形導電ライナーを形成することと、
前記第1および第2のトレンチに第1のコア導電体を充填することと、
前記第1のコア導電体のすべてまたは一部を前記第1および第2のトレンチから除去することと、
該除去することにより前記第1および第2のトレンチから除去されないいずれの第1のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第1のコア導電体、および前記絶縁体層で充填されていない前記第1および第2のトレンチのスペースを第2のコア導電体で充填することと、
を含む、構造体を形成する方法。 - 前記絶縁体層は、前記除去することにより前記第1および第2のトレンチから除去されない第1のコア導電体のいずれの露出表面もすべて覆う、請求項32に記載の方法。
- 前記第1のトレンチを形成することと同時に、前記誘電体層に1つまたは複数の追加のトレンチを形成することであって、前記追加のトレンチは、前記誘電体層の前記上面から前記誘電体層の前記底面に延在する、前記追加のトレンチを形成することと、
前記除去することと同時に、前記1つまたは複数の追加のトレンチから前記第1のコア導電体のすべてまたは一部を除去することと、
をさらに含み、
前記第2のトレンチは、前記1つまたは複数の追加のトレンチのそれぞれにさらに重なる、請求項32に記載の方法。 - 前記第2のコア導電体を前記誘電体層の前記上面よりも下に窪ませることをさらに含む、請求項34に記載の方法。
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