CN101160655B - Mim电容器及其制造方法 - Google Patents

Mim电容器及其制造方法 Download PDF

Info

Publication number
CN101160655B
CN101160655B CN200680012051.XA CN200680012051A CN101160655B CN 101160655 B CN101160655 B CN 101160655B CN 200680012051 A CN200680012051 A CN 200680012051A CN 101160655 B CN101160655 B CN 101160655B
Authority
CN
China
Prior art keywords
dielectric layer
top surface
core conductor
groove
conductive liner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200680012051.XA
Other languages
English (en)
Other versions
CN101160655A (zh
Inventor
C·杨
L·A·克莱文格
T·J·达尔顿
L·C·苏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101160655A publication Critical patent/CN101160655A/zh
Application granted granted Critical
Publication of CN101160655B publication Critical patent/CN101160655B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种镶嵌MIM电容器以及制造所述MIM电容器的方法。所述MIM电容器包括具有顶和底表面的介质层；所述介质层中的沟槽，所述沟槽从所述顶表面延伸到所述介质层的所述底表面；包括沿所述沟槽的底延伸并在所有侧壁上形成的保形导电衬里的MIM电容器的第一板，所述沟槽的所述底与所述介质层的所述底表面共面；在所述保形导电衬里的顶表面之上形成的绝缘层；以及包括与所述绝缘层直接物理接触的芯导体的MIM电容器的第二板，所述芯导体填充所述沟槽中未被所述保形导电衬里和所述绝缘层填充的空间。所述方法包括与镶嵌互连布线同时地形成所述MIM电容器的各部分。

Description

MIM电容器及其制造方法
技术领域
本发明涉及集成电路和集成电路制造领域，更具体而言，涉及金属-绝缘体-金属电容器以及一种制造金属-绝缘体-金属电容器的方法。
背景技术
就应用而言，金属-绝缘体-金属电容器(MIM或MIM帽)被集成到各种集成电路例如模拟-逻辑、模拟-数字、混合信号以及射频电路中。将MIM集成到集成电路中的现有方法需要集成电路的所有其它元件所需要的步骤之外的多个附加的光刻工序和蚀刻步骤，从而大量增加了制造并入有MIM的集成电路的成本和时间。
因此，需要一种用于制造利用MIM的集成电路的简单并且廉价的集成方案。
发明内容
本发明利用镶嵌和双镶嵌技术在集成电路的布线层中制造MIM。通过向双镶嵌工艺增加多个步骤与常规镶嵌和双镶嵌布线和过孔同时地制造MIM。
本发明的第一方面是一种结构，包括：在半导体衬底的顶表面上的介质层，所述介质层具有顶表面和底表面；从所述顶表面延伸到所述介质层的所述底表面的沟槽；包括沿所述沟槽的底延伸并在所有侧壁上形成的保形导电衬里的MIM电容器的第一板，所述沟槽的所述底与所述介质层的所述底表面共面；在所述保形导电衬里的顶表面之上形成的绝缘层；以及包括与所述绝缘层直接物理接触的芯导体的MIM电容器的第二板，所述芯导体填充未被所述保形导电衬里和所述绝缘层填充的所述沟槽中的空间。
本发明的第二方面是一种形成一种结构的方法，包括：提供半导体衬底；在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；在所述介质层中形成沟槽；在所有侧壁上形成保形导电衬里并且沿所述沟槽的底延伸；使用第一芯导体填充所述沟槽；从所述沟槽去除所述第一芯导体的全部或一部分；在未被所述去除从所述沟槽去除的任何第一芯导体所没有覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上形成绝缘层；以及使用第二芯导体填充未被所述保形导电衬里、任何剩余的第一芯导体以及所述绝缘层填充的所述沟槽中的空间。
本发明的第三方面是一种形成一种结构的方法，包括：提供半导体衬底；在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；在所述介质层中形成第一沟槽和第二沟槽；在所有侧壁上形成保形导电衬里并且沿所述第一和所述第二沟槽的底延伸；使用第一芯导体填充所述第一和所述第二沟槽；从所述第二沟槽而不是所述第一沟槽去除所述第一芯导体的全部或一部分；在未被所述去除从所述沟槽去除的任何第一芯导体所未覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上形成绝缘层；以及使用第二芯导体填充未被所述保形导电衬里、任何剩余的第一芯导体以及所述绝缘层填充的所述第二沟槽中的空间。
本发明的第四方面是一种形成一种结构的方法，包括：提供半导体衬底；在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；在所述介质层中形成第一沟槽；所述第一沟槽从顶表面延伸到所述介质层的底表面；在所述介质层中形成第二沟槽；所述第二沟槽重叠所述第一沟槽，所述第二沟槽从顶表面到所述介质层中延伸小于所述介质层的所述顶表面与所述底表面之间的距离的距离。在所有侧壁上形成保形导电衬里并且沿所述第一和所述第二沟槽的底延伸；使用第一芯导体填充所述第一和所述第二沟槽；从所述第一沟槽和所述第二沟槽去除所述第一芯导体的全部或一部分；在未被所述去除从所述第一和所述第二沟槽去除的任何第一芯导体所未覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上形成绝缘层；以及使用第二芯导体填充未被所述保形导电衬里、任何剩余的第一芯导体以及所述绝缘层填充的所述第一和第二沟槽中的空间。
附图说明
在所附权利要求中阐述了本发明的特征。然而，通过参考示例性实施例的下列详细的说明并结合附图阅读时，将最好地理解本发明，其中：
图1A至1E是示例了用于制造根据本发明的各种实施例的MIM电容器器件的常规步骤的截面图；
图2A至2D是示例了用于制造根据本发明的第一和第二实施例的MIM电容器器件的步骤的截面图；
图2E是示例了用于制造根据本发明的第三和第四实施例的MIM电容器器件的步骤的截面图；
图3A至3D是示例了用于制造根据本发明的第五和第六实施例的MIM电容器器件的步骤的截面图；
图3E是示例了用于制造根据本发明的第七和第八实施例的MIM电容器器件的步骤的截面图；
图4是根据本发明的第一、第三、第五和第七实施例的MIM电容器的顶视图；以及
图5是根据本发明的第二、第四、第六和第八实施例的MIM电容器的顶视图。
具体实施方式
镶嵌工艺为这样的工艺：其中在介质层中形成布线沟槽或过孔开口，在足够厚度的介质的顶表面上淀积导体以填充沟槽并进行化学机械抛光(CMP)去除多余的导体从而使导体的表面与介质层的表面共面以形成镶嵌布线(或镶嵌过孔)。
双镶嵌工艺是这样的工艺：其中形成过孔开口通过介质层的整个厚度，随后在任何给定的截面视图中形成通过介质层的一部分的沟槽。所有的过孔开口与之上的一体的布线沟槽相交并与之下的布线沟槽相交，但不是所有的沟槽需要与过孔开口相交。在足够厚度的介质的顶表面上淀积导体以填充沟槽与过孔开口并进行CMP工艺以使沟槽中导体的表面与介质层的表面共面以形成具有一体的双镶嵌过孔的双镶嵌布线和多个双镶嵌布线。虽然当从上看时过孔通常具有方形的截面，但是过孔可以被拉长以当从上看时具有矩形的截面，此时称为过孔条(bar)。因此，应试将具有方形截面的过孔考虑为过孔条的特例。
除非另有说明，由通过涂敷光致抗蚀剂层、使用掩模将光致抗蚀剂层暴露到电磁辐照、显影曝光的光致抗蚀剂层中的图形以及使用湿法或干法蚀刻来蚀刻暴露的层的区域的常规光刻工序形成在本发明的各种层中形成的沟槽、过孔开口以及其它开口或图形。干法蚀刻的实例为反应离子蚀刻(RIE)。
图1A至1E是示例了用于制造根据本发明的各种实施例的MIM电容器器件的常规步骤的截面图。在图1中，提供了具有顶表面105的半导体衬底100。半导体衬底包括有源器件例如晶体管和二极管以及无源器件例如电阻器和一个或多个用于将有源和无源器件互连到集成电路中的布线层。在衬底100的顶表面105上形成层间介质层110。在介质层110中形成导体115A和115B。导体115A和115B的分别的顶表面120A和120B与介质层110的顶表面125共面。在本实例中，导体115A和115B为镶嵌导体。在一个实例中，导体115A和115B包括铜并且介质层为硅基介质。
在图1B中，在导体115A和115B分别的顶表面120A和120B上以及介质层110的顶表面125上形成介质层130。在介质层130的顶表面135上形成层间介质层140。例如，介质层130包括二氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、硅氧氮化物(SiON)、硅氧碳化物(SiOC)、氢掺杂的硅石玻璃(SiCOH)、等离子体增强硅氮化物(PSiNx)或NBLok(SiC(N，H))。例如，介质层130具有在约5nm与约100nm之间的厚度。在一个实例中，介质层140为低K(介电常数)材料，其实例包括但不限于氢倍半硅氧烷(silsesquioxane)聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)和聚亚苯基低聚物(Six(CH3)y)。低K介质材料具有约4或更小的相对介电常数。在第二实例中，介质层140包括SiO2。例如，介质层140可以具有在约50nm与约1,000nm之间的厚度。
在图1C中，在介质层140的第一区域145A中形成沟槽150A和过孔开口155A。在介质层140的第二区域160A中形成沟槽165A和单过孔条开口170A。在介质层140的第三区域145B中形成沟槽150B和过孔开口155B。在介质层140的第四区域160B中形成沟槽165B和多个过孔条开口170B。虽然在图1C中示例了三个过孔条开口170B，但是可以存在具有过孔条开口的最小数目为二的任何数目的过孔条开口。过孔开口155A和过孔条开口170A延伸到导体115A并且过孔开口155B和过孔条开口170B向下延伸到导体115B。
在图1D中，在沟槽150A、165A、150B和165B(参见图1C)、过孔开口155A和155B(参见图1C)以及过孔条开口170A和170B(参见图1C)的侧壁上形成保形导体衬里175。衬里175与导体115A和115B直接电接触。然后，使用芯导体180填充沟槽150A、165A、150B和165B(参见图1C)、过孔开口155A和155B(参见图1C)以及过孔条开口170A和170B(参见图1C)。衬里175可以作为铜扩散阻挡层。在一个实例中，衬里175包括Ta、TaN、Ti、TiN、TiSiN、W、Ru或其组合。在一个实例中，衬里175具有约5nm与约100nm之间的厚度。在一个实例中，芯导体180为Cu、Al、AlCu或W。
用于填充区域145A、145B、160A和160B的方法为镶嵌工艺。淀积衬里材料的保形层，形成芯材料的层(在铜的芯导体180的实例中，蒸发或淀积薄铜层然后电镀敷铜的厚层)，然后通过CMP将介质层140、衬里175和芯导体180平坦化到公共表面182。在区域145A、145B、160A和160B中所使用的方法和形成的结构与用于形成用于从衬底100中所包含的器件形成电路的介质层140的其它区域(未示出)中的常规布线、过孔和过孔条所使用的方法和形成的结构相同。
在图1E中，形成并且构图硬掩模层185以暴露在区域160A和160B中的芯导体180，而不暴露介质层140的其它区域中的芯导体180，所述其它区域包括在其中上文所述的常规布线被同时形成的那些区域。硬掩模层185包括介质材料，例如二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物或NBLok。介质层185可以具有例如约5nm与约100nm之间的厚度。对于硬掩模层185可以包括金属。
图2A至2D是示例了用于制造根据本发明的第一和第二实施例的MIM电容器器件的步骤的截面图。在图2A至2D中，在区域160A中将形成根据本发明的第一实施例的MIM电容器以及在区域160B中将形成根据本发明的第二实施例的MIM电容器。在图2A中，从区域160A和160B(参见图1E)去除所有的芯导体180。在一个实例中，包括HNO3、HCl、H2SO4、HF或其组合的蚀刻剂用于湿法蚀刻芯导体。
在图2B中，匀厚淀积介质层190并且应该特别地注意到介质层覆盖在区域160A和160B中的衬里175的所有表面。在一个实例中，介质层190包括二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物、NBLok、其实例包括但不限于金属氧化物例如Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3或金属硅酸盐例如HfSixOy或HfSixOyNz或者其组合的高K(介电常数)材料。高K介质材料具10以上的相对介电常数。在一个实例中，介质层190具有约2nm与100nm之间的厚度。
在图2C中，在介质层190之上形成芯导体195。在一个实例中，芯导体为在介质层190之上蒸发或淀积薄层的铜随后通过电镀敷较厚层的铜而形成的铜。在第二实例中，芯导体195是通过物理气相淀积(PVD)、化学气相淀积(CVD)或无电镀敷形成的铜或其它金属。在第三实例中，导体190与用于形成用于从在衬底100中所包含的器件形成电路的常规布线、过孔和过孔条的材料中的一种或所有相同。芯导体195足够厚以完全填充区域160A和160B。
在图2D中，使用CMP工艺去除所有过量的芯导体195、介质层190和介质层185(参见图2C)并且与介质层140形成常规刨磨(planer)表面183。
在图2D中，第一器件200A包括MIM电容器205A、接触210A和导体115A。MIM电容器205A的第一板包括芯导体195。MIM电容器205A的绝缘体包括介质层190。MIM电容器205A的第二板包括导电衬里175。MIM电容器205A的第二板间的电连接为通过导体115A的过孔接触210A。应该注意，接触210A和210B与在介质层140中形成作为集成芯片的互连布线的双镶嵌布线相同。
第二器件200B包括MIM电容器205B、接触210B和导体115B。MIM电容器205B的第一板包括芯导体195。MIM电容器205B的绝缘体包括介质层190。MIM电容器205B的第二板包括导电衬里175。MIM电容器205B的第二板间的电连接为通过导体115B的过孔接触210B。
MIM电容器205A与MIM电容器205B之间的基本的差别为由于在接触导体115B的结构的下部中使用褶皱(crenulation)215，所以MIM电容器205B具有更大的介质面积。
图2E为示例了用于制造根据本发明的第三和第四实施例的MIM电容器器件的步骤的截面图。在图2E中，第一器件200C包括MIM电容器205C、接触210C和导体115A。MIM电容器205C的第一板包括芯导体195。第二器件200D包括MIM电容器205D、接触210D和导体115B。MIM电容器205D的第二板包括导电衬里175。
在图2E中，进行可选的凹入工艺以将芯导体180和195凹入到表面183之下。这减少了导电衬里175与芯层导体195之间短路的可能性。在一个实例中，凹入工艺为使用包括HNO3、HCl、H2SO4、HF或其组合的蚀刻剂的湿法蚀刻。在第二实例中，调整用于产生图2D的结构的CMP工艺以在MIM电容器205C和205D的至少芯导体195中产生凹陷(dishing)。凹陷是CMP的现象，其中大的特征不直平地抛光，而是感觉类似于限定凸和凹的光学镜头般地凸和凹地弯曲。在一个实例中，凹入低于顶表面183约1nm与约100nm之间。
图3A至3D是示例了用于制造根据本发明的第五和第六实施例的MIM电容器器件的步骤的截面图。在图3A至3D中，在区域160A中将形成根据本发明的第五实施例的MIM电容器并且在区域160B中将形成根据本发明的第六实施例的MIM电容器。图3A至3D与图2A至2D相似，因此在下文将仅仅描述其差别。
在图3A中，从区域160A和160B(参见图1E)去除芯导体180的最上部分。在一个实例中，使用包括HNO3、HCl、H2SO4、HF或其组合的蚀刻剂湿法蚀刻芯导体。因此，在区域160A和160B中的一些芯导体195保持与衬里175直接并物理接触。
在图3B中，介质层190与区域160A和160B中的导体180的剩余的部分接触。
在图3D中，第一器件220A包括MIM电容器225A、接触230A和导体115A。MIM电容器225A的第一板包括芯导体195。MIM电容器225A的绝缘体包括介质层190。MIM电容器225A的第二板的第一部分包括导电衬里175。剩余导体180构成MIM电容器225A的第二板的第二部分。MIM电容器225A的第二板间的电连接为通过导体115A的过孔接触230A。
第二器件220B包括MIM电容器225B、接触230B和导体115B。MIM电容器225B的第二板的第一部分包括导电衬里175。剩余导体180构成MIM电容器225B的第二板的第二部分。MIM电容器225B的绝缘体包括介质层190。MIM电容器225B的第一板包括芯导体195。MIM电容器225B的第二板间的电连接为通过导体115B的过孔230B。
应该注意，接触230A和230B与在介质层140中形成作为集成芯片的互连布线的双镶嵌布线相同。
图3E是示例了用于制造根据本发明的第七和第八实施例的MIM电容器件的步骤的截面图。在图3E中，第一器件220C包括MIM电容器、接触230C和导体115A。MIM电容器225C的第一板包括芯导体195。MIM电容器225C的绝缘体包括介质层190。MIM电容器225C的第二板的第一部分包括导电衬里175。剩余导体180构成MIM电容器225C的第二板的第二部分。
第二器件220D包括MIM电容器225B、接触230D和导体115B。MIM电容器225D的第一板包括芯导体195。MIM电容器225D的绝缘体包括介质层190。MIM电容器225D的第二板的第一部分包括导电衬里175。剩余导体180构成MIM电容器225D的第二板的第二部分。MIM电容器225D的第二板间的电连接为通过导体115B的过孔接触230D。
在图3E中，参考图2E如上文所述进行可选的凹入工艺以凹入芯导体180和195低于表面183。在一个实例中，该凹入低于顶表面183约1nm与约100nm之间。
图4是示例了根据本发明的第一、第三、第五和第七实施例的MIM电容器的顶视图。在图4中，导体115A在接触210A/230A之下并且完全在MIM电容器205A/225A之下延伸以提供到由衬里175形成的电容器的第二板的电连接。在图4中，重短划线235A限定用于导体115A的可选的形状，示例了导体115A仅仅需要接触导电衬里175的一部分。
图5是根据本发明的第二、第四、第六和第八实施例的电容器的顶视图。在图5中，导体115A在接触210B/230B之下并在MIM电容器205B/225B之下延伸，提供到由衬里175和导体180形成的电容器的第二板的电连接。在图5中，重短划线235B限定用于导体115B的可选的形状，示例了导体115B仅仅需要接触导电衬里的一部分。
虽然图5示例了褶皱215作为行过孔条，但是可以使用方形过孔的行、圆形过孔的行、方形过孔的阵列和圆形过孔的阵列、过孔条阵列、具有其它几何形状的其它过孔的行与阵列及其组合来取代褶皱215。
因此，本发明提供了一种用于制造利用MIM的集成电路的简单且廉价的集成方案。
以上给出了本发明的实施例的说明用于理解本发明。应该理解，本发明不局限于在此描述的具体实施例，现在能够做出的各种修改、重组和替代将对于本领域的技术人员显而易见而不背离本发明的范围。所以，旨在下列权利要求覆盖落入本发明的真实精神和范围内的所有这样的修改与改变。

Claims (35)

1.一种结构，包括：
介质层，在半导体衬底的顶表面上，所述介质层具有顶表面和底表面；
沟槽，在所述介质层中，所述沟槽从所述顶表面延伸到所述介质层的所述底表面；
MIM电容器的第一板，所述MIM电容器的第一板的第一部分包括沿所述沟槽的底延伸并在所有侧壁上形成的保形导电衬里，所述MIM电容器的第一板的第二部分包括填充所述沟槽的下部的第一芯导体，所述沟槽的所述底与所述介质层的所述底表面共面；
绝缘层，形成在所述第一芯导体所未覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上和所述第一芯导体的顶表面上；以及
MIM电容器的第二板，其包括与所述绝缘层直接物理接触的第二芯导体，所述第二芯导体填充所述沟槽中未被所述保形导电衬里、所述第一芯导体和所述绝缘层填充的空间。
2.根据权利要求1的结构，还包括：
导电板，其在所述介质层之下并与所述保形导电衬里直接物理和电接触，所述导电板的顶表面的一部分与所述导电衬里的底表面的整体或一部分共同延伸。
3.根据权利要求2的结构，还包括：
导电接触，其形成在所述介质层中并且从所述介质层的所述顶表面延伸到所述介质层的所述底表面，所述导电接触与所述导电板的所述顶表面的另一部分直接物理和电接触。
4.根据权利要求1的结构，其中所述介质层包括上介质层和下介质层，所述上介质层的底表面与所述下介质层的顶表面直接物理接触，所述下介质层的底表面为所述介质层的所述底表面以及所述上介质层的顶表面为所述介质层的所述顶表面。
5.根据权利要求1的结构，还包括：
附加的沟槽，其形成在所述介质层中；
附加的保形导电衬里，其形成在所述附加的沟槽的所有侧壁和底上，所述附加的沟槽的所述底与所述介质层的所述底表面共面；
附加的导电填充，所述附加的导电填充填充所述附加的沟槽中未被所述附加的保形导电衬里填充的空间。
6.根据权利要求5的结构，其中所述保形导电衬里和所述附加的导电衬里物理上为相同的层但是没有连接到彼此。
7.根据权利要求1的结构，其中所述第一芯导体和所述第二芯导体包括相同的材料。
8.根据权利要求1的结构，还包括：
一个或多个介质岛，其包括所述介质层，所述一个或多个介质岛从所述介质层的所述底表面向所述介质层的所述顶表面延伸第一距离，所述第一距离小于所述介质层的所述顶表面与底表面之间的第二距离。
9.根据权利要求8的结构，其中所述保形导电衬里覆盖所述一个或多个介质岛的所有表面但除了与所述介质层的所述底表面共面的所述介质岛的底表面之外。
10.根据权利要求9的结构，其中：
所述第一芯导体被设置在所述一个或多个介质岛之间，所述第一芯导体的顶表面比所述介质岛的顶表面更接近所述介质层的所述底表面，所述绝缘层覆盖未被所述第一芯导体覆盖的所述导电衬里的表面和所述第一芯导体的顶表面。
11.根据权利要求1的结构，其中：
所述介质层的材料选自二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物、碳氮化硅、低K介质或其组合；
所述保形导电衬里的材料选自Ta、TaN、Ti、TiN、TiSiN、W或其组合；以及
所述芯导体的材料选自Cu、Al、AlCu或W。
12.根据权利要求11的结构，其中所述低K介质包括氢倍半硅氧烷聚合物、甲基倍半硅氧烷聚合物或聚亚苯基低聚物。
13.根据权利要求1的结构，其中所述绝缘层的材料选自二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物、碳氮化硅、高K材料或其组合。
14.根据权利要求13的结构，其中所述高K材料包括金属氧化物或金属硅酸盐。
15.根据权利要求14的结构，其中所述金属氧化物包括Ta2O5、BaTiO3、HfO2、ZrO2或A12O3，所述金属硅酸盐包括HfSixOy或HfSixOyNz。
16.根据权利要求1的结构，其中：
凹入所述第二芯导体的整个顶表面低于所述介质层的所述顶表面。
17.一种形成一种结构的方法，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；
在所述介质层中形成沟槽，所述沟槽从所述介质层的所述顶表面延伸到所述底表面；
在所有侧壁上形成保形导电衬里并且沿所述沟槽的底延伸，其中所述保形导电衬里构成MIM电容器的第一板的第一部分；
使用第一芯导体填充所述沟槽；
从所述沟槽去除所述第一芯导体的上部，以使剩余的第一芯导体的整个顶表面凹陷低于所述介质层的所述顶表面，并且所述剩余的第一芯导体构成所述MIM电容器的第一板的第二部分；
在所述剩余的第一芯导体所没有覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上和所述剩余的第一芯导体的顶表面上形成绝缘层；以及
使用第二芯导体填充未被所述保形导电衬里、所述剩余的第一芯导体以及所述绝缘层填充的所述沟槽中的空间，所述第二芯导体直接物理接触所述绝缘层，并且所述第二芯导体构成所述MIM电容器的第二板。
18.根据权利要求17的方法，其中所述去除所述第一芯导体的上部包括湿法蚀刻所述第一芯导体。
19.根据权利要求17的方法，还包括：
进行化学机械抛光以共平坦化所述第二芯导体的顶表面与所述介质层的顶表面。
20.根据权利要求17的方法，还包括：
在所述沟槽中从所述介质层形成一个或多个介质岛，所述一个或多个介质岛从所述沟槽的所述底向所述介质层的所述顶表面延伸小于所述沟槽的所述底与所述介质层的所述顶表面之间的总距离。
21.根据权利要求20的方法，其中在所述一个或多个介质岛的所有暴露的表面上首先形成所述保形导电衬里，然后在所述保形导电衬里上形成所述绝缘层。
22.根据权利要求21的方法，其中所述剩余的第一芯导体的所述顶表面比所述介质岛的顶表面相对于所述介质层的所述底表面更接近所述介质层的所述底表面。
23.根据权利要求17的方法，其中：
所述介质层的材料选自二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物、碳氮化硅、低K介质或其组合；
所述保形导电衬里的材料选自Ta、TaN、Ti、TiN、TiSiN、W或其组合；以及
所述芯导体的材料选自Cu、Al、AlCu或W。
24.根据权利要求23的方法，其中所述低K介质包括氢倍半硅氧烷聚合物、甲基倍半硅氧烷聚合物或聚亚苯基低聚物。
25.根据权利要求17的方法，其中所述绝缘层的材料选自二氧化硅、氮化硅、碳化硅、硅氧氮化物、硅氧碳化物、氢掺杂的硅石玻璃、等离子体增强硅氮化物、碳氮化硅、高K材料或其组合。
26.根据权利要求25的方法，其中所述高K材料包括金属氧化物或金属硅酸盐。
27.根据权利要求26的方法，其中所述金属氧化物包括Ta2O5、BaTiO3、HfO2、ZrO2或A12O3，所述金属硅酸盐包括HfSixOy或HfSixOyNz。
28.根据权利要求17的方法，其中：
凹入所述第二芯导体的整个顶表面低于所述介质层的所述顶表面。
29.根据权利要求17的方法，其中所述第一芯导体和所述第二芯导体为相同的材料。
30.一种形成一种结构的方法，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；
在所述介质层中形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽从所述介质层的所述顶表面延伸到所述底表面；
在所有侧壁上形成保形导电衬里并且沿所述第一和所述第二沟槽的底延伸，其中在所述第二沟槽中的所述保形导电衬里构成MIM电容器的第一板的第一部分；
使用第一芯导体填充所述第一和所述第二沟槽；
从所述第二沟槽而不是所述第一沟槽去除所述第一芯导体的上部，以使所述第二沟槽中的剩余的第一芯导体的整个顶表面凹陷低于所述介质层的所述顶表面，并且所述剩余的第一芯导体构成所述MIM电容器的第一板的第二部分；
在所述剩余的第一芯导体所未覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上和所述剩余的第一芯导体的顶表面上形成绝缘层；以及
使用第二芯导体填充未被所述保形导电衬里、所述剩余的第一芯导体以及所述绝缘层填充的所述第二沟槽中的空间，所述第二芯导体直接物理接触所述绝缘层，并且所述第二芯导体构成所述MIM电容器的第二板。
31.根据权利要求30的方法，还包括：
在形成所述保形导电衬里之前，在所述第二沟槽中从所述介质层形成一个或多个介质岛，所述一个或多个介质岛从所述第二沟槽的所述底向所述介质层的所述顶表面延伸小于所述第二沟槽的所述底与所述介质层的所述顶表面之间的总距离。
32.根据权利要求31的方法，还包括：
凹入所述第二芯导体的整个顶表面低于所述介质层的所述顶表面。
33.一种形成一种结构的方法，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的顶表面上形成介质层，所述介质层具有顶表面和底表面；
在所述介质层中形成第一沟槽；所述第一沟槽从顶表面延伸到所述介质层的底表面；
在所述介质层中形成第二沟槽；所述第二沟槽重叠所述第一沟槽，所述第二沟槽从顶表面到所述介质层中延伸小于所述介质层的所述顶表面与所述底表面之间的距离的距离；
在所有侧壁上形成保形导电衬里并且沿所述第一和所述第二沟槽的底延伸，其中所述保形导电衬里构成MIM电容器的第一板的第一部分；
使用第一芯导体填充所述第一和所述第二沟槽；
从所述第二沟槽去除全部的所述第一芯导体以及从所述第一沟槽去除所述第一芯导体的上部，剩余的第一芯导体构成所述MIM电容器的第一板的第二部分；
在所述剩余的第一芯导体所未覆盖的所述保形导电衬里的区域上的所述保形导电衬里的顶表面上和所述剩余的第一芯导体的顶表面上形成绝缘层；以及
使用第二芯导体填充未被所述保形导电衬里、所述剩余的第一芯导体以及所述绝缘层填充的所述第一和第二沟槽中的空间，所述第二芯导体直接物理接触所述绝缘层，并且所述第二芯导体构成所述MIM电容器的第二板。
34.根据权利要求33的方法，还包括：
在形成所述第一沟槽同时，在所述介质层中形成一个或多个附加的沟槽，所述附加的沟槽从所述介质层的所述顶表面延伸到所述介质层的所述底表面；
在所述去除同时，从所述一个或多个附加的沟槽去除所述第一芯导体的上部；以及
所述第二沟槽还重叠所述一个或多个附加的沟槽中的每一个。
35.根据权利要求34的方法，还包括：
凹入所述第二芯导体的整个顶表面低于所述介质层的所述顶表面。
CN200680012051.XA 2005-04-15 2006-04-07 Mim电容器及其制造方法 Active CN101160655B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/106,887 US7223654B2 (en) 2005-04-15 2005-04-15 MIM capacitor and method of fabricating same
US11/106,887 2005-04-15
PCT/US2006/012904 WO2006113158A2 (en) 2005-04-15 2006-04-07 Mim capacitor and method of fabricating same

Publications (2)

Publication Number Publication Date
CN101160655A CN101160655A (zh) 2008-04-09
CN101160655B true CN101160655B (zh) 2010-05-19

Family

ID=37109041

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200680012051.XA Active CN101160655B (zh) 2005-04-15 2006-04-07 Mim电容器及其制造方法

Country Status (6)

Country Link
US (2) US7223654B2 (zh)
EP (1) EP1875499A4 (zh)
JP (1) JP5305901B2 (zh)
CN (1) CN101160655B (zh)
TW (1) TW200636814A (zh)
WO (1) WO2006113158A2 (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644525B1 (ko) * 2004-12-27 2006-11-10 동부일렉트로닉스 주식회사 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
JP2007012943A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 基板処理方法
US7629690B2 (en) * 2005-12-05 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process without an etch stop layer
KR100672684B1 (ko) * 2005-12-28 2007-01-24 동부일렉트로닉스 주식회사 커패시터 및 그의 제조방법
US7880268B2 (en) * 2006-05-12 2011-02-01 Stmicroelectronics S.A. MIM capacitor
US8133792B2 (en) * 2006-07-04 2012-03-13 United Microelectronics Corp. Method for reducing capacitance variation between capacitors
KR100737155B1 (ko) * 2006-08-28 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
CN101553903B (zh) * 2006-10-17 2012-08-29 丘费尔资产股份有限公司 晶片通孔形成方法
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
CN101807517B (zh) * 2010-02-25 2011-09-21 中国科学院上海微系统与信息技术研究所 形成铜互连mim电容器结构的方法
US20120086101A1 (en) * 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
US8492874B2 (en) 2011-02-04 2013-07-23 Qualcomm Incorporated High density metal-insulator-metal trench capacitor
US20120276662A1 (en) * 2011-04-27 2012-11-01 Iravani Hassan G Eddy current monitoring of metal features
CN102420174B (zh) * 2011-06-07 2013-09-11 上海华力微电子有限公司 一种双大马士革工艺中通孔填充的方法
CN102420106B (zh) * 2011-06-15 2013-12-04 上海华力微电子有限公司 铜大马士革工艺金属-绝缘层-金属电容结构及制造工艺
CN102420108B (zh) * 2011-06-15 2013-06-05 上海华力微电子有限公司 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构
US8546914B2 (en) * 2011-07-19 2013-10-01 United Microelectronics Corp. Embedded capacitor structure and the forming method thereof
US8975910B2 (en) * 2012-04-27 2015-03-10 International Business Machines Corporation Through-silicon-via with sacrificial dielectric line
FR2994019B1 (fr) 2012-07-25 2016-05-06 Commissariat Energie Atomique Procede pour la realisation d'une capacite
US9455188B2 (en) 2013-01-18 2016-09-27 Globalfoundries Inc. Through silicon via device having low stress, thin film gaps and methods for forming the same
JP6079279B2 (ja) * 2013-02-05 2017-02-15 三菱電機株式会社 半導体装置、半導体装置の製造方法
US9385177B2 (en) * 2013-10-31 2016-07-05 Stmicroelectronics, Inc. Technique for fabrication of microelectronic capacitors and resistors
CN104681403A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US20160148868A1 (en) * 2014-11-25 2016-05-26 International Business Machines Corporation Precision intralevel metal capacitor fabrication
US9620582B2 (en) 2015-01-27 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitors and forming methods
US9818689B1 (en) * 2016-04-25 2017-11-14 Globalfoundries Inc. Metal-insulator-metal capacitor and methods of fabrication
CN105963857B (zh) * 2016-05-26 2019-07-05 中国科学院微电子研究所 一种神经电极结构及其制造方法
US10032855B1 (en) 2017-01-05 2018-07-24 International Business Machines Corporation Advanced metal insulator metal capacitor
US10008558B1 (en) 2017-01-05 2018-06-26 International Business Machines Corporation Advanced metal insulator metal capacitor
CN109037444B (zh) * 2017-06-09 2022-01-04 华邦电子股份有限公司 电容器结构及其制造方法
US10236206B2 (en) * 2017-07-03 2019-03-19 Globalfoundries Inc. Interconnects with hybrid metallization
CN107758607A (zh) * 2017-09-29 2018-03-06 湖南大学 一种高深宽比高保形纳米级正型结构的制备方法
US20190157213A1 (en) * 2017-11-20 2019-05-23 Globalfoundries Inc. Semiconductor structure with substantially straight contact profile
US10650978B2 (en) * 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
CN111834332B (zh) * 2019-04-16 2022-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102019214567B4 (de) 2019-09-24 2023-11-02 Zf Friedrichshafen Ag Verfahren und Vorrichtung zum Betreiben eines gepulsten Lidarsensors
US11437312B2 (en) 2020-02-07 2022-09-06 International Business Machines Corporation High performance metal insulator metal capacitor
EP3901997A1 (en) * 2020-04-22 2021-10-27 Murata Manufacturing Co., Ltd. Electrical device for characterizing a deposition step such as atomic layer deposition (ald), and corresponding methods of fabricating and characterizing
US11715594B2 (en) 2021-05-27 2023-08-01 International Business Machines Corporation Vertically-stacked interdigitated metal-insulator-metal capacitor for sub-20 nm pitch
US11676892B2 (en) 2021-09-15 2023-06-13 International Business Machines Corporation Three-dimensional metal-insulator-metal capacitor embedded in seal structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879985A (en) * 1997-03-26 1999-03-09 International Business Machines Corporation Crown capacitor using a tapered etch of a damascene lower electrode
US6028362A (en) * 1997-05-12 2000-02-22 Yamaha Corporation Damascene wiring with flat surface
US6452251B1 (en) * 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
CN1459809A (zh) * 2002-05-22 2003-12-03 联华电子股份有限公司 一种金属－绝缘层－金属电容结构及其制作方法
US6670237B1 (en) * 2002-08-01 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Method for an advanced MIM capacitor
CN1639861A (zh) * 2001-08-29 2005-07-13 自由度半导体公司 用于制作mim电容器的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279596A (ja) 1995-04-05 1996-10-22 Mitsubishi Electric Corp 集積回路装置，及びその製造方法
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6329234B1 (en) 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6670274B1 (en) * 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
JP2004296802A (ja) * 2003-03-27 2004-10-21 Renesas Technology Corp 半導体装置およびその製造方法
KR100532455B1 (ko) * 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
KR100545202B1 (ko) * 2003-10-06 2006-01-24 동부아남반도체 주식회사 캐패시터 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879985A (en) * 1997-03-26 1999-03-09 International Business Machines Corporation Crown capacitor using a tapered etch of a damascene lower electrode
US6028362A (en) * 1997-05-12 2000-02-22 Yamaha Corporation Damascene wiring with flat surface
US6452251B1 (en) * 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
CN1639861A (zh) * 2001-08-29 2005-07-13 自由度半导体公司 用于制作mim电容器的方法
CN1459809A (zh) * 2002-05-22 2003-12-03 联华电子股份有限公司 一种金属－绝缘层－金属电容结构及其制作方法
US6670237B1 (en) * 2002-08-01 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Method for an advanced MIM capacitor

Also Published As

Publication number Publication date
US7223654B2 (en) 2007-05-29
JP5305901B2 (ja) 2013-10-02
CN101160655A (zh) 2008-04-09
US20070117313A1 (en) 2007-05-24
TW200636814A (en) 2006-10-16
WO2006113158A2 (en) 2006-10-26
EP1875499A2 (en) 2008-01-09
EP1875499A4 (en) 2009-11-04
JP2008537335A (ja) 2008-09-11
WO2006113158A3 (en) 2007-03-01
US20060234443A1 (en) 2006-10-19
US7821051B2 (en) 2010-10-26

Similar Documents

Publication Publication Date Title
CN101160655B (zh) Mim电容器及其制造方法
CN101390203B (zh) 互连结构及其制造方法
CN100546048C (zh) Mim电容器器件及其制造方法
JP4829792B2 (ja) 電子デバイス及びこれを製造する方法
KR100389174B1 (ko) 금속 캐패시터 및 이의 형성 방법
CN1284226C (zh) 有机夹层介电材料中的铜通路的剪切应力的减小
US7268434B2 (en) Semiconductor device and method of manufacturing the same
CN102870212B (zh) 具有自对准介电帽的互连结构的结构和制造方法
US7619310B2 (en) Semiconductor interconnect and method of making same
KR20030027817A (ko) 마스크 층 및 집적 회로 장치의 듀얼 대머신 상호 연결구조물 형성 방법과 집적 회로 장치 상에서 상호 연결구조물을 형성하는 방법
US6391713B1 (en) Method for forming a dual damascene structure having capacitors
US6211569B1 (en) Interconnection lines for improving thermal conductivity in integrated circuits and method for fabricating the same
US6964920B2 (en) Method of manufacturing a semiconductor device
TW200917368A (en) Forming complementary metal features using conformal insulator layer
US20020173079A1 (en) Dual damascene integration scheme using a bilayer interlevel dielectric
KR19980063840A (ko) 매립 플러그 및 상호접속물 형성 방법
US20060226549A1 (en) Semiconductor device and fabricating method thereof
KR100380280B1 (ko) 반도체장치의 배선 및 배선연결부 및 그 제조방법
KR20020006362A (ko) 반도체 소자의 구리 배선층 형성 방법
KR20040074769A (ko) 금속-절연체-금속 커패시터의 제조 방법
KR20020050901A (ko) 반도체장치의 배선 및 배선연결부 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.