DE102017104622B4 - Integrierter Chip und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Integrierter Chip mit:einem RRAM-Bauelement (108, 316), das über einem Substrat (102) angeordnet ist und eine dielektrische Datenspeicherschicht (112) aufweist, die zwischen einer unteren Elektrode (110) und einer oberen Elektrode (114) angeordnet ist;einem oberen Verbindungsdraht (208, 320), der eine Oberseite der oberen Elektrode kontaktiert;eine ILD-Schicht (104b, 404b), die das RRAM-Bauelement (108; 316) und den oberen Verbindungsdraht umgibt; undeiner Verbindungsdurchkontaktierung (210), die auf dem oberen Verbindungsdraht (208, 320) angeordnet ist, wobei die Verbindungsdurchkontaktierung (210) von einer oder mehreren äußeren Seitenwänden des oberen Verbindungsdrahts (208, 320) beabstandet ist, der weiterhin einen ersten Verbindungsdraht (216, 324, 410) aufweist, der in der ILD-Schicht (104b, 404b) über dem Substrat (102) an einer Position angeordnet ist, die gegenüber dem oberen Verbindungsdraht (208, 320) seitlich versetzt ist, wobei der erste Verbindungsdraht (216, 324, 410) eine andere Höhe hat als der obere Verbindungsdraht (208, 320).

Description

  • Hintergrund der Erfindung
  • Zahlreiche moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Ein elektronischer Speicher kann ein flüchtiger oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, wenn er eingeschaltet ist, während ein nichtflüchtiger Speicher Daten auch dann speichern kann, wenn der Strom abgeschaltet wird. Ein resistiver Direktzugriffsspeicher RRAM (RRAM: resistive random access memory) ist ein aussichtsreicher Kandidat für eine nichtflüchtige Speichertechnologie der nächsten Generation. Ein RRAM hat eine einfache Struktur, nimmt nur eine kleine Zellenfläche ein, hat eine niedrige Schaltspannung und kurze Schaltzeiten und ist mit CMOS-Herstellungsprozessen kompatibel.
  • Die US 2012/0074507 A1 beschreibt ein Halbleiterbauteil (RAM) mit einem Schalter, der über zwei Leiter mit einem aktiven Bereich eines Transistors bzw. mit einem Leiter verbunden ist. Die US 2014 / 0 063 913 A1 zeigt obere und untere Anschlüsse eines RRAM-Elementes, die unterschiedliche Höhen haben. Weiterer Stand der Technik findet sich in der DE 10 2015 207 969 A1.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips (IC), der ein RRAM-Bauelement aufweist, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines IC, der ein RRAM-Bauelement mit einer oberen Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 3 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines IC, der eine RRAM-Zelle hat, die ein RRAM-Bauelement mit einer oberen Elektrode aufweist, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 4 zeigt eine Schnittansicht einiger alternativer Ausführungsformen eines IC, der eine RRAM-Zelle hat, die ein RRAM-Bauelement mit einer oberen Elektrode aufweist, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 5 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines IC, der ein RRAM-Bauelement mit einer oberen Elektrode hat, die einen darüber befindlichen Metallverbindungsdraht kontaktiert.
    • Die 6 bis 12 zeigen Schnittansichten einiger Ausführungsformen, die ein Verfahren zur Herstellung eines IC mit einem RRAM-Bauelement zeigen, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 13 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Herstellung eines IC mit einem RRAM-Bauelement, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • Die 14 bis 21 stellen Schnittansichten dar, die einige alternative Ausführungsformen eines Verfahrens zur Herstellung eines IC mit einem RRAM-Bauelement zeigen, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
    • 22 zeigt ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens zur Herstellung eines IC mit einem RRAM-Bauelement, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • RRAM-Bauelemente weisen im Allgemeinen eine Schicht aus einem dielektrischen High-k-Material auf, das zwischen einer oberen und einer unteren leitenden Elektrode angeordnet ist, die sich in einem BEOL-Metallisierungsstapel (BEOL: Back End of Line) befinden. RRAM-Bauelemente sind so konfiguriert, dass sie auf der Grundlage eines Prozesses der reversiblen Umschaltung zwischen resistiven Zuständen arbeiten. Diese reversible Umschaltung wird dadurch ermöglicht, dass ein leitender Faden selektiv durch die Schicht aus dielektrischem High-k-Material hergestellt wird. Die Schicht aus dielektrischem High-k-Material, die normalerweise isolierend ist, kann zum Beispiel dadurch leitend gemacht werden, dass eine Spannung über die leitenden Elektroden angelegt wird, sodass ein leitender Faden entsteht, der durch die Schicht aus dielektrischem High-k-Material verläuft. Ein RRAM-Bauelement, das einen ersten (z. B. hohen) resistiven Zustand hat, entspricht einem ersten Datenwert (z. B. einer logischen Null), und ein RRAM-Bauelement, das einen zweiten (z. B. niedrigen) resistiven Zustand hat, entspricht einem zweiten Datenwert (z. B. einer logischen Eins).
  • Normalerweise hat ein RRAM-Bauelement eine obere Elektrode, die eine darüber befindliche Verbindungsdurchkontaktierung (die von äußeren Seitenwänden der oberen Elektrode beabstandet ist) kontaktiert. Da jedoch die Strukturgrößen von Technologieknoten durch Verkleinern verringert werden, werden auch die oberen Elektroden von RRAM-Bauelementen kleiner. Da die oberen Elektroden kleiner werden, wird auch das Prozessfenster eines RRAM-Bauelements kleiner, und es wird schwieriger, eine Verbindungsdurchkontaktierung exakt auf die obere Elektrode aufzusetzen. Wenn zum Beispiel die Größe der oberen Elektrode abnimmt, werden die Überdeckungs- und CD-Toleranzen (CD: kritische Abmessung) im Vergleich zu der Größe der oberen Elektrode prozentual größer. Fehler beim Aufsetzen einer Verbindungsdurchkontaktierung auf eine obere Elektrode können zu einer schlechten elektrischen Verbindung zwischen der oberen Elektrode und der Verbindungsdurchkontaktierung führen. Die schlechte elektrische Verbindung kann wiederum zu hochohmigen Verbindungen und sogar zu einem Bauelement-Ausfall führen.
  • Die vorliegende Erfindung betrifft einen integrierten Chip, der einen Verbindungsdraht hat, der eine obere Elektrode eines RRAM-Bauelements kontaktiert, und ein Verfahren zu dessen Herstellung. Bei einigen Ausführungsformen weist der integrierte Chip ein RRAM-Bauelement auf, das über einem Substrat angeordnet ist. Das RRAM-Bauelement hat eine dielektrische Schicht, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Ein Verbindungsdraht kontaktiert die obere Elektrode. Eine Verbindungsdurchkontaktierung ist auf dem Verbindungsdraht angeordnet und ist von einer oder mehreren äußeren Seitenwänden des Verbindungsdrahts beabstandet. Der Verbindungsdraht hat eine relativ große Größe, die eine gute elektrische Verbindung zwischen dem Verbindungsdraht und der oberen Elektrode ermöglicht, wodurch ein Prozessfenster des RRAM-Bauelements vergrößert wird.
  • 1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips 100, der ein RRAM-Bauelement aufweist, das eine obere Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
  • Der integrierte Chip 100 weist ein RRAM-Bauelement 108 auf, das in einer dielektrischen Struktur 104 angeordnet ist, die sich über einem Substrat 102 befindet. Die dielektrische Struktur 104 weist eine Vielzahl von übereinander gestapelten ILD-Schichten (ILD: inter-level dielectric; Zwischenebenen-Dielektrikum) 104a - 104c auf, die eine Vielzahl von Verbindungsschichten umgeben. Das RRAM-Bauelement 108 weist eine untere Elektrode 110, eine dielektrische Datenspeicherschicht 112, die über der unteren Elektrode 110 angeordnet ist, und eine obere Elektrode 114 auf, die über der dielektrischen Datenspeicherschicht 112 angeordnet ist. Die untere Elektrode 110 weist ein leitendes Material auf, die dielektrische Datenspeicherschicht 112 weist ein dielektrisches Material mit einem veränderlichen Widerstand auf, und die obere Elektrode 114 weist ein leitendes Material auf.
  • Das RRAM-Bauelement 108 ist über einer unteren Verbindungsstruktur 106 angeordnet, die sich in der dielektrischen Struktur 104 befindet. Das RRAM-Bauelement 108 hat Seitenwände, die gegenüber Seitenwänden der unteren Verbindungsstruktur 106 seitlich versetzt sind. Bei einigen Ausführungsformen kann das RRAM-Bauelement 108 mit einem ersten Abstand d1 über die Seitenwände der unteren Verbindungsstruktur 106 hinaus reichen (z. B. wenn die untere Verbindungsstruktur 106 eine Verbindungsdurchkontaktierung ist). Bei anderen Ausführungsformen (nicht dargestellt) kann das RRAM-Bauelement 108 von den Seitenwänden der unteren Verbindungsstruktur 106 beabstandet sein (z. B. wenn die untere Verbindungsstruktur 106 ein Verbindungsdraht ist).
  • Ein oberer Verbindungsdraht 116 ist über dem RRAM-Bauelement 108 angeordnet. Der obere Verbindungsdraht 116 reicht mit einem zweiten Abstand d2 seitlich über gegenüberliegende Seitenwände des RRAM-Bauelements 108 hinaus. Bei einigen Ausführungsformen kontaktiert der obere Verbindungsdraht 116 direkt die obere Elektrode 114 des RRAM-Bauelements 108. Es dürfte wohlverstanden sein, dass der hier beschriebene obere Verbindungsdraht 116 eine oder mehrere Deckschichten (nicht dargestellt) aufweisen kann, die entlang einer Unterseite und/oder Seitenwänden des oberen Verbindungsdrahts 116 angeordnet sind. Die eine oder die mehreren Deckschichten können zum Beispiel eine Diffusionssperrschicht aufweisen, die so konfiguriert ist, dass sie die Diffusion von Metallionen in die umgebende dielektrische Struktur 104 verhindert.
  • Der obere Verbindungsdraht 116 und das RRAM-Bauelement 108 können in der gleichen ILD-Schicht (z. B. zwischen vertikal benachbarten Ätzstoppschichten) angeordnet sein. Zum Beispiel können bei einigen Ausführungsformen der obere Verbindungsdraht 116 und das RRAM-Bauelement 108 in einer zweiten ILD-Schicht 104b angeordnet werden, die über einer ersten ILD-Schicht 104a angeordnet ist, die die untere Verbindungsstruktur 106 umgibt. Bei anderen Ausführungsformen kann die untere Verbindungsstruktur 106 von der gleichen ILD-Schicht wie das RRAM-Bauelement 108 und der untere Verbindungsdraht 116 umgeben sein.
  • Eine Verbindungsdurchkontaktierung 118 wird auf dem oberen Verbindungsdraht 116 angeordnet (sodass das RRAM-Bauelement 108 durch den oberen Verbindungsdraht 116 von der Verbindungsdurchkontaktierung 118 getrennt wird). Die Verbindungsdurchkontaktierung 118 ist mit einem dritten Abstand d3 von einer oder mehreren Seitenwänden des oberen Verbindungsdrahts 116 beabstandet. Über der Verbindungsdurchkontaktierung 118 kann ein weiterer Verbindungsdraht 120 angeordnet werden. Bei einigen Ausführungsformen werden die Verbindungsdurchkontaktierung 118 und der weitere Verbindungsdraht 120 in der gleichen ILD-Schicht angeordnet. Zum Beispiel können die Verbindungsdurchkontaktierung 118 und der weitere Verbindungsdraht 120 in einer dritten ILD-Schicht 104c angeordnet werden, die sich über der zweiten ILD-Schicht 104b befindet.
  • Da der obere Verbindungsdraht 116 über gegenüberliegende Seitenwände des RRAM-Bauelements 108 hinaus reicht, wird ein Prozessfenster des RRAM-Bauelements 108 verbessert und eine gute elektrische Verbindung zwischen der oberen Elektrode 114 und dem oberen Verbindungsdraht 116 ermöglicht. Die gute elektrische Verbindung macht das RRAM-Bauelement 108 weniger anfällig für Bearbeitungsfehler (z. B. Überdeckungsfehler, CD-Fehler, usw.).
  • 2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 200, der ein RRAM-Bauelement mit einer oberen Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
  • Der integrierte Chip 200 weist einen Speicherbereich 202 und einen Logikbereich 204 auf. Der Speicherbereich 202 weist eine erste untere Verbindungsstruktur 206 auf, die in einer ersten ILD-Schicht 104a angeordnet ist, die sich über einem Substrat 102 befindet. Bei verschiedenen Ausführungsformen kann das Substrat 102 eine Art von Halbleiterkörper sowie eine weitere Art von Verbindungsschicht und/oder Bauelement umfassen, die mit diesem assoziiert sind. Bei einigen Ausführungsformen kann die erste untere Verbindungsstruktur 206 einen leitenden Kontakt umfassen, der zwischen einem ersten Verbindungsdraht und dem Substrat 102 angeordnet ist. Bei weiteren Ausführungsformen (nicht dargestellt) kann die erste untere Verbindungsstruktur 206 eine Verbindungsdurchkontaktierung umfassen, die durch einen oder mehrere Verbindungsdrähte von dem Substrat 102 getrennt ist. Bei noch weiteren Ausführungsformen (nicht dargestellt) kann die erste untere Verbindungsstruktur 206 einen Verbindungsdraht umfassen.
  • Ein RRAM-Bauelement 108 ist über der ersten unteren Verbindungsstruktur 206 angeordnet, und ein oberer Verbindungsdraht 208 ist über dem RRAM-Bauelement 108 angeordnet. Das RRAM-Bauelement 108 und der untere Verbindungsdraht 208 sind in einer zweiten ILD-Schicht 104b angeordnet, die sich über der ersten ILD-Schicht 104a befindet. Der obere Verbindungsdraht 208 hat eine Unterseite 208L, die das RRAM-Bauelement 108 kontaktiert, und eine Oberseite 208U, die eine erste Verbindungsdurchkontaktierung 210 kontaktiert. Ein weiterer Verbindungsdraht 212 ist über der ersten Verbindungsdurchkontaktierung 210 angeordnet. Die erste Verbindungsdurchkontaktierung 210 und der weitere Verbindungsdraht 212 sind in der dritten ILD-Schicht 104c angeordnet, die sich über der zweiten ILD-Schicht 104b befindet.
  • Bei einigen Ausführungsformen erstreckt sich der obere Verbindungsdraht 208 mit einem Abstand 207 bis unter einer Oberseite des RRAM-Bauelements 108. Bei diesen Ausführungsformen hat der obere Verbindungsdraht 208 innere Seitenwände 209, die eine Aussparung in der Unterseite 208L des oberen Verbindungsdrahts 208 definieren. Das RRAM-Bauelement 108 ist so in die Aussparung eingebettet, dass der obere Verbindungsdraht 208 die äußeren Seitenwände des RRAM-Bauelements 108 seitlich umgibt.
  • Der Logikbereich 204 weist eine zweite untere Verbindungsstruktur 214 auf, die in der ersten ILD-Schicht 104a angeordnet ist. Bei verschiedenen Ausführungsformen kann die zweite untere Verbindungsstruktur 214 einen leitenden Kontakt, eine Verbindungsdurchkontaktierung oder einen Verbindungsdraht umfassen. Ein erster Verbindungsdraht 216 ist in der zweiten ILD-Schicht 104b über der zweiten unteren Verbindungsstruktur 214 angeordnet. Eine zweite Verbindungsdurchkontaktierung 218 ist über dem ersten Verbindungsdraht 216 angeordnet, und ein zweiter Verbindungsdraht 220 ist über der zweiten Verbindungsdurchkontaktierung 218 angeordnet. Bei einigen Ausführungsformen sind die zweite Verbindungsdurchkontaktierung 218 und der dritte Verbindungsdraht 220 in der dritten ILD-Schicht 104c angeordnet.
  • Der obere Verbindungsdraht 208 und der erste Verbindungsdraht 216 reichen bis zu einer Oberseite 222 der zweiten ILD-Schicht 104b. Der obere Verbindungsdraht 208 hat eine erste Höhe h1, die kleiner als eine zweite Höhe h2 des ersten Verbindungsdrahts 216 ist. Bei einigen Ausführungsformen ist die Unterseite 208L des oberen Verbindungsdrahts 208 an einer Position angeordnet, die sich über einer Unterseite 216L des ersten Verbindungsdrahts 216 befindet. Bei einigen Ausführungsformen haben der obere Verbindungsdraht 208 und der erste Verbindungsdraht 216 eine Oberseite 208U bzw. 216U, die im Wesentlichen koplanar sind (z. B. planar innerhalb der Toleranzen eines chemisch-mechanischen Planarisierungsprozesses).
  • 3 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 300, der eine RRAM-Zelle hat, die ein RRAM-Bauelement mit einer oberen Elektrode aufweist, die einen darüber befindlichen Verbindungsdraht kontaktiert. Der integrierte Chip 300 ist zwar als ein Chip mit einer 1T1R-RRAM-Bauelement-Struktur (1T1R: 1 Transistor, 1 Widerstand) dargestellt, aber es dürfte wohlverstanden sein, dass bei anderen Ausführungsformen das offenbarte RRAM-Bauelement auch mit anderen RRAM-Bauelement-Strukturen (z. B. 2T2R) verwendet werden kann.
  • Der integrierte Chip 300 weist einen Speicherbereich 302 mit einem RRAM-Bauelement 316 auf, das in einer dielektrischen Struktur 104 angeordnet ist, die eine Vielzahl von ILD-Schichten 104a - 104c hat, die durch Ätzstoppschichten (ESLs) 103a und 103b getrennt sind. Der Speicherbereich 302 weist ein erstes Transistor-Bauelement 306a auf, das in einem Substrat 102 angeordnet ist. Das erste Transistor-Bauelement 306a weist einen Source-Bereich 308s und einen Drain-Bereich 308d auf, die durch einen Kanalbereich 307 getrennt sind. Das erste Transistor-Bauelement 306a weist außerdem eine Gate-Elektrode 310 auf, die durch ein Gate-Dielektrikum 309 von dem Kanalbereich 307 getrennt ist. Trennungsstrukturen 303 (z. B. flache Grabenisolationsstrukturen) können auf einer oder mehreren Seiten des ersten Transistor-Bauelements 306a angeordnet werden, um eine Trennung zwischen dem ersten Transistor-Bauelement 306a und benachbarten Transistor-Bauelementen vorzusehen.
  • Der Source-Bereich 308s ist mit einer Wählleitung 312 durch einen ersten Stapel von Verbindungsschichten 313 verbunden, die einen oder mehrere leitende Kontakte, Verbindungsdrähte und/oder Verbindungsdurchkontaktierungen umfassen. Die Gate-Elektrode 310 ist mit einer Wortleitung 314 durch einen zweiten Stapel von Verbindungsschichten 317 verbunden, die einen oder mehrere leitende Kontakte, Verbindungsdrähte und/oder Verbindungsdurchkontaktierungen umfassen. Der Drain-Bereich 308d ist mit einer unteren Elektrode 110 des RRAM-Bauelements 316 durch einen dritten Stapel von Verbindungsschichten 319 verbunden, die einen oder mehrere leitende Kontakte, Verbindungsdrähte und/oder Verbindungsdurchkontaktierungen umfassen. Die untere Elektrode 110 des RRAM-Bauelements 316 ist durch eine dielektrische Datenspeicherschicht 112 von einer oberen Elektrode 114 getrennt. Ein oberer Verbindungsdraht 320 verbindet außerdem die obere Elektrode 114 des RRAM-Bauelements 316 mit einer Bitleitung 322, die sich über dem RRAM-Bauelement 316 befindet.
  • Die Wählleitung 312, die Wortleitung 314 und die Bitleitung 322 sind so konfiguriert, dass sie während des Betriebs des RRAM-Bauelements 316 Spannungen an das RRAM-Bauelement 316 anlegen. Durch eine Spannungsdifferenz zwischen der unteren Elektrode 110 und der oberen Elektrode 114 wird ein elektrisches Feld erzeugt, das bis in die dielektrische Datenspeicherschicht 112 hinein reicht. Das elektrische Feld wirkt auf Sauerstoff-Leerstellen in der dielektrischen Datenspeicherschicht 112 ein, wodurch leitende Pfade (z. B. solche, die die Sauerstoff-Leerstellen haben) über die dielektrische Datenspeicherschicht 112 hinweg entstehen. In Abhängigkeit von der angelegten Spannung erfährt die dielektrische Datenspeicherschicht 112 eine reversible Änderung zwischen resistiven Zuständen, die mit einem ersten und einem zweiten Datenzustand verbunden sind.
  • Bei einigen Ausführungsformen können Seitenwand-Abstandshalter 318 auf gegenüberliegenden Seiten des RRAM-Bauelements 316 angeordnet werden. Bei verschiedenen Ausführungsformen können die Seitenwand-Abstandshalter 318 zum Beispiel Siliciumnitrid, Siliciumoxidnitrid oder Siliciumdioxid aufweisen. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 318 eine innere Seitenwand des oberen Verbindungsdrahts 320 seitlich von einer Seitenwand der oberen Elektrode 114 trennen (da die Seitenwand-Abstandshalter 318 während der Herstellung des integrierten Chips 300 einen höheren Ätzwiderstand als die ILD-Schicht 104b haben). Bei einigen Ausführungsformen verläuft eine erste Ätzstoppschicht (ESL) 103a, die zwischen einer ersten ILD-Schicht 104a und einer zweiten ILD-Schicht 104b angeordnet ist, entlang gegenüberliegenden Seiten des RRAM-Bauelements 316 zu einer Unterseite des oberen Verbindungsdrahts 320. Die ESL 103a kann Seitenwände der Seitenwand-Abstandshalter 318 direkt kontaktieren. Da die erste ESL 103a entlang den Seitenwänden des RRAM-Bauelements 316 verläuft, kann das RRAM-Bauelement 316 nicht durch eine Ätzstoppschicht von der ersten ILD-Schicht 104a getrennt werden.
  • Bei einigen Ausführungsformen weisen der erste Stapel von Verbindungsschichten 313 und der zweite Stapel von Verbindungsschichten 317 einen Verbindungsdraht 311 bzw. 315 auf, die seitlich von dem RRAM-Bauelement 316 getrennt sind. Die Verbindungsdrähte 311 und 315 verlaufen zwischen einer Unterseite und einer Oberseite der zweiten ILD-Schicht 104b. Der obere Verbindungsdraht 320 reicht von der Oberseite der zweiten ILD-Schicht 104b bis zu einer Position über der Unterseite der zweiten ILD-Schicht 104b, sodass der obere Verbindungsdraht eine kleinere Höhe als die Verbindungsdrähte 311 und 315 hat. Bei einigen Ausführungsformen können der obere Verbindungsdraht 320 und die Verbindungsdrähte 311 und 315 Oberseiten haben, die im Wesentlichen koplanar sind (z. B. planar innerhalb der Toleranzen eines chemisch-mechanischen Planarisierungsprozesses).
  • Bei einigen Ausführungsformen kann der integrierte Chip 300 weiterhin einen Logikbereich 304 mit einem zweiten Transistor-Bauelement 306b aufweisen, das in dem Substrat 102 angeordnet ist. In der zweiten ILD-Schicht 104b in dem Logikbereich 304 ist ein erster Verbindungsdraht 324 angeordnet. Bei einigen Ausführungsformen hat der erste Verbindungsdraht 324 eine Höhe, die im Wesentlichen gleich der Höhe der Metallverbindungsdrähte 311 und 315 in dem Speicherbereich 302 ist.
  • 4 zeigt eine Schnittansicht einiger alternativer Ausführungsformen eines integrierten Chips 400, der eine RRAM-Zelle hat, die ein RRAM-Bauelement mit einer oberen Elektrode hat, die einen darüber befindlichen Verbindungsdraht kontaktiert.
  • Der integrierte Chip 400 weist einen Speicherbereich 302 und einen Logikbereich 402 auf. Der Speicherbereich 302 weist ein RRAM-Bauelement 316 auf, das in einer dritten ILD-Schicht 404c über einem Substrat 102 angeordnet ist. Die dritte ILD-Schicht 404c ist durch eine zweite Ätzstoppschicht (ESL) 403b von einer ersten ILD-Schicht 404a getrennt. Bei einigen Ausführungsformen kontaktiert die dritte ILD-Schicht 404c eine Oberseite der zweiten ESL 403b, während die erste ILD-Schicht 404a eine Unterseite der zweiten ESL 403b kontaktiert. Ein oberer Verbindungsdraht 320 ist über dem RRAM-Bauelement 316 in der dritten ILD-Schicht 404c angeordnet. Der obere Verbindungsdraht 320 reicht über gegenüberliegende Seitenwände des RRAM-Bauelements 316 hinaus.
  • Der Logikbereich 402 weist einen ersten Verbindungsdraht 406 auf, der in einer zweiten ILD-Schicht 404b über der ersten ILD-Schicht 404b angeordnet ist. Die zweite ILD-Schicht 404b ist durch eine erste ESL 403a von der ersten ILD-Schicht 404a getrennt. Eine erste Verbindungsdurchkontaktierung 408 und ein zweiter Verbindungsdraht 410 sind in der dritten ILD-Schicht 404c angeordnet, die durch die zweite ESL 403b von der zweiten ILD-Schicht 404b getrennt ist. Bei einigen Ausführungsformen können die erste ESL 403a und die zweite ESL 403b das gleiche Material aufweisen. Bei anderen Ausführungsformen können die erste ESL 403a und die zweite ESL 403b unterschiedliche Materialien aufweisen.
  • Der erste Verbindungsdraht 406 hat eine erste Höhe, die kleiner als eine Höhe des RRAM-Bauelements 316 ist, und der zweite Verbindungsdraht 410 hat eine zweite Höhe, die kleiner als eine Höhe des oberen Verbindungsdrahts 320 ist. Dadurch wird eine Oberseite des RRAM-Bauelements 316 zu der ersten Verbindungsdurchkontaktierung 408 ausgerichtet, sodass eine Linie 412, die entlang einer Oberseite des RRAM-Bauelements 316 verläuft, die erste Verbindungsdurchkontaktierung 408 schneidet.
  • 5 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips 500, der ein RRAM-Bauelement mit einer oberen Elektrode hat, die einen darüber befindlichen Metallverbindungsdraht kontaktiert.
  • Der integrierte Chip 500 weist einen Speicherbereich 502 und einen Logikbereich 504 auf, die jeweils eine Vielzahl von BEOL-Metallverbindungsschichten (BEOL: Back End of Line) haben, die in einer dielektrischen Struktur 506 über einem Substrat 102 angeordnet sind. Bei einigen Ausführungsformen kann die Struktur 506 eine Vielzahl von aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum) 506a bis 506f aufweisen. Bei verschiedenen Ausführungsformen kann die Vielzahl von ILD-Schichten 506a bis 506f ein oder mehrere dielektrische Materialien aufweisen, wie zum Beispiel ein dielektrisches Low-k-Material oder ein dielektrisches Ultra-Low-k(ULK)-Material. Bei einigen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien SiO2, SiCO, Fluorsilicatglas, Phosphatglas (z. B. Borphosphorsilicatglas) usw. umfassen. Bei einigen Ausführungsformen können Ätzstoppschichten (ESLs) 505a bis 505e zwischen benachbarten Schichten der ILD-Schichten 506a bis 506f angeordnet werden. Zum Beispiel wird eine erste ESL 505a zwischen einer ersten ILD-Schicht 506a und einer zweiten ILD-Schicht 506b angeordnet, eine zweite ESL 505b wird zwischen einer zweiten ILD-Schicht 506b und einer dritten ILD-Schicht 506c angeordnet, usw. Bei verschiedenen Ausführungsformen können die ESLs 505a bis 505e ein Nitrid, Siliciumcarbid, ein mit Kohlenstoff dotiertes Oxid oder andere ähnliche Materialien aufweisen.
  • In der ersten ILD-Schicht 506a sind ein erster leitender Kontakt 507a und ein zweiter leitender Kontakt 507b angeordnet. Der erste leitende Kontakt 507a ist mit einem ersten Transistor-Bauelement 306a elektrisch verbunden, und der zweite leitende Kontakt 507b ist mit einem zweiten Transistor-Bauelement 306b elektrisch verbunden. Bei verschiedenen Ausführungsformen können der erste leitende Kontakt 507a und der zweite leitende Kontakt 507b mit einem Source-Bereich, einem Drain-Bereich oder einer Gate-Elektrode des ersten Transistor-Bauelements 306a und des zweiten Transistor-Bauelements 306b verbunden werden. Bei einigen Ausführungsformen können der erste leitende Kontakt 507a und der zweite leitende Kontakt 507b zum Beispiel Wolfram aufweisen.
  • Über dem ersten leitenden Kontakt 507a und dem zweiten leitenden Kontakt 507b sind abwechselnde Schichten von Metallverbindungsdrähten 508a bis 508e und Metalldurchkontaktierungen 510a bis 510d angeordnet. Die Metallverbindungsdrähte 508a bis 508e und die Metalldurchkontaktierungen 510a bis 510d weisen ein leitendes Material auf. Bei einigen Ausführungsformen weisen die Metallverbindungsdrähte 508a bis 508e und die Metalldurchkontaktierungen 510a bis 510d einen leitenden Kern 512 und eine Deckschicht 514 auf, die den leitenden Kern von den umgebenden ILD-Schichten trennt. Bei einigen Ausführungsformen kann die Deckschicht Titan (Ti), Titannidrid (TiN), Tantal (Ta) oder Tantalnitrid (TaN) aufweisen. Bei einigen Ausführungsformen kann der leitende Kern zum Beispiel Kupfer und/oder Aluminium und/oder Kohlenstoff-Nanoröhrchen aufweisen.
  • Bei einigen Ausführungsformen können die Metallverbindungsdrähte 508a bis 508e und die Metalldurchkontaktierungen 510a bis 510d unterschiedliche Werte für die Mindestbreite (d. h. die Mindestabmessung) haben. Zum Beispiel kann der Metallverbindungsdraht 508a einen ersten Mindestbreitenwert (der z. B. kleiner als oder gleich etwa 30 bis 40 nm ist) haben, während der Verbindungsdraht 508b einen zweiten Mindestbreitenwert haben kann, der größer als der erste Mindestbreitenwert (z. B. größer als oder gleich etwa 40 bis 50 nm) ist. Bei einigen Ausführungsformen kann die Mindestbreite der Metallverbindungsdrähte 508a bis 508e und der Metalldurchkontaktierungen 510a bis 510d mit zunehmendem Abstand von dem Substrat 102 größer werden.
  • Zwischen dem Metallverbindungsdraht 508c und einem oberen Metallverbindungsdraht 518 ist ein RRAM-Bauelement 516 angeordnet. Das RRAM-Bauelement 516 ist durch die ILD-Schicht 5060 seitlich von der Metalldurchkontaktierung 510c getrennt. Bei einigen Ausführungsformen kann die Metalldurchkontaktierung 510c eine Höhe hv haben, die größer als eine Höhe des RRAM-Bauelements 516 ist. Bei diesen Ausführungsformen hat der obere Metallverbindungsdraht 518 eine Höhe, die größer als eine Höhe des Metallverbindungsdrahts 508d ist.
  • Bei einigen Ausführungsformen erstreckt sich der obere Metallverbindungsdraht 518 mit einem Abstand 542 bis unter einer Oberseite des RRAM-Bauelements 516. Bei einigen Ausführungsformen ist der Abstand 524 größer als eine Dicke der Deckschicht 522. Bei diesen Ausführungsformen haben die Deckschicht 522 und der leitende Kern 520 Unterseiten, die sich unter der Oberseite des RRAM-Bauelements 516 befinden. Bei weiteren Ausführungsformen (nicht dargestellt) ist der Abstand 542 kleiner als die Dicke der Deckschicht 522. Bei diesen Ausführungsformen hat die Deckschicht 522 eine Unterseite, die sich unter der Oberseite des RRAM-Bauelements 516 befindet, und der leitende Kern 520 hat eine Unterseite, die sich ebenfalls unter der Oberseite des RRAM-Bauelements 516 befindet. Bei einigen Ausführungsformen, bei denen das RRAM-Bauelement 516 Seitenwand-Abstandshalter 526, die entlang gegenüberliegenden Seiten des RRAM-Bauelements 516 angeordnet sind, aufweist, können die Seitenwand-Abstandshalter 526 seitlich zwischen dem oberen Metallverbindungsdraht 518 und dem RRAM-Bauelement 516 angeordnet werden.
  • Die 6 bis 12 stellen Schnittansichten 600 bis 1200 einiger Ausführungsformen dar, die ein Verfahren zur Herstellung eines IC mit einem RRAM-Bauelement zeigen, das eine obere Elektrode hat, die einen Verbindungsdraht kontaktiert. Die Schnittansichten, die in den 6 bis 12 gezeigt sind, beschreiben zwar ein Verfahren zum Herstellen eines RRAM-Bauelements, das eine obere Elektrode hat, die einen Verbindungsdraht kontaktiert, aber es dürfte wohlverstanden sein, dass die in den Figuren gezeigten Strukturen nicht auf das Herstellungsverfahren beschränkt sind, sondern vielmehr eigenständig und von dem Verfahren getrennt sein können.
  • Wie in der Schnittansicht 600 von 6 gezeigt ist, wird eine untere Verbindungsschicht in einer ersten ILD-Schicht 104a über einem Substrat 102 hergestellt. Die untere Verbindungsschicht weist eine erste untere Verbindungsstruktur 206, die über dem Substrat 102 in einem Speicherbereich 202 angeordnet ist, und eine zweite untere Verbindungsstruktur 214 auf, die über dem Substrat 102 in einem Logikbereich 204 angeordnet ist. Bei verschiedenen Ausführungsformen kann das Substrat 102 eine Art von Halbleiterkörper (z. B. Silicium, SiGe, SOI), wie etwa einen Halbleiterwafer und/oder einen oder mehrere Dies auf einem Wafer, sowie eine weitere Art von Metallschicht, Bauelement-, Halbleiter- und/oder Epitaxialschichten usw. aufweisen, die mit diesem assoziiert sind. Bei einigen Ausführungsformen kann die untere Verbindungsschicht leitende Kontakte umfassen, die zwischen einer ersten Verbindungsdrahtschicht und dem Substrat 102 angeordnet sind. Bei weiteren Ausführungsformen (nicht dargestellt) kann die untere Verbindungsschicht Verbindungsdurchkontaktierungen umfassen, die durch einen oder mehrere Metallverbindungsdrähte von dem Substrat 102 getrennt sind. Bei noch weiteren Ausführungsformen (nicht dargestellt) kann die untere Verbindungsschicht Verbindungsdrähte umfassen.
  • Bei einigen Ausführungsformen können die erste untere Verbindungsstruktur 206 und die zweite untere Verbindungsstruktur 214 mit einem Single-Damascene-Prozess hergestellt werden. Zum Beispiel können die erste untere Verbindungsstruktur 206 und die zweite untere Verbindungsstruktur 214 dadurch hergestellt werden, dass die erste ILD-Schicht 104a über dem Substrat 102 mit einem Aufdampfverfahren (z. B. Atomlagenabscheidung, physikalische Aufdampfung, chemische Aufdampfung usw.) hergestellt wird. Die erste ILD-Schicht 104a wird selektiv geätzt, um eine Vielzahl von Vertiefungen in der ersten ILD-Schicht 104a zu definieren. Die mehreren Vertiefungen werden mit einem ersten leitenden Material gefüllt. Bei verschiedenen Ausführungsformen kann das erste leitende Material zum Beispiel Kupfer, Wolfram, Aluminium und/oder Kohlenstoff-Nanoröhrchen umfassen. Bei einigen Ausführungsformen kann das erste leitende Material mit einem Plattierungsprozess (z. B. Elektroplattierung oder stromlose Plattierung) abgeschieden werden. Bei anderen Ausführungsformen kann das erste leitende Material mit einem Aufdampfverfahren (z. B. CVD, PVD, ALD, PE-ALD usw.) abgeschieden werden. Bei einigen Ausführungsformen können eine oder mehrere Deckschichten (nicht dargestellt) in der Vielzahl von Vertiefungen abgeschieden werden, bevor die Vertiefungen mit dem ersten leitenden Material gefüllt werden.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird ein RRAM-Stapel 701 über der ersten ILD-Schicht 104a in dem Speicherbereich 202 und in dem Logikbereich 204 hergestellt. Bei einigen Ausführungsformen kann der RRAM-Stapel 701 dadurch hergestellt werden, dass eine untere Elektrodenschicht 702 über der ersten ILD-Schicht 104a hergestellt wird, eine dielektrische Datenspeicherschicht 704 über der unteren Elektrodenschicht 702 hergestellt wird und eine obere Elektrodenschicht 706 über der dielektrischen Datenspeicherschicht 704 hergestellt wird. Bei einigen Ausführungsformen kann die untere Elektrodenschicht 702 auf einer Diffusionssperrschicht (nicht dargestellt) hergestellt werden, die über der unteren Verbindungsschicht hergestellt ist.
  • Bei verschiedenen Ausführungsformen können die untere Elektrodenschicht 702, die dielektrische Datenspeicherschicht 704 und die obere Elektrodenschicht 706 mit einem Aufdampfverfahren (z. B. CVD, PVD, ALD, PE-ALD usw.) abgeschieden werden. Bei verschiedenen Ausführungsformen können die untere Elektrodenschicht 702 und die obere Elektrodenschicht 706 ein Metallnitrid oder ein Metall aufweisen. Zum Beispiel können bei einigen Ausführungsformen die untere Elektrodenschicht 702 und/oder die obere Elektrodenschicht 706 ein leitendes Material aufweisen, wie zum Beispiel Platin (Pt), Aluminiumkupfer (AlCu), Titannidrid (TiN), Gold (Au), Titan (Ti), Tantal (Ta), Tantalnitrid (TaN), Wolfram (W), Wolframnitrid (WN) und/oder Kupfer (Cu). Bei verschiedenen Ausführungsformen kann die dielektrische Datenspeicherschicht 704 zum Beispiel Nickeloxid (NiO), Titanoxid (TiO), Hafniumoxid (HfO), Zirconiumoxid (ZrO), Zinkoxid (ZnO), Wolframoxid (WO3), Aluminiumoxid (Al2O3), Tantaloxid (TaO), Molybdänoxid (MoO) und/oder Kupferoxid (CuO) aufweisen.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird der RRAM-Stapel 701 (von 7) so strukturiert, dass ein RRAM-Bauelement 108 in dem Speicherbereich 202 definiert wird. Das RRAM-Bauelement 108 weist eine untere Elektrode 110, eine dielektrische Datenspeicherschicht 112, die über der unteren Elektrode 110 angeordnet ist, und eine obere Elektrode 114 auf, die über der dielektrischen Datenspeicherschicht 112 angeordnet ist. Bei einigen Ausführungsformen kann das RRAM-Bauelement 108 mit einem ersten Abstand di über Seitenwände der ersten unteren Verbindungsstruktur 206 hinaus reichen. Bei weiteren Ausführungsformen (nicht dargestellt) kann das RRAM-Bauelement 108 von Seitenwänden der ersten unteren Verbindungsstruktur 206 beabstandet sein.
  • Bei einigen Ausführungsformen kann der RRAM-Stapel 701 (von 7) dadurch strukturiert werden, dass er mit einem Ätzmittel in Bereichen behandelt wird, die nicht von einer Maskierungsschicht (z. B. einer Fotoresistschicht und/oder einer Hartmaskenschicht) bedeckt sind. Bei einigen Ausführungsformen kann das Ätzmittel ein Trockenätzmittel mit Ätzchemikalien sein, die eine Fluor-Spezies (z. B. CF4, CHF3, C4F8 usw.) umfassen. Bei anderen Ausführungsformen kann das Ätzmittel ein Nassätzmittel sein, das Fluorwasserstoffsäure (HF) umfasst. Bei einigen Ausführungsformen kann durch Strukturieren des RRAM-Stapels der RRAM-Stapel aus dem Logikbereich 204 entfernt werden.
  • Bei einigen Ausführungsformen können Seitenwand-Abstandshalter 318 auf gegenüberliegenden Seiten des RRAM-Bauelements 108 hergestellt werden. Bei diesen Ausführungsformen können die Seitenwand-Abstandshalter 318 durch Abscheiden einer Abstandshalterschicht über der ersten ILD-Schicht 104a hergestellt werden. Die Abstandshalterschicht wird anschließend geätzt, um sie von horizontalen Flächen zu entfernen, wodurch die Abstandshalterschicht entlang gegenüberliegenden Seiten des RRAM-Bauelements 108 als die Seitenwand-Abstandshalter 318 zurückbleibt. Bei verschiedenen Ausführungsformen kann die Abstandshalterschicht Siliciumnitrid, Siliciumdioxid (SiO2), Siliciumoxidnitrid (z. B. SiON) oder ein ähnliches Material aufweisen.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird eine zweite ILD-Schicht 104b über dem RRAM-Bauelement 108 hergestellt. Die zweite ILD-Schicht 104b kann mit einem Aufdampfverfahren (z. B. CVD, PVD, ALD, PE-ALD usw.) hergestellt werden. Bei einigen Ausführungsformen kann eine erste Ätzstoppschicht (ESL) 103a über der ersten ILD-Schicht 104a hergestellt werden, bevor die zweite ILD-Schicht 104b hergestellt wird. Die erste ESL 103a verläuft entlang Seitenwänden und über einer Oberseite des RRAM-Bauelements 108. Da jedoch die erste ESL 103a abgeschieden wird, nachdem der RRAM-Stapel strukturiert worden ist, verläuft die erste ESL 103a nicht unter dem RRAM-Bauelement 108. Dadurch wird das RRAM-Bauelement 108 nicht durch eine Ätzstoppschicht von der ersten ILD-Schicht 104a getrennt.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird die zweite ILD-Schicht 104b selektiv geätzt, um eine zweite Vielzahl von Vertiefungen 1002 bis 1004 in der zweiten ILD-Schicht 104b zu definieren. Bei einigen Ausführungsformen kann die zweite ILD-Schicht 104b dadurch strukturiert werden, dass sie selektiv mit einem Ätzmittel 1008 in Bereichen behandelt wird, die nicht von einer Maskierungsschicht 1006 bedeckt sind. Bei verschiedenen Ausführungsformen kann das Ätzmittel 1008 ein Trockenätzmittel (z. B. CF4, CHF3, C4F8 usw.) oder ein Nassätzmittel (Fluorwasserstoffsäure) sein. Bei einigen Ausführungsformen kann eine Vertiefung 1002 über dem RRAM-Bauelement 108 von einer Unterseite definiert werden, die sich in einem Abstand 1010 unter einer Oberseite des RRAM-Bauelements 108 befindet.
  • Bei einigen Ausführungsformen, bei denen Seitenwand-Abstandshalter 318 entlang gegenüberliegenden Seiten des RRAM-Bauelements 108 angeordnet sind, kann das Ätzmittel 1008 eine Ätzselektivität haben, die bewirkt, dass die Seitenwand-Abstandshalter 318 mit einer niedrigeren Rate als die zweite ILD-Schicht 104b geätzt werden. Bei diesen Ausführungsformen kann das Ätzmittel 1008 die Seitenwand-Abstandshalter 318 weniger als die zweite ILD-Schicht 104b ätzen, was zu Seitenwand-Abstandshaltern 318 führt, die bis zu einer Position über einer Unterseite der Vertiefung 1002 reichen.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, wird ein zweites leitendes Material in der zweiten Vielzahl von Vertiefungen 1002 bis 1004 abgeschieden. Bei verschiedenen Ausführungsformen kann das zweite leitende Material zum Beispiel Kupfer, Wolfram, Aluminium und/oder Kohlenstoff-Nanoröhrchen umfassen. Bei verschiedenen Ausführungsformen kann das zweite leitende Material mit einem Plattierungsprozess (z. B. Elektroplattierung oder stromlose Plattierung) oder mit einem Aufdampfverfahren (z. B. CVD, PVD, ALD usw.) abgeschieden werden. Nach der Abscheidung des zweiten leitenden Materials kann ein Planarisierungsprozess (z. B. eine chemisch-mechanische Polierung) (entlang einer Linie 1102) durchgeführt werden, um einen oberen Verbindungsdraht 208 über dem RRAM-Bauelement 108 und einen ersten Verbindungsdraht 216 über der zweiten unteren Verbindungsstruktur 214 herzustellen. Der obere Verbindungsdraht 208 reicht mit einem zweiten Abstand d2 seitlich über gegenüberliegende Seitenwände des RRAM-Bauelements 108 hinaus.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, werden eine erste Verbindungsdurchkontaktierung 210 und eine zweite Verbindungsdurchkontaktierung 218 in einer dritten ILD-Schicht 1040 an Positionen hergestellt, die sich über dem oberen Verbindungsdraht 208 bzw. dem ersten Verbindungsdraht 216 befinden. Die erste Verbindungsdurchkontaktierung 210 ist mit einem dritten Abstand d3 von einer oder mehreren Seitenwänden des oberen Verbindungsdrahts 208 beabstandet. Ein weiterer Verbindungsdraht 212 kann in der dritten ILD-Schicht 1040 über der ersten Verbindungsdurchkontaktierung 210 hergestellt werden, und ein zweiter Verbindungsdraht 220 kann in der dritten ILD-Schicht 1040 über der ersten Verbindungsdurchkontaktierung 210 hergestellt werden.
  • Bei einigen Ausführungsformen können die erste Verbindungsdurchkontaktierung 210, die zweite Verbindungsdurchkontaktierung 218, der weitere Verbindungsdraht 212 und der zweite Verbindungsdraht 220 unter Verwendung eines Dual-Damascene-Prozesses hergestellt werden, bei dem die dritte ILD-Schicht 1040 selektiv mit einem Ätzmittel (z. B. CF4, CHF3, C4F8, HF usw.) behandelt wird, das so konfiguriert ist, dass es eine Vielzahl von Durchkontaktierungsöffnungen und eine Vielzahl von Metallgräben über der Vielzahl von Durchkontaktierungsöffnungen erzeugt. Anschließend wird ein drittes leitendes Material (z. B. Kupfer, Aluminium, Kohlenstoff-Nanoröhrchen usw.) in der Vielzahl von Durchkontaktierungsöffnungen und Metallgräben abgeschieden. Bei einigen Ausführungsformen kann eine zweite Ätzstoppschicht (ESL) 103b über der zweiten ILD-Schicht 104b hergestellt werden, bevor die dritte ILD-Schicht 1040 hergestellt wird.
  • 13 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1300 zum Herstellen eines IC, der ein RRAM-Bauelement mit einer oberen Elektrode aufweist, die einen Verbindungsdraht kontaktiert.
  • Nachstehend werden offenbarte Verfahren (z. B. die Verfahren 1300 und 2200) zwar als eine Reihenfolge von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen ausgeführt werden. Darüber hinaus brauchen hier nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementierten. Außerdem können ein oder mehrere der hier beschriebenen Schritte in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • Im Schritt 1302 wird eine untere Verbindungsstruktur in einer ersten dielektrischen ILD-Schicht über einem Substrat hergestellt. Bei verschiedenen Ausführungsformen kann die untere Verbindungsstruktur einen Verbindungskontakt, eine Verbindungsdurchkontaktierung oder einen Verbindungsdraht umfassen. 6 zeigt einige Ausführungsformen in einer Schnittansicht 600, die dem Schritt 1302 entspricht.
  • Im Schritt 1304 wird ein RRAM-Bauelement über der unteren Verbindungsstruktur hergestellt. Die 7 und 8 zeigen einige Ausführungsformen in Schnittansichten 700 und 800, die dem Schritt 1304 entsprechen.
  • Im Schritt 1306 wird eine zweite ILD-Schicht über dem RRAM-Bauelement hergestellt. 9 zeigt einige Ausführungsformen in einer Schnittansicht 900, die dem Schritt 1306 entspricht.
  • Im Schritt 1308 wird die zweite ILD-Schicht strukturiert, um eine Vertiefung zu definieren, die von einer Oberseite der zweiten ILD-Schicht bis zu einer Oberseite des RRAM-Bauelements reicht. 10 zeigt einige Ausführungsformen in einer Schnittansicht 1000, die dem Schritt 1308 entspricht.
  • Im Schritt 1310 wird ein oberer Verbindungsdraht in der Vertiefung hergestellt. Der obere Verbindungsdraht reicht über gegenüberliegende Seitenwände des RRAM-Bauelements hinaus. 11 zeigt einige Ausführungsformen in einer Schnittansicht 1100, die dem Schritt 1310 entspricht.
  • Im Schritt 1312 wird eine dritte ILD-Schicht über dem oberen Verbindungsdraht hergestellt. 12 zeigt einige Ausführungsformen in einer Schnittansicht 1200, die dem Schritt 1312 entspricht.
  • Im Schritt 1314 wird eine Verbindungsdurchkontaktierung, die von einer oder mehreren äußeren Seitenwänden des oberen Verbindungsdrahts beabstandet ist, über dem oberen Verbindungsdraht hergestellt. 12 zeigt einige Ausführungsformen in einer Schnittansicht 1200, die dem Schritt 1314 entspricht.
  • Die 14 bis 21 stellen einige Ausführungsformen in Schnittansichten 1400 bis 2100 dar, die ein alternatives Verfahren zur Herstellung eines IC mit einem RRAM-Bauelement zeigen, das eine obere Elektrode hat, die einen Verbindungsdraht kontaktiert. Die Schnittansichten, die in den 14 bis 21 gezeigt sind, beschreiben zwar ein Verfahren zur Herstellung eines RRAM-Bauelements, das eine obere Elektrode hat, die einen Verbindungsdraht kontaktiert, aber es dürfte wohlverstanden sein, dass die in den Figuren gezeigten Strukturen nicht auf das Herstellungsverfahren beschränkt sind, sondern vielmehr eigenständig und von dem Verfahren getrennt sein können.
  • Wie in der Schnittansicht 1400 von 14 gezeigt ist, wird eine untere Verbindungsschicht in einer ersten ILD-Schicht 404a über einem Substrat 102 hergestellt. Die untere Verbindungsschicht weist eine erste untere Verbindungsstruktur 206, die in einem Speicherbereich 202 angeordnet ist, und eine zweite Verbindungsstruktur 214 auf, die in einem Logikbereich 402 angeordnet ist.
  • Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird eine zweite ILD-Schicht 404b über der ersten ILD-Schicht 404a in dem Speicherbereich 202 und in dem Logikbereich 402 hergestellt. Anschließend wird ein erster Verbindungsdraht 406 in der zweiten ILD-Schicht 404b in dem Logikbereich 402 hergestellt. Der erste Verbindungsdraht 406 überdeckt die zweite untere Verbindungsstruktur 214. Bei einigen Ausführungsformen kann eine erste ESL 403a über der ersten ILD-Schicht 404a hergestellt werden, bevor die zweite ILD-Schicht 404b hergestellt wird. Bei einigen Ausführungsformen wird der erste Verbindungsdraht 406 mit einem Single-Damascene-Prozess hergestellt.
  • Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird die zweite ILD-Schicht 404b aus dem Speicherbereich 202 entfernt. Bei einigen Ausführungsformen kann die zweite ILD-Schicht 404b dadurch entfernt werden, dass sie selektiv mit einem Ätzmittel 1606 in Bereichen 1604 behandelt wird, die nicht von einer Maskierungsschicht 1602 bedeckt sind. Bei verschiedenen Ausführungsformen kann das Ätzmittel 1606 ein Trockenätzmittel (z. B. CF4, CHF3, C4F8 usw.) oder ein Nassätzmittel (Fluorwasserstoffsäure) sein.
  • Wie in der Schnittansicht 1700 von 17A gezeigt ist, wird ein RRAM-Bauelement 108 in dem Speicherbereich 202 über der ersten unteren Verbindungsstruktur 206 hergestellt. Das RRAM-Bauelement 108 weist eine dielektrische Datenspeicherschicht 112 auf, die zwischen einer unteren Elektrode 110 und einer oberen Elektrode 114 angeordnet ist. Bei einigen Ausführungsformen, die in der Schnittansicht 1702 von 17B gezeigt sind, können Seitenwand-Abstandshalter 318 entlang gegenüberliegenden Seitenwänden des RRAM-Bauelements 108 hergestellt werden. Bei diesen Ausführungsformen können die Seitenwand-Abstandshalter 318 durch Abscheiden einer Abstandshalterschicht über der ersten ILD-Schicht 404a hergestellt werden. Die Abstandshalterschicht wird anschließend geätzt, um sie von den horizontalen Flächen zu entfernen, sodass die Abstandshalterschicht entlang gegenüberliegenden Seiten des RRAM-Bauelements 108 als die Seitenwand-Abstandshalter 318 zurückbleibt.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, wird eine dritte ILD-Schicht 404c hergestellt. Die dritte ILD-Schicht 404c wird über der ersten ILD-Schicht 404a und dem RRAM-Bauelement 108 in dem Speicherbereich 202 hergestellt. Die dritte ILD-Schicht 404c wird über der zweiten ILD-Schicht 404b in dem Logikbereich 402 hergestellt. Bei einigen Ausführungsformen kann eine zweite ESL 403b in dem Speicherbereich 202 und dem Logikbereich 402 hergestellt werden, bevor die dritte ILD-Schicht 404c hergestellt wird.
  • Wie in der Schnittansicht 1900 von 19 gezeigt ist, wird die dritte ILD-Schicht 404c strukturiert, um eine Vielzahl von Vertiefungen 1902 bis 1904 herzustellen. Die Vielzahl von Vertiefungen 1902 bis 1904 weist eine erste Vertiefung 1902 auf, die vertikal von einer Oberseite der dritten ILD-Schicht 404c zu einer Oberseite des RRAM-Bauelements 108 verläuft. Die Vielzahl von Vertiefungen 1902 bis 1904 weist weiterhin eine zweite Vertiefung 1904 auf, die einen oberen Bereich 1904a, der entlang der Oberseite der dritten ILD-Schicht 404c angeordnet ist und einen Verbindungsdrahtgraben definiert, und einen unteren Bereich 1904b hat, der eine Durchkontaktierungsöffnung definiert, die über dem ersten Verbindungsdraht 406 angeordnet ist.
  • Wie in der Schnittansicht 2000 von 20 gezeigt ist, wird ein zweites leitendes Material in der Vielzahl von Vertiefungen 1902 bis 1904 abgeschieden. Nach der Abscheidung des zweiten leitenden Materials kann ein Planarisierungsprozess (z. B. eine chemisch-mechanische Polierung) (entlang einer Linie 2002) durchgeführt werden, um einen oberen Verbindungsdraht 208 über dem RRAM-Bauelement 108 und eine erste Verbindungsdurchkontaktierung 408 und einen zweiten Verbindungsdraht 410 über dem ersten Verbindungsdraht 406 herzustellen. Der obere Verbindungsdraht 208 reicht mit einem zweiten Abstand d2 seitlich über gegenüberliegende Seitenwände des RRAM-Bauelements 108 hinaus.
  • Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird eine vierte ILD-Schicht 404d über der dritten ILD-Schicht 404c in dem Speicherbereich 202 und dem Logikbereich 402 hergestellt. Weitere Verbindungsdurchkontaktierungen 2102 und weitere Verbindungsdrähte 2104 werden in der vierten ILD-Schicht 404d hergestellt. Bei einigen Ausführungsformen kann eine dritte ESL 403c in dem Speicherbereich 202 und dem Logikbereich 402 hergestellt werden, bevor die weiteren Verbindungsdurchkontaktierungen 2102 und die weiteren Verbindungsdrähte 2104 hergestellt werden. Bei einigen Ausführungsformen können die weiteren Verbindungsdurchkontaktierungen 2102 und die weiteren Verbindungsdrähte 2104 mit einem Dual-Damascene-Prozess hergestellt werden.
  • 22 zeigt ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens 2200 zur Herstellung eines IC mit einem RRAM-Bauelement, das eine obere Elektrode hat, die einen Verbindungsdraht kontaktiert.
  • Im Schritt 2202 werden untere Verbindungsstrukturen in einer ersten ILD-Schicht über einem Substrat in einem Speicherbereich und einem Logikbereich hergestellt. Bei einigen Ausführungsformen können die unteren Verbindungsstrukturen eine erste untere Verbindungsstruktur, die in dem Speicherbereich hergestellt ist, und eine zweite untere Verbindungsstruktur umfassen, die in dem Logikbereich hergestellt ist. 14 zeigt einige Ausführungsformen in einer Schnittansicht 1400, die dem Schritt 2202 entspricht.
  • Im Schritt 2204 wird eine zweite ILD-Schicht über der ersten ILD-Schicht in dem Speicherbereich und dem Logikbereich hergestellt. 15 zeigt einige Ausführungsformen in einer Schnittansicht 1500, die dem Schritt 2204 entspricht.
  • Im Schritt 2206 wird ein erster Verbindungsdraht in der zweiten ILD-Schicht in dem Logikbereich hergestellt. Der erste Verbindungsdraht kann über der zweiten unteren Verbindungsstruktur hergestellt werden. 15 zeigt einige Ausführungsformen in einer Schnittansicht 1500, die dem Schritt 2206 entspricht.
  • Im Schritt 2208 wird die zweite ILD-Schicht aus dem Speicherbereich entfernt. 16 zeigt einige Ausführungsformen in einer Schnittansicht 1600, die dem Schritt 2208 entspricht.
  • Im Schritt 2210 wird ein RRAM-Bauelement über der ersten unteren Verbindungsstruktur in dem Speicherbereich hergestellt. 17 zeigt einige Ausführungsformen in einer Schnittansicht 1700, die dem Schritt 2210 entspricht.
  • Im Schritt 2212 wird eine dritte ILD-Schicht über dem RRAM-Bauelement in dem Speicherbereich und über der zweiten ILD-Schicht in dem Logikbereich hergestellt. 18 zeigt einige Ausführungsformen in einer Schnittansicht 1800, die dem Schritt 2212 entspricht.
  • Im Schritt 2214 wird die dritte ILD-Schicht strukturiert, um Vertiefungen in der dritten ILD-Schicht zu definieren. Die Vertiefungen umfassen eine erste Vertiefung, die von einer Oberseite der dritten ILD-Schicht bis zu einer Oberseite des RRAM-Bauelements reicht, und eine zweite Vertiefung, die von der Oberseite der dritten ILD-Schicht bis zu einer Oberseite des ersten Verbindungsdrahts reicht. 19 zeigt einige Ausführungsformen in einer Schnittansicht 1900, die dem Schritt 2214 entspricht.
  • Im Schritt 2216 wird ein oberer Verbindungsdraht, der über gegenüberliegende Seitenwände des RRAM-Bauelements hinaus reicht, in der ersten Vertiefung in der dritten ILD-Schicht über dem RRAM-Bauelement hergestellt. 20 zeigt einige Ausführungsformen in einer Schnittansicht 2000, die dem Schritt 2216 entspricht.
  • Im Schritt 2218 werden eine Verbindungsdurchkontaktierung und ein zweiter Verbindungsdraht in der zweiten Vertiefung in der dritten ILD-Schicht über dem ersten Verbindungsdraht hergestellt. 20 zeigt einige Ausführungsformen in einer Schnittansicht 2000, die dem Schritt 2218 entspricht.
  • Im Schritt 2220 werden weitere Verbindungsdurchkontaktierungen und weitere Verbindungsdrähte in einer vierten ILD-Schicht über der dritten ILD-Schicht in dem Speicherbereich und dem Logikbereich hergestellt. 21 zeigt einige Ausführungsformen in einer Schnittansicht 2100, die dem Schritt 2218 entspricht.
  • Somit betrifft bei einigen Ausführungsformen die vorliegende Erfindung einen integrierten Schaltkreis, der einen Verbindungsdraht hat, der eine obere Elektrode eines RRAM-Bauelements kontaktiert, um eine gute elektrische Verbindung mit der oberen Elektrode herzustellen, wodurch ein Prozessfenster des RRAM-Bauelements vergrößert wird und ein niedriger Widerstand der oberen Elektrode erzielt wird.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist einen resistiven Direktzugriffsspeicher (RRAM) auf, der über einem Substrat angeordnet ist und eine dielektrische Datenspeicherschicht aufweist, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Ein oberer Verbindungsdraht kontaktiert eine Oberseite der oberen Elektrode, und eine Verbindungsdurchkontaktierung ist auf dem oberen Verbindungsdraht angeordnet. Die Verbindungsdurchkontaktierung ist von einer oder mehreren äußeren Seitenwänden des oberen Verbindungsdrahts beabstandet.
  • Bei weiteren Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist eine untere Verbindungsstruktur auf, die von einer ersten ILD-Schicht (ILD: Zwischenebenen-Dielektrikum) umgeben ist, die über einem Substrat angeordnet ist. Ein RRAM-Bauelement ist über der unteren Verbindungsstruktur angeordnet und ist von einer zweiten ILD-Schicht umgeben. Das RRAM-Bauelement weist eine dielektrische Datenspeicherschicht auf, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Ein oberer Verbindungsdraht kontaktiert eine Oberseite der oberen Elektrode. Der obere Verbindungsdraht reicht über gegenüberliegende Seitenwände des RRAM-Bauelements hinaus.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einen integrierten Chips. Das Verfahren weist das Herstellen einer unteren Verbindungsstruktur in einer ersten ILD-Schicht über einem Substrat auf. Das Verfahren weist weiterhin das Herstellen eines RRAM-Bauelements über der unteren Verbindungsstruktur und das Herstellen einer zweiten ILD-Schicht über dem RRAM-Bauelement auf. Das Verfahren weist weiterhin das Strukturieren der zweiten ILD-Schicht auf, um eine Vertiefung zu definieren, die von einer Oberseite der zweiten ILD-Schicht bis zu einer Oberseite des RRAM-Bauelements reicht. Das Verfahren weist weiterhin das Herstellen, in der Vertiefung in der zweiten ILD-Schicht, eines oberen Verbindungsdrahts auf, der über gegenüberliegende Seitenwände des RRAM-Bauelements hinaus reicht.

Claims (18)

  1. Integrierter Chip mit: einem RRAM-Bauelement (108, 316), das über einem Substrat (102) angeordnet ist und eine dielektrische Datenspeicherschicht (112) aufweist, die zwischen einer unteren Elektrode (110) und einer oberen Elektrode (114) angeordnet ist; einem oberen Verbindungsdraht (208, 320), der eine Oberseite der oberen Elektrode kontaktiert; eine ILD-Schicht (104b, 404b), die das RRAM-Bauelement (108; 316) und den oberen Verbindungsdraht umgibt; und einer Verbindungsdurchkontaktierung (210), die auf dem oberen Verbindungsdraht (208, 320) angeordnet ist, wobei die Verbindungsdurchkontaktierung (210) von einer oder mehreren äußeren Seitenwänden des oberen Verbindungsdrahts (208, 320) beabstandet ist, der weiterhin einen ersten Verbindungsdraht (216, 324, 410) aufweist, der in der ILD-Schicht (104b, 404b) über dem Substrat (102) an einer Position angeordnet ist, die gegenüber dem oberen Verbindungsdraht (208, 320) seitlich versetzt ist, wobei der erste Verbindungsdraht (216, 324, 410) eine andere Höhe hat als der obere Verbindungsdraht (208, 320).
  2. Integrierter Chip nach Anspruch 1, wobei der obere Verbindungsdraht (208; 320) über gegenüberliegende äußere Seitenwände des RRAM-Bauelements (108; 316) hinaus reicht.
  3. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei der obere Verbindungsdraht (208; 320) einen leitenden Kern und eine oder mehrere Deckschichten aufweist, die entlang einer Unterseite und Seitenwänden des leitenden Kerns angeordnet sind.
  4. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei der obere Verbindungsdraht (208; 320) sich bis unter die Oberseite des RRAM-Bauelements (208; 316) erstreckt.
  5. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei der obere Verbindungsdraht (208; 320) Seitenwände hat, die eine Aussparung in einer Unterseite des oberen Verbindungsdrahts definieren, und das RRAM-Bauelement (108; 316) in die Aussparung eingebettet ist.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei der obere Verbindungsdraht (208; 320) bis zu einer Oberseite der ILD-Schicht (104b, 404b) reicht.
  7. Integrierter Chip nach Anspruch 6, wobei der erste Verbindungsdraht (216, 324) sich von einer Unterseite der ILD-Schicht (104b, 404b) bis zu der Oberseite der ILD-Schicht (104b, 404b) erstreckt.
  8. Integrierter Chip nach Anspruch 6 oder 7, der weiterhin Folgendes aufweist: eine erste Ätzstoppschicht (103a, 403a), die entlang einer Unterseite der ILD-Schicht (104b, 404b) angeordnet ist; und eine zweite Ätzstoppschicht (103b, 403b), die entlang einer Oberseite der ILD-Schicht (104b, 404b) angeordnet ist, wobei die ILD-Schicht (104b, 404b) sich durchgehend zwischen der ersten Ätzstoppschicht (103a, 403a) und der zweiten Ätzstoppschicht (103b, 403b) erstreckt.
  9. Integrierter Chip mit: einer unteren Verbindungsstruktur (206), die von einer ersten ILD-Schicht (404a) umgeben ist, die über einem Substrat (102) angeordnet ist; einem RRAM-Bauelement (316), das über der unteren Verbindungsstruktur (206) angeordnet ist und von einer zweiten ILD-Schicht (404b) umgeben ist, wobei das RRAM-Bauelement (316) eine dielektrische Datenspeicherschicht (112) aufweist, die zwischen einer unteren Elektrode (110) und einer oberen Elektrode (114) angeordnet ist; einem oberen Verbindungsdraht (320), der eine Oberseite der oberen Elektrode (110) kontaktiert, wobei der obere Verbindungsdraht (320) über gegenüberliegende äußere Seitenwände des RRAM-Bauelements (316) hinaus reicht, und einer Ätzstoppschicht (403a), die zwischen der ersten ILD-Schicht (404a) und der zweiten ILD-Schicht (404b) angeordnet ist, wobei die Ätzstoppschicht (403a) entlang Seitenwänden des RRAM-Bauelements (316) verläuft.
  10. Integrierter Chip mit: einer unteren Verbindungsstruktur (206), die von einer ersten ILD-Schicht (404a) umgeben ist, die über einem Substrat (102) angeordnet ist; einem RRAM-Bauelement (316), das über der unteren Verbindungsstruktur (206) angeordnet ist und von einer zweiten ILD-Schicht (404b) umgeben ist, wobei das RRAM-Bauelement (316) eine dielektrische Datenspeicherschicht (112) aufweist, die zwischen einer unteren Elektrode (110) und einer oberen Elektrode (114) angeordnet ist; einem oberen Verbindungsdraht (320), der eine Oberseite der oberen Elektrode (110) kontaktiert, wobei der obere Verbindungsdraht (320) über gegenüberliegende äußere Seitenwände des RRAM-Bauelements (316) hinaus reicht, und Seitenwand-Abstandshalter (318), die entlang Seitenwänden des RRAM-Bauelements (316) angeordnet sind, wobei die Seitenwand-Abstandshalter (318) seitlich zwischen dem oberen Verbindungsdraht (320) und den Seitenwänden des RRAM-Bauelements (316) angeordnet sind.
  11. Integrierter Chip nach Anspruch 10 mit einer Ätzstoppschicht (403a), die zwischen der ersten ILD-Schicht (404a) und der zweiten ILD-Schicht (404b) angeordnet ist, wobei die Ätzstoppschicht (403a) entlang Seitenwänden der Seitenwand-Abstandshalter (318) des RRAM-Bauelements (316) verläuft.
  12. Integrierter Chip nach Anspruch 9, 10 oder 11, wobei der obere Verbindungsdraht (320) sich bis unter die Oberseite des RRAM-Bauelements (316) erstreckt.
  13. Integrierter Chip nach Anspruch 9, 10 oder 11, wobei der obere Verbindungsdraht (320) sich von der Oberseite der oberen Elektrode (114) bis zu einer Oberseite der zweiten ILD-Schicht (404b) erstreckt.
  14. Integrierter Chip nach einem der Ansprüche 9 bis 13, der weiterhin einen ersten Verbindungsdraht (324, 410) aufweist, der über dem Substrat (102) an einer Position angeordnet ist, die gegenüber dem oberen Verbindungsdraht (320) seitlich versetzt ist, wobei der erste Verbindungsdraht (324, 410) eine andere Höhe hat als der obere Verbindungsdraht (320).
  15. Verfahren zur Herstellung eines integrierten Chips mit den folgenden Schritten: Herstellen einer unteren Verbindungsstruktur (206) in einer ersten ILD-Schicht (104a) über einem Substrat (102); Herstellen eines RRAM-Bauelements (108) über der unteren Verbindungsstruktur (206); Herstellen von Seitenwand-Abstandshaltern (318), die entlang Seitenwänden des RRAM-Bauelements (108) angeordnet sind; Herstellen einer zweiten ILD-Schicht (104b) über dem RRAM-Bauelement (108); Strukturieren der zweiten ILD-Schicht (104b), um eine Vertiefung (1002) zu definieren, die von einer Oberseite der zweiten ILD-Schicht (104b) bis zu einer Oberseite des RRAM-Bauelements (108) reicht; und Herstellen eines oberen Verbindungsdrahts (208), der über gegenüberliegende Seitenwände des RRAM-Bauelements (108) hinaus reicht, in der Vertiefung in der zweiten ILD-Schicht, wobei die Seitenwand-Abstandshalter (318) seitlich zwischen dem oberen Verbindungsdraht (208) und den Seitenwänden des RRAM-Bauelements (108) angeordnet sind.
  16. Verfahren nach Anspruch 15, ferner umfassend: Herstellen einer Ätzstoppschicht (103b), die zwischen der ersten ILD-Schicht (104a) und der zweiten ILD-Schicht (104b) angeordnet ist, wobei die Ätzstoppschicht (103b) entlang Seitenwänden der Seitenwand-Abstandshalter (318) des RRAM-Bauelements verläuft.
  17. Verfahren nach Anspruch 15 oder 16, das weiterhin die folgenden Schritte aufweist: Herstellen einer dritten ILD-Schicht (104c) über dem oberen Verbindungsdraht (208); und Herstellen einer Verbindungsdurchkontaktierung (210) in der dritten ILD-Schicht (104c) an einer Position über dem oberen Verbindungsdraht (208), wobei die Verbindungsdurchkontaktierung (210) von einer oder mehreren äußeren Seitenwänden des oberen Verbindungsdrahts (208) beabstandet ist.
  18. Verfahren nach Anspruch 15, 16 oder 17, das weiterhin die folgenden Schritte aufweist: Abscheiden eines leitenden Materials in der Vertiefung (1002) in der zweiten ILD-Schicht (104b); und Durchführen eines Planarisierungsprozesses an dem leitenden Material und der zweiten ILD-Schicht (104b).
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