KR102005143B1 - Rram 기술을 위한 금속 랜딩 방법 - Google Patents

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Abstract

본 개시내용은 RRAM(resistive random access memory) 디바이스의 상부 전극과 접촉하는 상호접속 배선을 구비한 집적 칩 및 그 형성 방법에 관한 것이다. 일부 실시형태에 있어서, 집적 칩은 하부 전극와 상부 전극 사이에 배치된 유전체 데이터 저장층을 구비한 RRAM 디바이스를 포함한다. 상호접속 배선이 상부 전극의 상면과 접촉하고, 상호접속 비아가 상호접속 배선 상으로 배열된다. 상호접속 비아는 상호접속 배선의 하나 이상의 측벽으로부터 후퇴되어 위치된다. 상호접속 배선은 상대적으로 대형 사이즈라서 상호접속 배선과 상부 전극 사이에 양호한 전기 접속을 제공하고, 그럼으로써 RRAM 디바이스의 프로세스 윈도우(process window)가 증가한다.

Description

RRAM 기술을 위한 금속 랜딩 방법{METAL LANDING METHOD FOR RRAM TECHNOLOGY}
<관련 출원의 참조>
본 출원은 2016년 4월 27일에 출원한 미국 가출원 번호 제62/328,215호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
오늘날 다수의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 내장하고 있다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원 공급 시에 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거되더라도 데이터를 저장할 수 있다. RRAM(resistive random access memory)는 차세대 비휘발성 메모리 기술에 대한 유망한 후보 중 하나이다. RRAM는 간단한 구조를 가지며, 소형의 셀 면적을 소비하고, 스위칭 전압이 낮고 스위칭 시간이 고속이며, CMOS 제조 프로세스와 호환 가능하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 실척으로 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM(resistive random access memory) 디바이스를 포함하는 집적 칩(IC)의 일부 실시형태의 단면도를 나타낸다.
도 2는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 구비한 IC의 일부 추가 실시형태의 단면도를 나타낸다.
도 3은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함하는 RRAM 셀을 구비한 IC의 일부 추가 실시형태의 단면도를 나타낸다.
도 4는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함하는 RRAM 셀을 구비한 IC의 일부 대안적 실시형태의 단면도를 나타낸다.
도 5는 상측 금속 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 구비한 IC의 일부 추가 실시형태의 단면도를 나타낸다.
도 6 내지 도 12는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법을 나타내는 일부 실시형태의 단면도이다.
도 13은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법의 일부 실시형태의 흐름도이다.
도 14 내지 도 21은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법의 일부 대안적 실시형태의 흐름도이다.
도 22는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법의 일부 대안적 실시형태의 흐름도이다.
이하의 개시내용에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 배향(orientation)과 함께, 사용 또는 동작 시의 디바이스의 상이한 배향을 포함하는 것이 의도된다. 장치는 다른 식으로 지향(90도 또는 다른 배향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
RRAM(resistive random access memory) 디바이스는 일반적으로, BEOL(back-end-of-the-line) 금속화 스택 내에 배치된 상부 전도성 전극과 하부 전도성 전극 사이에 배열된 하이k(high-k) 유전체 재료층을 포함한다. RRAM 디바이스는 저항 상태들 사이를 가역적으로 스위칭하는 프로세스에 기초하여 동작하도록 구성된다. 이 가역적 스위칭은 하이k 유전체 재료층을 통해 전도성 필라멘트를 선택적으로 형성함으로써 가능하다. 예컨대, 보통 절연성인 하이k 유전체 재료층은 하이k 유전체 재료층을 통해 연장되는 전도성 필라멘트를 형성하기 위해 전도성 전극 양단에 전압을 인가함으로써 도통하도록 제조될 수 있다. 제1 (예컨대, 고(high)) 저항 상태를 갖는 RRAM 디바이스는 제1 데이터 값(예컨대, 논리 '0')에 대응하고, 제2 (예컨대, 저(low)) 저항 상태를 갖는 RRAM 디바이스는 제2 데이터 값(예컨대, 논리 '1')에 대응한다.
통상, RRAM 디바이스는 상측 상호접속 비아와 접촉하는 상부 전극을 구비한다(이 상측 상호접속 비아는 상부 전극의 최외측 측벽으로부터 후퇴되어 위치된다(set back)). 그러나, 기술 노드(technology node)의 피처 사이즈가 스케일링을 통해 감소함에 따라 RRAM 디바이스의 상부 전극도 더 작아지고 있다. 상부 전극의 사이즈가 더 작아짐에 따라, RRAM 디바이스의 프로세스 윈도우(process window)가 더 작아지고, 상부 전극 상에 상호접속 비아를 정밀하게 랜딩(landing)하는 것도 더 어려지고 있다. 예컨대, 상부 전극의 사이즈가 작아짐에 따라, 오버레이 및 임계 치수(CD) 허용오차(tolerance)의 크기가 상부 전극의 사이즈에 비해 백분율로 커진다. 상부 전극 상에 상호접속 비아를 랜딩할 때의 에러로 상부 전극과 상호접속 비아 간에 전기 접속이 불량할 수 있다. 불량한 전기 접속은 고저항 접속으로 그리고 심지어 디바이스 고장으로 이어질 수 있다.
본 개시내용은 RRAM(resistive random access memory) 디바이스의 상부 전극과 접촉하는 상호접속 배선을 구비한 집적 칩 및 그 형성 방법에 관한 것이다. 일부 실시형태에 있어서, 집적 칩은 기판 위에 배열된 RRAM 디바이스를 포함한다. RRAM 디바이스는 하부 전극와 상부 전극 사이에 배열된 유전체층을 구비하다. 상호접속 배선이 상부 전극과 접촉한다. 상호접속 비아가 상호접속 배선 상으로 배열되고 상호접속 배선의 하나 이상의 최외측 측벽으로부터 후퇴되어 위치된다. 상호접속 배선은 상대적으로 대형 사이즈라서 상호접속 배선과 상부 전극 사이에 양호한 전기 접속을 제공하고, 그럼으로써 RRAM 디바이스의 프로세스 윈도우가 증가한다.
도 1은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM(resistive random access memory) 디바이스를 포함한 집적 칩(100)의 일부 실시형태의 단면도를 나타낸다.
집적 칩(100)은 기판(102) 위에 놓인 유전체 구조(104) 내에 배치되는 RRAM 디바이스(108)를 포함한다. 유전체 구조(104)는 복수의 상호접속층을 둘러싸는 복수의 스택형 ILD(inter-level dielectric)층(104a-104c)을 포함한다. RRAM 디바이스(108)는 하부 전극(110)과, 하부 전극(110) 위에 배열된 유전체 데이터 저장층(storage layer)(112), 및 유전체 데이터 저장층(112) 위에 배열된 상부 전극(114)을 포함한다. 하부 전극(110)은 전도성 재료를 포함하고, 유전체 데이터 저장층(112)는 가변 저항성을 가진 유전체 재료를 포함하며, 상부 전극(114)은 전도성 재료를 포함한다.
RRAM 디바이스(108)는 유전체 구조(104) 내에 배열된 하부 상호접속 구조(106) 위에 배열된다. RRAM 디바이스(108)는 하부 상호접속 구조(106)의 측벽으로부터 측방향으로 오프셋되는 측벽을 갖는다. 일부 실시형태에 있어서, RRAM 디바이스(108)는 하부 상호접속 구조(106)의 측벽을 지나 제1 거리(d1)만큼 연장될 수 있다(예컨대, 하부 상호접속 구조가 상호접속 비아일 경우). 다른 실시형태(도시 생략)에 있어서, RRAM 디바이스(108)는 하부 상호접속 구조(106)의 측벽으로부터 후퇴되어 위치될 수 있다(예컨대, 하부 상호접속 구조가 상호접속 배선일 경우).
상부 상호접속 배선(116)은 RRAM 디바이스(108) 위에 배열된다. 상부 상호접속 배선(116)은 RRAM 디바이스(108)의 대향 측벽들을 지나 제2 거리(d2)만큼 측방향으로 연장된다. 일부 실시형태에 있어서, 상부 상호접속 배선(116)은 RRAM 디바이스(108)의 상부 전극(114)과 직접 접촉한다. 본 명세서에 설명하는 바와 같이, 상부 상호접속 배선(116)은 상부 상호접속 배선(116)의 하면 및/또는 측벽을 따라 배열된 하나 이상의 라이너층(도시 생략)을 포함할 수 있음이 이해될 것이다. 예를 들어, 하나 이상의 라이너층은 금속 이온이 주변의 유전체 구조(104)로 확산하는 것을 막도록 구성된 확산 배리어층을 포함할 수도 있다.
상부 상호접속 배선(116)과 RRAM 디바이스(108)는 동일한 ILD층 내에 (예컨대, 수직으로 인접한 에칭 정지층들 사이에) 배열될 수 있다. 예를 들어, 일부 실시형태에 있어서, 상부 상호접속 배선(116)과 RRAM 디바이스(108)는 하부 상호접속 구조(106)을 둘러싸는 제1 ILD층(104a) 위에 배치된 제2 ILD층(104b) 내에 배열될 수 있다. 다른 실시형태에 있어서, 하부 상호접속 구조(106)는 RRAM 디바이스(108) 및 상부 상호접속 배선(116)과 동일한 ILD층으로 둘러싸일 수 있다.
상호접속 비아(118)는 상부 상호접속 배선(116)에 배열된다(그래서 RRAM 디바이스(108)는 상부 상호접속 배선(116)을 통해 상호접속 비아(118)와 분리된다). 상호접속 비아(118)는 상부 상호접속 배선(116)의 하나 이상의 측벽으로부터 제3 거리(d3)만큼 후퇴되어 위치된다. 추가 상호접속 배선(120)이 상호접속 비아(118) 위에 배열될 수도 있다. 일부 실시형태에 있어서, 상호접속 비아(118)와 추가 상호접속 배선(120)은 동일한 ILD층 내에 배열된다. 예를 들어, 상호접속 비아(118)와 추가 상호접속 배선(120)은 제2 ILD층(104b) 위에 배열된 제3 ILD층(104c) 내에 배열될 수 있다.
상부 상호접속 배선(116)이 RRAM 디바이스(108)의 대향 측벽들을 지나 연장되기 때문에, 이 배선은 RRAM 디바이스(108)의 프로세스 윈도우를 향상시키고, 상부 전극(114)과 상부 상호접속 배선(116) 사이에 양호한 전기 접속을 제공한다. 양호한 전기 접속으로 RRAM 디바이스(108)는 프로세싱 에러(예컨대, 오버레이 에러, 임계 치수(CD) 에러 등)에 덜 취약하게 된다.
도 2는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 구비한 집적 칩(200)의 일부 추가 실시형태의 단면도를 나타낸다.
집적 칩(200)은 메모리 영역(202)과 로직 영역(204)을 포함한다. 메모리 영역(202)은 기판(103) 위에 배치된 제1 ILD층(104a) 내에 배열되는 제1 하부 상호접속 구조(206)를 포함한다. 다양한 실시형태에 있어서, 기판(102)은 임의 타입의 반도체 본체뿐만 아니라 임의의 다른 타입의 상호접속층 및/또는 그와 연관된 디바이스도 포함할 수 있다. 일부 실시형태에 있어서, 제1 하부 상호접속 구조(206)는 제1 상호접속 배선과 기판(102) 사이에 배열된 전도성 컨택을 포함할 수 있다. 다른 실시형태(도시 생략)에서는, 제1 하부 상호접속 구조(206)가 기판(102)으로부터 하나 이상의 상호접속 배선에 의해 분리된 상호접속 비아를 포함할 수도 있다. 또 다른 실시형태(도시 생략)에서는, 제1 하부 상호접속 구조(206)가 상호접속 배선을 포함할 수도 있다.
RRAM 디바이스(108)가 제1 하부 상호접속 구조(206) 위에 배열되고, 상부 상호접속 배선(208)이 RRAM 디바이스(108) 위에 배열된다. RRAM 디바이스(108)와 상부 상호접속 배선(208)은 제1 ILD층(104a) 위에 배열된 제2 ILD층(104b) 내에 배열된다. 상부 상호접속 배선(208)은 RRAM 디바이스(108)와 접촉하는 하면(208L)과, 제1 상호접속 비아(210)와 접촉하는 상면(208U)을 갖는다. 추가 상호접속 배선(212)이 제1 상호접속 비아(210) 위에 배열된다. 제1 상호접속 비아(210)와 추가 상호접속 배선(212)은 제2 ILD층(104b) 위에 배치된 제3 ILD층(104c) 내에 배열된다.
일부 실시형태에 있어서, 상부 상호접속 배선(208)은 RRAM 디바이스(108)의 상면 아래로 거리(207)만큼 연장된다. 상기 실시형태에 있어서, 상부 상호접속 배선(208)은 상부 상호접속 배선(208)의 하면(208L) 내에 오목부를 규정하는 내부 측벽(209)을 갖는다. RRAM 디바이스(108)는 상부 상호접속 배선(208)이 RRAM 디바이스(108)의 최외측 측벽을 횡방향으로 둘러싸도록 오목부 내에 매립된다.
로직 영역(204)은 제1 ILD층(104a) 내에 배열되는 제2 하부 상호접속 구조(214)를 포함한다. 다양한 실시형태에 있어서, 제2 하부 상호접속 구조(214)는 전도성 컨택, 상호접속 비아, 또는 상호접속 배선을 포함할 수 있다. 제1 상호접속 배선(216)이 제2 하부 상호접속 구조(214) 위의 제2 ILD층(104b) 내에 배열된다. 제2 상호접속 비아(218)가 제1 상호접속 구조(216) 위에 배열되고, 제2 상호접속 배선(220)이 제2 상호접속 비아(218) 위에 배열된다. 일부 실시형태에 있어서, 제2 상호접속 비아(218)와 제2 상호접속 배선(220)은 제3 ILD층(104c) 내에 배열된다.
상부 상호접속 배선(208)과 제1 상호접속 배선(216)은 제2 ILD층(104b)의 상면(222)으로 연장된다. 상부 상호접속 배선(208)은 제1 상호접속 배선(216)의 제2 높이(h2)보다 낮은 제1 높이(h1)를 갖는다. 일부 실시형태에 있어서, 상부 상호접속 배선(208)의 하면(208L)은 제1 상부접속 배선(216)의 하면(216L) 위에 있는 위치에 배열된다. 일부 실시형태에 있어서, 상부 상호접속 배선(208)과 제1 상호접속 배선(216)은 실질적으로 동일 평면(예컨대, 화학적 기계 연마 공정의 허용오차 내에 있는 평면)인 상면(208U, 216U)을 갖는다
도 3은 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함하는 RRAM 셀을 가진 집적 칩(300)의 일부 추가 실시형태의 단면도를 나타낸다. 집적 칩(300)이 1T1R(1 트랜지스터, 1 레지스터) RRAM 디바이스를 구비하는 것으로 도시되고 있지만, 다른 실시형태에서는 개시하는 RRAM 디바이스에 다른 RRAM 디바이스 구조(예컨대, 2T2R)가 적용될 수 있음이 이해될 것이다.
집적 칩(300)은 에칭 정지층(ESL; etch stop layer)(103a-103b)에 의해 분리되는 복수의 ILD층(104a-104c)을 포함하는 유전체 구조(104) 내에 배열된 RRAM 디바이스(316)를 구비하는 메모리 영역(302)을 포함한다. 메모리 영역(302)은 기판(102) 내에 배열된 제1 트랜지스터 디바이스(306a)를 포함한다. 제1 트랜지스터 디바이스(306a)는 채널 영역(307)에 의해 분리되는 소스 영역(308s)과 드레인 영역(308d)을 포함한다. 제1 트랜지스터 디바이스(306a)는 게이트 유전체(309)에 의해 채널 영역(307)으로부터 분리된 게이트 전극(310)도 포함한다. 절연 구조(303)(예컨대, STI(shallow trench isolation) 구조)가, 제1 트랜지스터 디바이스(306a) 및 인접한 트랜지스터 디바이스 간에 절연을 제공하기 위해 제1 트랜지스터 디바이스(306a)의 하나 이상의 측면 상에 배열될 수 있다.
소스 영역(308s)은 하나 이상의 전도성 컨택, 상호접속 배선, 및/또는 상호접속 비아를 포함하는 제1 스택형 상호접속층(313)에 의해 셀렉트 라인(select-line)(312)에 연결된다. 게이트 전극(310)은 하나 이상의 전도성 컨택, 상호접속 배선, 및/또는 상호접속 비아를 포함하는 제2 스택형 상호접속층(317)에 의해 워드 라인(word-line)(314)에 연결된다. 드레인 영역(308d)은 하나 이상의 전도성 컨택, 상호접속 배선, 및/또는 상호접속 비아를 포함하는 제3 스택형 상호접속층(319)에 의해 RRAM 디바이스(316)의 하부 전극(110)에 연결된다. RRAM 디바이스(316)의 하부 전극(110)은 유전체 데이터 저장층(112)에 의해 상부 전극(114)으로부터 분리된다. 상부 상호접속 배선(320)은 RRAM 디바이스(316)를 덮는 비트 라인(bit-line)(322)에 RRAM 디바이스(316)의 상부 전극(114)을 또한 연결시킨다.
RRAM 디바이스(316)의 동작 시에, 셀렉트 라인(312), 워드 라인(314), 및 비트 라인(322)은 전압을 RRAM 디바이스(316)에 인가하도록 구성된다. 하부 전극(110)과 상부 전극(114) 간의 전압차가 전기장을 생성하여 유전체 데이터 저장층(112)에 확장시킬 것이다. 전기장이 유전성 데이터 저장층(112) 내의 산소 공공(oxygen vacancy)에 작용하여, 유전성 데이터 저장층(112)을 가로질러 전도성 경로(예컨대, 산소 공공을 포함함)를 형성하게 한다. 인가되는 전압에 따라, 유전체 데이터 저장층(112)은 제1 및 제2 데이터 상태와 연관된 저항 상태들 사이에서 가역적인 변화를 겪을 것이다.
일부 실시형태에 있어서, 측벽 스페이서(318)는 RRAM 디바이스(316)의 대향 측면들 상에 배열될 수 있다. 다양한 실시형태에 있어서, 측벽 스페이서(318)는 예컨대, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 이산화물을 포함할 수 있다. 일부 실시형태에 있어서, 측벽 스페이서(318)는 상부 전극(114)의 측벽으로부터 상부 상호접속 배선(320)의 내부 측벽을 횡방향으로 분리시킬 수 있다(측벽 스페이서(318)는 집적 칩(300)의 제조 중에 ILD층(104b)보다 에칭 저항성이 더 높기 때문이다). 일부 실시형태에 있어서, 제1 ILD층(104a)과 제2 ILD층(104b) 사이에 연장되는 제1 ESL(103a)는 RRAM 디바이스(316)의 대향 측면들을 따라 상부 상호접속 배선(320)의 하면까지 연장된다. 에칭 정지층(103a)은 측벽 스페이서(318)의 측벽과 직접 접촉할 수 있다. 제1 ESL(103a)이 RRAM 디바이스(316)의 측벽을 따라 연장되기 때문에, RRAM 디바이스(316)는 에칭 정지층에 의해 제1 ILD층(104a)으로부터 분리될 수 없다.
일부 실시형태에 있어서, 제1 스택형 상호접속층(313)과 제2 스택형 상호접속층(317)은 각각 RRAM 디바이스(316)로부터 횡방향으로 분리되는 상호접속 배선(311, 315)을 포함한다. 상호접속 배선(311, 315)은 제2 ILD층(104b)의 하면과 상면 사이에 연장된다. 상부 상호접속 배선(320)이 제2 ILD층(104b)의 하면으로부터 제2 ILD의 하면 위의 위치까지 연장되어, 하부 상호접속 배선은 상호접속 배선(311, 315)의 높이보다 낮은 높이를 갖는다. 일부 실시형태에 있어서, 상부 상호접속 배선(320)과 상호접속 배선(311, 315)은 실질적으로 동일 평면(예컨대, CMP 공정의 허용오차 내에 있는 평면)인 상면을 가질 수 있다.
일부 실시형태에 있어서, 집적 칩(300)은 기판(102) 내에 배열된 제2 트랜지스터 디바이스(306b)를 갖는 로직 영역(304)을 더 포함할 수도 있다. 제1 상호접속 배선(324)이 로직 영역(304)의 제2 ILD층(104b) 내에 배열된다. 일부 실시형태에 있어서, 제1 상호접속 배선(324)은 메모리 영역(302) 내에서 금속 상호접속 배선(311, 315)의 높이와 실질적으로 같은 높이를 갖는다.
도 4는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함하는 RRAM 셀을 구비한 집적 칩(400)의 일부 대안적 실시형태의 단면도를 나타낸다.
집적 칩(400)은 메모리 영역(302)과 로직 영역(402)을 포함한다. 메모리 영역은 기판(102) 위의 제3 ILD층(404c) 내에 배열되는 RRAM 디바이스(316)를 포함한다. 제3 ILD층(404c)은 제2 에칭 정지층(ESL)(403b)에 의해 제1 ILD층(404a)으로부터 분리된다. 일부 실시형태에 있어서, 제3 ILD층(404c)은 제2 ESL(403b)의 상면과 접촉하는 반면, 제1 ILD층(404b)은 제2 ESL(403b)의 하면과 접촉한다. 상부 상호접속 배선(320)이 제3 ILD층(404c) 내의 RRAM 디바이스(316) 위에 배열된다. 상부 상호접속 배선(320)은 RRAM 디바이스(316)의 대향 측벽들을 지나 연장된다.
로직 영역(402)은 제1 ILD층(404a) 위에서 제2 ILD층(104b) 내에 배열된 제1 상호접속 배선(406)을 포함한다. 제2 ILD층(404c)은 제1 에칭 정지층(ESL)(403a)에 의해 제1 ILD층(404a)으로부터 분리된다. 제1 상호접속 비아(408)와 제2 상호접속 배선(410)이, 제2 ESL(403b)에 의해 제2 ILD층(404b)으로부터 분리되는 제3 ILD층(404c) 내에 배열된다. 일부 실시형태에 있어서, 제1 ESL(403a)과 제2 ESL(403b)은 동일한 재료를 포함할 수 있다. 다른 실시형태에 있어서, 제1 ESL(403a)과 제2 ESL(403b)은 상이한 재료를 포함할 수 있다.
제1 상호접속 배선(406)은 RRAM 디바이스(316)의 높이보다 낮은 제1 높이를 갖고, 제2 상호접속 배선(410)은 상부 상호접속 배선(320)의 높이보다 낮은 제2 높이를 갖는다. 이에, RRAM 디바이스(316)의 정상면(top surface)이 제1 상호접속 비아(408)와 얼라인되어, RRAM 디바이스(316)의 상면을 따라 연장되는 라인(412)이 제1 상호접속 비아(408)와 교차한다.
도 5는 상측 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 구비한 집적 칩(500)의 일부 추가 실시형태의 단면도를 나타낸다.
집적 칩(500)은, 기판(102) 위의 유전체 구조(506) 내에 배치된 복수의 BEOL(back-end-of-the-line) 금속 상호접속층을 각각 구비한 메모리 영역(502)과 로직 영역(504)을 포함한다. 일부 실시형태에 있어서, 유전체 구조(506)는 복수의 스택형 ILD(inter-level dielectric)층(506a-506f)을 포함할 수 있다. 다양한 실시형태에 있어서, 복수의 ILD층(506a-506f)은 예컨대 로우k 유전체 재료 또는 울트라 로우k(ULK; ultra-low-k) 유전체 재료 등의 하나 이상의 유전체 재료를 포함할 수 있다. 일부 실시형태에 있어서, 하나 이상의 유전체 재료는 SiO2, SiCO, FSG(fluorosilicate glass), 인산염 유리(예컨대, BSG(borophosphate silicate glass)) 등을 포함할 수 있다. 일부 실시형태에 있어서, 에칭 정지층(ESL)(505a-505e)은 ILD층(506a-506f)의 인접한 층들 사이에 배치될 수 있다. 예를 들어, 제1 ESL(505a)는 제1 ILD층(506a)과 제2 ILD층(506b) 사이에 배치되고, 제2 ESL(505b)는 제2 ILD층(506b)과 제3 ILD층(506c) 사이에 배치되는 식이다. 다양한 실시형태에 있어서, ESL(505a-505e)는 질화물, 실리콘 탄화물, 탄소 도핑 산화물, 또는 기타 유사 재료를 포함할 수 있다.
제1 전도성 컨택(507a)과 제2 전도성 컨택(507b)이 제1 ILD층(506a) 내에 배열된다. 제1 전도성 컨택(507a)은 제1 트랜지스터 디바이스(306a)에 전기적으로 접속되고, 제2 전도성 컨택(507b)은 제2 트랜지스터 디바이스(306b)에 전기적으로 접속된다. 다양한 실시형태에 있어서, 제1 전도성 컨택(507a)과 제2 전도성 컨택(507b)은 제1 트랜지스터 디바이스(306a)와 제2 트랜지스터 디바이스(306b)의 소스 영역, 드레인 영역, 또는 게이트 전극에 접속될 수도 있다. 일부 실시형태에 있어서, 제2 전도성 컨택(507a)과 제2 전도성 컨택(507b)은 예컨대 텅스텐을 포함할 수 있다.
금속 상호접속 배선(508a-508e)과 금속 비아(510a-510d)로 이루어진 교호층 제1 전도성 컨택(507a)과 제2 전도성 컨택(507b) 위에 배치된다. 금속 상호접속 배선(508a-508e)과 금속 비아(510a-510d)는 전도성 재료를 포함한다. 일부 실시형태에 있어서, 금속 상호접속 배선(508a-508e)과 금속 배선(510a-510d)은 전도성 코어(512)와, 둘러싸는 ILD층으로부터 그 전도성 코어를 분리시키는 라이너층(514)을 포함한다. 일부 실시형태에 있어서, 라이너층은 티탄(Ti), 티탄 질화물(TiN), 탄탈(Ta), 또는 탄탈 질화물(TaN)을 포함할 수 있다. 일부 실시형태에 있어서, 전도성 코어는 예컨대 구리 및/또는 알루미늄, 및/또는 탄소 나노튜브를 포함할 수 있다.
일부 실시형태에 있어서, 금속 상호접속 배선(508a-508e)과 금속 비아(510a-510d)는 상이한 최소 폭(즉, 최소 치수) 값을 가질 수 있다. 예를 들어, 금속 상호접속 배선(508a)은 제1 최소 폭 값(예컨대, 약 30-40 nm 이하)을 갖는 반면, 금속 배선(508b)은 제1 최소 폭 값보다 큰 제2 최소 폭 값(예컨대, 약 40-50 nm 이상)을 가질 수 있다. 일부 실시형태에 있어서, 금속 상호접속 배선(508a-508e)과 금속 비아(510a-510d)의 최소 폭은 기판(102)으로부터의 거리가 증가함에 따라 증가할 수 있다.
RRAM 디바이스(516)가 금속 상호접속 배선(508c)과 상부 금속 상호접속 배선(518) 사이에 배열된다. RRAM 디바이스(516)는 ILD층(506c)에 의해 금속 비아(510c)로부터 횡방향으로 분리된다. 일부 실시형태에 있어서, 금속 비아(510c)는 RRAM 디바이스(516)의 높이보다 높은 높이(hv)를 가질 수 있다. 상기 실시형태에 있어서, 상부 금속 상호접속 배선(518)은 금속 상호접속 배선(508d)의 높이보다 높은 높이를 가질 수 있다.
일부 실시형태에 있어서, 상부 상호접속 배선(518)은 RRAM 디바이스(516)의 정상면 아래로 거리(524)만큼 연장된다. 일부 실시형태에 따라, 거리(524)는 라이너층(522)의 두께보다 크다. 상기 실시형태에 있어서, 라이너층(522)과 전도성 코어(520)는 RRAM 디바이스(516)의 정상면 아래에 배열된 바닥면(bottom surface)을 갖는다. 다른 실시형태(도시 생략)에 있어서, 거리(524)는 라이너층(522)의 두께보다 작다. 상기 실시형태에 있어서, 라이너층(522)은 RRAM 디바이스(516)의 정상면 아래에 배열된 바닥면을 갖는 반면, 전도성 코어(520)는 RRAM 디바이스(516)의 정상면 아래에 배열된 바닥면을 갖는다. 일부 실시형태에 있어서, RRAM 디바이스(516)는 그 RRAM 디바이스(516)의 대향 측면들을 따라 배열된 측벽 스페이서(526)를 포함하고, 측벽 스페이서(526)는 상부 금속 상호접속 배선(518)과 RRAM 디바이스(516) 사이에 횡방향으로 배열될 수 있다.
도 6 내지 도 12는 상측 상호접촉 배선과 접촉하는 RRAM 디바이스를 포함한 IC를 형성하는 방법을 나타내는 일부 실시형태의 단면도(600-1200)이다. 상호접속 배선과 접촉하는 상부 전극을 구비한 RRAM 디바이스를 형성하는 방법을 참조하여, 도 6 내지 도 12에 도시하는 단면도를 설명하지만, 이들 도면에 도시하는 구조는 그 형성 방법에 제한된다기보다는 그 방법과는 별개로 분리될 수 있는 것이 이해될 것이다.
도 6의 단면도(600)에 도시하는 바와 같이, 하부 상호접속층이 기판(102) 위의 제1 ILD층(104a) 내에 형성된다. 하부 상호접속층은 메모리 영역(202) 내의 기판(102) 위에 배열된 제1 하부 상호접속 구조(206)와, 로직 영역(204) 내의 기판(102) 위에 배열된 제2 하부 상호접속 구조(214)를 포함한다. 다양한 실시형태에 있어서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이 등의 임의 타입의 반도체 본체(예컨대, 실리콘, SiGe, SOI 등)와 함께, 그것과 연관된 임의의 다른 타입의 금속층, 디바이스, 반도체 및/또는 에피택셜층을 포함할 수 있다. 일부 실시형태에 있어서, 하부 상호접속층은 제1 상호접속 배선층과 기판(102) 사이에 배열된 전도성 컨택을 포함할 수 있다. 다른 실시형태(도시 생략)에서는, 하부 상호접속 구조가 하나 이상의 상호접속 배선에 의해 기판(102)으로부터 분리된 상호접속 비아를 포함할 수도 있다. 또 다른 실시형태(도시 생략)에서는, 하부 상호접속층이 상호접속 배선을 포함할 수도 있다.
일부 실시형태에 있어서, 제1 하부 상호접속 구조(206)와 제2 하부 상호접속 구조(214)는 싱글 다마신 공정(single damascene process)을 이용하여 형성될 수 있다. 예를 들어, 제1 하부 상호접속 구조(206)와 제2 하부 상호접속 구조(214)는 기상 증착 공정(예컨대, 원자층 적층, 물리적 기상 증착, 화학적 기상 증착 등)을 이용해 기판(102) 위에 제1 ILD층(104a)을 형성함으로써 형성될 수 있다. 제1 ILD층(104a)은 그 제1 ILD층(104a) 내에 복수의 캐비티를 규정하기 위해 선택적으로 에칭된다. 복수의 캐비티에는 제1 전도성 금속이 충전된다. 다양한 실시형태에 있어서, 제1 전도성 재료는 예컨대 구리, 텅스텐, 알루미늄, 및/또는 탄소 나노튜브를 포함할 수 있다. 일부 실시형태에 있어서, 제1 전도성 재료는 도금 공정(예컨대, 전해 도금, 무전해 도금)에 의해 적층될 수 있다. 다른 실시형태에 있어서, 제1 전도성 재료는 기상 증착 기술(예컨대, CVD, PVD, ALD, PE-ALD 등)을 이용해서 적층될 수 있다. 일부 실시형태에서는, 제1 전도성 재료를 복수의 캐비티에 충전하기 전에, 하나 이상의 라이너층(도시 생략)이 복수의 캐비티 내에 적층될 수도 있다.
도 7의 단면도(700)에 도시하는 바와 같이, RRAM 스택(701)이 메모리 영역(202) 내의 그리고 로직 영역(204) 내의 제1 ILD층(104a) 위에 형성된다. 일부 실시형태에 있어서, 제1 ILD층(104a) 위에 하부 전극층(702)을, 하부 전극층(702) 위에 유전체 데이터 저장층(704)을, 그리고 유전체 데이터 저장층(704) 위에 상부 전극층(706)을 형성함으로써 RRAM 스택(701)이 형성될 수 있다. 일부 실시형태에 있어서, 하부 전극층(702)은 하부 상호접속층 위에 형성된 확산 배리어층(도시 생략)에 형성될 수 있다.
다양한 실시형태에 있어서, 하부 전극층(702), 유전체 데이터 저장층(704), 및 하부 전극층(706)은 기상 증착 기술(예컨대, CVD, PVD, ALD, PE-ALD 등)을 이용해 적층될 수 있다. 다양한 실시형태에 있어서, 하부 전극층(702)과 상부 전극층(706)은 금속 질화물 또는 금속을 포함할 수 있다. 예컨대, 일부 실시형태에 있어서, 하부 전극(702) 및/또는 상부 전극(706)은 예컨대 백금(Pt), 알루미늄-구리(AlCu), 티탄 질화물(TiN), 금(Au), 티탄(Ti), 탄탈(Ta), 탄탈 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및/또는 구리(Cu) 등의 전도성 재료를 포함할 수 있다. 다양한 실시형태에 있어서, 유전체 데이터 저장층(704)은 예컨대 니켈 산화물(NiO), 티탄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 아연 산화물(ZnO), 턴스텐 산화물(WO3), 알루미늄 산화물(Al2O3), 탄탈 산화물(TaO), 몰리브덴 산화물(MoO), 및/또는 구리 산화물(CuO)을 포함할 수 있다.
도 8의 단면도(800)에 도시하는 바와 같이, 메모리 영역(202) 내에 RRAM 디바이스(108)를 규정하기 위해 (도 7의) RRAM 스택(701)이 패터닝된다. RRAM 디바이스(108)는 하부 전극(110)과, 하부 전극(110) 위에 배열된 유전체 데이터 저장층(112), 및 유전체 데이터 저장층(112) 위에 배열된 상부 전극(114)을 포함한다. 일부 실시형태에 있어서, RRAM 디바이스(108)는 제1 하부 상호접속 구조(206)의 측벽을 지나 제1 거리(d1)만큼 연장될 수 있다. 다른 실시형태(도시 생략)에 있어서, RRAM 디바이스(108)는 제1 하부 상호접속 구조(206)의 측벽으로부터 후퇴되어 위치될 수 있다.
일부 실시형태에 있어서, (도 7의) RRAM 스택(701)은 마스킹층에 의해 덮이지 않은 영역(예컨대, 포토레지스트층 및/또는 하드마스크층)에서 그 RRAM 스택을 에칭제에 선택적으로 노출시킴으로써 패터닝될 수 있다. 일부 실시형태에 있어서, 에칭제는 불소종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학반응을 갖는 건식 에칭제를 포함할 수도 있다. 다른 실시형태에서는, 에칭제가 불산(HF)을 포함하는 습식 에칭제를 포함할 수도 있다. 일부 실시형태에서는, RRAM 스택을 패터닝하여 로직 영역(204) 내에서 RRAM 스택을 제거할 수 있다.
일부 실시형태에 있어서, 측벽 스페이서(318)는 RRAM 디바이스(108)의 대향 측면들 상에 형성될 수 있다. 상기 실시형태에 있어서, 측벽 스페이서(318)는 제1 ILD층(104a) 위에 스페이서층을 적층함으로써 형성될 수 있다. 후속으로 스페이서층이 에칭되어, 수평면으로부터 스페이서층이 제거되고, 측벽 스페이서(318)인 RRAM 디바이스(108)의 대향 측면들을 따르는 스페이서층은 남겨진다. 다양한 실시형태에 있어서, 스페이서층은 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(예컨대, SiON), 또는 유사 재료를 포함할 수 있다.
도 9의 단면도(900)에 도시하는 바와 같이, 제2 ILD층(104b)이 RRAM 디바이스(108) 위에 형성된다. 제2 ILD층(104b)은 기상 증착 기술(예컨대, CVD, PVD, ALD, PE-ALD 등)을 이용해서 형성될 수 있다. 일부 실시형태에서는, 제2 ILD층(104b)을 형성하기 전에 제1 ILD층(104a) 위에 제1 에칭 정지층(ESL)(103a)이 형성될 수도 있다. 제1 ESL(103a)은 측벽을 따라 그리고 RRAM 디바이스(108)의 상면 위에 연장된다. 그러나, 제1 ESL(103a)이 RRAM 스택의 패터닝 후에 적층되기 때문에, 제1 ESL(103a)은 RRAM 디바이스(108) 아래로 연장되지 않는다. 이에, RRAM 디바이스(108)는 에칭 정지층에 의해 제1 ILD층(104a)과 분리되지 않는다.
도 10의 단면도(1000)에 도시하는 바와 같이, 제2 ILD층(104b) 내에 제2 복수의 캐비티(1002-1004)를 규정하기 위해 제2 ILD층(104b)이 선택적으로 에칭된다. 일부 실시형태에 있어서, 제2 ILD층(104b)은 마스킹층(1006)에 의해 덮이지 않은 영역에서 제2 ILD층(104b)을 에칭제(108)에 선택적으로 노출시킴으로써 패터닝될 수 있다. 다양한 실시형태에 있어서, 에칭제(1008)는 건식 에칭제(예컨대, CF4, CHF3, C4F8 등) 또는 습식 에칭제(불산)를 포함할 수 있다. 일부 실시형태에 있어서, RRAM 디바이스(108)의 상면 아래 거리(1010)를 두고 배열된 하면에 의해, RRAM 디바이스(108)를 덮는 캐비티(1002)가 규정될 수 있다.
일부 실시형태에서는, 측벽 스페이서(318)가 RRAM 디바이스(108)의 대향 측면들을 따라 배열되고, 에칭제(1008)는 제2 ILD층(104b)보다 낮은 에칭률로 측벽 스페이서(318)를 에칭하는 에칭 선택성(etching selectivity)을 가질 수 있다. 상기 실시형태에 있어서, 에칭제(1008)가 제2 ILD층(104b)보다 적게 측벽 스페이서(308)를 에칭함에 따라, 측벽 스페이서(308)는 캐비티(1002)의 바닥면 위의 위치로 연장된다.
도 11의 단면도(1100)에 도시하는 바와 같이, 제2 복수의 캐비티(1002-1004) 내에 제2 전도성 재료가 형성된다. 다양한 실시형태에 있어서, 제2 전도성 재료는 예컨대 구리, 텅스텐, 알루미늄, 및/또는 탄소 나노튜브를 포함할 수 있다. 다양한 실시형태에 있어서, 제2 전도성 재료는 도금 공정(예컨대, 전해 도금, 무전해 도금)에 의해 또는 기상 증착 기술(예컨대, CVD, PVD, ALD 등)에 의해 적층될 수 있다. RRAM 디바이스(108) 위에 상부 상호접속 배선(208)을 그리고 제2 하부 상호접속 구조(214) 위에 제1 상호접속 배선(216)을 형성하기 위해, 제2 전도성 재료의 적층 후에 평탄화 공정(예컨대, 화학적 기계 평탄화 공정)이 (라인(1102)을 따라) 행해질 수 있다. 상부 상호접속 배선(208)은 RRAM 디바이스(108)의 대향 측벽들을 지나 제2 거리(d2)만큼 측방향으로 연장된다.
도 12의 단면도(1200)에 도시하는 바와 같이, 상부 상호접속 배선(208)과 제1 상호접속 배선(216) 위에 각각 존재하는 위치에서 제3 ILD층(104c) 내에 제1 상호접속 비아(210)와 제2 상호접속 비아(218)가 형성된다. 제1 상호접속 비아(210)는 상부 상호접속 배선(208)의 하나 이상의 측벽으로부터 제3 거리(d3)만큼 후퇴되어 위치된다. 추가 상호접속 배선(212)이 제1 상호접속 비아(210) 위의 제3 ILD층(104c) 내에 형성될 수 있고, 제2 상호배선 배선(220)이 제1 상호접속 비아(210) 위의 제3 ILD층(104c) 내에 형성될 수 있다.
일부 실시형태에 있어서, 제1 상호접속 비아(210), 제2 상호접속 비아(218), 추가 상호접속 배선(212), 및 제2 상호접속 배선(220)은 복수의 비아홀과 그 복수의 비아홀을 덮는 복수의 금속 트렌치를 형성하도록 구성된 에칭제(예컨대, CF4, CHF3, C4F8, HF 등)에 제3 ILD층(104c)을 선택적으로 노출시키는 이중 다마신 공정을 이용해서 형성될 수 있다. 제3 전도성 재료(예컨대, 구리, 알루미늄, 탄소 나노튜브 등)가 후속해서 복수의 비아홀 및 금속 트렌치 내에 형성된다. 일부 실시형태에서는, 제3 ILD층(104c)을 형성하기 전에 제2 ILD층(104b) 위에 제2 에칭 정지층(ESL)(103b)이 형성될 수도 있다.
도 13은 상호접속 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법(1300)의 일부 실시형태의 흐름도이다.
개시하는 방법(예컨대, 방법(1300, 2200))에 관해 일련의 단계(act) 또는 이벤트(event)로서 예시하고 설명하지만, 예시하는 그러한 단계 또는 이벤트의 순서는 제한적인 것으로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계들이 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 단계가 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
1302에서, 하부 상호접속 구조가 기판 위의 제1 ILD(inter-level dielectric)층 내에 형성된다. 다양한 실시형태에 있어서, 하부 상호접속 구조는 상호접속 컨택, 상호접속 비아, 또는 상호접속 배선을 포함할 수 있다. 도 6은 단계 1302에 대응하는 일부 실시형태의 단면도(600)를 나타내고 있다.
1304에서, 하부 상호접속 구조 위에 RRAM 디바이스가 형성된다. 도 7 내지 도 8은 단계 1304에 대응하는 일부 실시형태의 단면도(700-800)를 나타내고 있다.
1306에서, RRAM 디바이스 위에 제2 ILD층이 형성된다. 도 9는 단계 1306에 대응하는 일부 실시형태의 단면도(900)를 나타내고 있다.
1308에서, 제2 ILD층의 상면으로부터 RRAM 디바이스의 상면까지 연장되는 캐비티를 규정하기 위해 제2 ILD층이 패터닝된다. 도 10은 단계 1308에 대응하는 일부 실시형태의 단면도(1000)를 나타내고 있다.
1310에서, 상부 상호접속 배선이 캐비티 내에 형성된다. 상부 상호접속 배선은 RRAM 디바이스의 대향 측벽들을 지나 연장된다. 도 11은 단계 1310에 대응하는 일부 실시형태의 단면도(1100)를 나타내고 있다.
1312에서, 상부 상호접속 배선 위에 제3 ILD층이 형성된다. 도 12는 단계 1312에 대응하는 일부 실시형태의 단면도(1200)를 나타내고 있다.
1314에서, 상부 상호접속 배선 위에 형성된다면, 상호접속 비아가 상부 상호접속 배선의 하나 이상의 최외측 측벽으로부터 후퇴되어 위치된다. 도 12는 단계 1314에 대응하는 일부 실시형태의 단면도(1200)를 나타내고 있다.
도 14 내지 도 21은 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 대안적 방법을 나타내는 일부 실시형태의 단면도(1400-2100)이다. 상호접속 배선과 접촉하는 상부 전극을 구비한 RRAM 디바이스를 형성하는 방법을 참조하여, 도 14 내지 도 21에 도시하는 단면도를 설명하지만, 이들 도면에 도시하는 구조는 그 형성 방법에 제한된다기보다는 그 방법과는 별개로 분리될 수 있는 것이 이해될 것이다.
도 14의 단면도(1400)에 도시하는 바와 같이, 하부 상호접속층이 기판(102) 위의 제1 ILD층(404a) 내에 형성된다. 하부 상호접속층은 메모리 영역(202) 내에 배열된 제1 하부 상호접속 구조(206)와, 로직 영역(402) 내에 배열된 제2 하부 상호접속 구조(214)를 포함한다.
도 15의 단면도(1500)에 도시하는 바와 같이, 제2 ILD층(404b)이 메모리 영역(202) 내의 그리고 로직 영역(402) 내의 제1 ILD층(404a) 위에 형성된다. 후속으로 제1 상호접속 배선(406)이 로직 영역(402)의 제2 ILD층(404b) 내에 형성된다. 제1 상호접속 배선(406)은 제2 하부 상호접속 구조(214)를 덮는다. 일부 실시형태에서는, 제2 ILD층(404b)을 형성하기 전에 제1 ILD층(404a) 위에 제1 에칭 정지층(ESL)(403a)이 형성될 수도 있다. 일부 실시형태에 있어서, 제1 상호접속 배선(406)은 싱글 다마신 공정을 이용하여 형성된다.
도 16의 단면도(1600)에 도시하는 바와 같이, 제2 ILD층(404b)이 메모리 영역(202) 내에서 제거된다. 일부 실시형태에 있어서, 제2 ILD층(404b)은, 마스킹층(1602)에 의해 덮이지 않은 영역(1604)에서 제2 ILD층(404b)을 에칭제에 선택적으로 노출시킴으로써 제거될 수 있다. 다양한 실시형태에 있어서, 에칭제(1606)는 건식 에칭제(예컨대, CF4, CHF3, C4F8 등) 또는 습식 에칭제(불산)를 포함할 수 있다.
도 17a의 단면도(1700)에 도시하는 바와 같이, 제1 하부 상호접속 구조(206) 위의 메모리 영역(202) 내에 RAM 디바이스(108)가 형성된다. RRAM 디바이스(108)는 하부 전극(110)과 상부 전극(114) 사이에 배열된 유전체 데이터 저장층(112)을 포함한다. 일부 실시형태에 있어서, 도 17b의 단면도(1702)에 도시하는 바와 같이, RRAM 디바이스(108)의 대향 측벽들을 따라 측벽 스페이서(318)가 형성될 수 있다. 상기 실시형태에 있어서, 측벽 스페이서(318)는 제1 ILD층(404a) 위에 스페이서층을 적층함으로써 형성될 수 있다. 후속으로 스페이서층이 에칭되어, 수평면으로부터의 스페이서층이 제거되고, 측벽 스페이서(318)인 RRAM 디바이스(108)의 대향 측면들을 따르는 스페이서층은 남겨진다.
도 18의 단면도(1800)에 도시하는 바와 같이, 제3 ILD층(404c)이 형성된다. 제3 ILD층(404c)은 메모리 영역(202) 내에서 제1 ILD층(404a)과 RRAM 디바이스(108) 위에 형성된다. 제3 ILD층(404c)이 로직 영역(402) 내의 제2 ILD층(404b) 위에 형성된다. 일부 실시형태에서는, 제3 ILD층(404c)을 형성하기 전에 메모리 영역(202)과 로직 영역(402) 내에 제2 에칭 정지층(ESL)(403b)이 형성될 수도 있다.
도 19의 단면도(1900)에 도시하는 바와 같이, 복수의 캐비티(1902-1904)를 형성하기 위해 제3 ILD층(404c)이 패터닝된다. 복수의 캐비티(1902-1904)는 제3 ILD층(404c)의 상면으로부터 RRAM 디바이스(108)의 상면까지 수직으로 연장되는 제1 캐비티(1902)를 포함한다. 복수의 캐비티(1902-1904)는, 제3 ILD층(404c)의 상면을 따라 배열되며 상호접속 배선 트렌치를 규정하는 상부 영역(1904a)과, 제1 상호접속 배선(406) 위에 배열되는 비아 홀을 규정하는 하부 영역(1904b)을 가진 제2 캐비티(1904)도 포함한다.
도 20의 단면도(2000)에 도시하는 바와 같이, 복수의 캐비티(1902-1904) 내에 제2 전도성 재료가 형성된다. RRAM 디바이스(108) 위에 상부 상호접속 배선(208)을 그리고 제1 상호접속 배선(406) 위에 제1 상호접속 비아(408)와 제2 상호접속 배선(410)을 형성하기 위한, 제2 전도성 재료의 형성 후에 평탄화 공정(예컨대, 화학적 기계 평탄화 공정)이 (라인(2002)을 따라) 행해질 수 있다. 상부 상호접속 배선(208)은 RRAM 디바이스(108)의 대향 측벽들을 지나 제2 거리(d2)만큼 측방향으로 연장된다.
도 21의 단면도(2100)에 도시하는 바와 같이, 제4 ILD층(404d)이 메모리 영역(202) 내의 그리고 로직 영역(402) 내의 제3 ILD층(404c) 위에 형성된다. 추가 상호접속 비아(2102)와 상호접속 배선(2104)이 제4 ILD층(404d) 내에 형성된다. 일부 실시형태에서는, 추가 상호접속 비아(2102)와 상호접속 배선(2104)을 형성하기 전에 메모리 영역(202)과 로직 영역(402) 내에 제3 에칭 정지층(ESL)(403c)이 형성될 수도 있다. 일부 실시형태에 있어서, 추가 상호접속 비아(2102)와 상호접속 배선(2104)은 이중 다마신 공정을 이용하여 형성될 수 있다.
도 22는 상호접촉 배선과 접촉하는 상부 전극을 가진 RRAM 디바이스를 포함한 IC를 형성하는 방법(2200)의 일부 대안적 실시형태의 흐름도이다.
2202에서, 하부 상호접속 구조가 메모리 영역 및 로직 영역의 기판 위의 제1 ILD(inter-level dielectric)층 내에 형성된다. 일부 실시형태에 있어서, 하부 상호접속 구조는 메모리 영역 내에 형성된 제1 하부 상호접속 구조와 로직 영역 내에 형성된 제2 하부 상호접속 구조를 포함할 수 있다. 도 14는 단계 2202에 대응하는 일부 실시형태의 단면도(1400)를 나타내고 있다.
2204에서, 제2 ILD층이 메모리 영역과 로직 영역 내의 제1 ILD층 위에 형성된다. 도 15는 단계 2204에 대응하는 일부 실시형태의 단면도(1500)를 나타내고 있다.
2206에서, 제1 상호접속 배선이 로직 영역 내의 제2 ILD층에 형성된다. 제1 상호접속 배선은 제2 하부 상호접속 구조 위에 형성될 수 있다. 도 15는 단계 2206에 대응하는 일부 실시형태의 단면도(1500)를 나타내고 있다.
2208에서, 메모리 영역 내에서 제2 ILD층이 제거된다. 도 16은 단계 2208에 대응하는 일부 실시형태의 단면도(1600)를 나타내고 있다.
2210에서, 메모리 영역 내의 제1 하부 상호접속 구조 위에 RRAM 디바이스가 형성된다. 도 17은 단계 2210에 대응하는 일부 실시형태의 단면도(1700)를 나타내고 있다.
2212에서, 메모리 영역 내의 RRAM 디바이스 위에 그리고 로직 영역 내의 제2 ILD층 위에 제3 ILD층이 형성된다. 도 18은 단계 2212에 대응하는 일부 실시형태의 단면도(1800)를 나타내고 있다.
2214에서, 제3 ILD층 내에 캐비티를 규정하기 위해 제3 ILD층이 패터닝된다. 캐비티는 제3 ILD층의 상면으로부터 RRAM 디바이스의 상면까지 연장되는 제1 캐비티와, 제3 ILD층의 상면으로부터 제1 상호접속 배선의 상면까지 연장되는 제2 캐비티를 포함한다. 도 19는 단계 2214에 대응하는 일부 실시형태의 단면도(1900)를 나타내고 있다.
2216에서, RRAM 디바이스의 대향 측벽들을 지나 연장되는 상부 상호접속 배선이, RRAM 디바이스 위에서 제3 ILD층 내의 제1 캐비티 안에 형성된다. 도 20은 단계 2216에 대응하는 일부 실시형태의 단면도(2000)를 나타내고 있다.
2218에서, 제1 상호접속 배선 위에서 제3 ILD층의 제2 캐비티 안에 상호접속 비아와 제2 상호접속 배선이 형성된다. 도 20은 단계 2218에 대응하는 일부 실시형태의 단면도(2000)를 나타내고 있다.
2220에서, 메모리 영역 내에서 그리고 로직 영역 내에서 제3 ILD층 위의 제4 ILD층 내에 추가 상호접속 비아와 상호접속 배선이 형성된다. 도 21은 단계 2218에 대응하는 일부 실시형태의 단면도(2100)를 나타내고 있다.
이에, 일부 실시형태에 있어서, 본 개시내용은, RRAM(resistive random access memory) 디바이스의 상부 접극과 접촉하는 상호접속 배선을 구비하여 상부 전극과의 양호한 전기 접속을 제공함으로써, RRAM 디바이스의 프로세스 윈도우를 증가시키고 낮은 상부 전극 저항을 제공하기 위한, 집적 칩에 관한 것이다.
일부 실시형태에 있어서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은, 기판 위에 배열되며, 하부 전극과 상부 전극 사이에 배치된 유전체 데이터 저장층을 포함하는 RRAM(resistive random access memory) 디바이스를 포함한다. 상부 상호접속 배선이 상부 전극의 상면과 접촉하고, 상호접속 비아가 상부 상호접속 배선 상으로 배열된다. 상호접속 비아는 상부 상호접속 배선의 하나 이상의 측벽으로부터 후퇴되어 위치된다.
다른 실시형태에 있어서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 기판 위에 배열된 제1 ILD(inter-level dielectric)층으로 둘러싸이는 하부 상호접속 구조를 포함한다. RRAM(resistive random access memory)가 하부 상호접속 구조 위에 배열되고 제2 ILD층으로 둘러싸인다. RRAM 디바이스는 하부 전극와 상부 전극 사이에 배치된 유전체 데이터 저장층을 포함한다. 상부 상호접속 배선이 상부 전극의 상면과 접촉한다. 상부 상호접속 배선은 RRAM 디바이스의 대향하는 최외측 측벽들을 지나 연장된다.
또 다른 실시형태에 있어서, 본 개시내용은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 반도체 기판 위의 ILD(inter-level dielectric)층 내에 하부 상호접속 구조를 형성하는 단계를 포함한다. 상기 방법은 하부 상호접속 구조 위에 RRAM 디바이스를 형성하는 단계와, RRAM 디바이스 위에 제2 ILD층을 형성하는 단계를 더 포함한다. 상기 방법은 제2 ILD층의 상면으로부터 RRAM 디바이스의 상면까지 연장되는 캐비티를 규정하기 위해 제2 ILD층을 패터닝하는 단계를 더 포함한다. 상기 방법은 제2 ILD층 내의 캐비티 안에, RRAM 디바이스의 대향 측벽들을 지나 연장되는 상부 상호접속 배선을 형성하는 단계를 더 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 칩에 있어서,
기판 위에 배열되며, 하부 전극과 상부 전극 사이에 배치된 유전체 데이터 저장층을 포함하는 RRAM(resistive random access memory) 디바이스와,
상기 상부 전극의 상면과 접촉하는 상부 상호접속 배선과,
상기 상부 상호접속 배선 상으로 배열되는 상호접속 비아를 포함하고, 상기 상호접속 비아는 상기 상부 상호접속 배선의 하나 이상의 최외측 측벽들로부터 후퇴되어 위치되는 것인 집적 칩.
2. 제1항에 있어서, 상기 상부 상호접속 배선은 상기 RRAM 디바이스의 대향하는 최외측 측벽들을 지나 연장되는 것인 집적 칩.
3. 제1항에 있어서,
상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 상부 상호접속 배선의 높이보다 높은 높이를 갖는 것인 집적 칩.
4. 제1항에 있어서,
상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 상부 상호접속 배선의 높이보다 낮은 높이를 갖는 것인 집적 칩.
5. 제1항에 있어서, 상기 상부 상호접속 배선은 전도성 코어와, 상기 전도성 코어의 하면과 측벽들을 따라 배열되는 하나 이상의 라이너층을 포함하는 것인 집적 칩.
6. 제1항에 있어서, 상기 상부 상호접속 배선은 상기 RRAM 디바이스의 상면 아래로 연장되는 것인 집적 칩.
7. 제1항에 있어서,
상기 상부 상호접속 배선은 상기 상부 상호접속 배선의 하면 내에 오목부(recess)를 규정하는 측벽들을 갖고,
상기 RRAM 디바이스는 상기 오목부 내에 매립되는 것인 집적 칩.
8. 제1항에 있어서,
상기 RRAM 디바이스와 상기 상부 상호접속 배선을 둘러싸는 ILD(inter-level dielectric)층을 더 포함하고, 상기 상부 상호접속 배선은 상기 ILD층의 정상면(top surface)으로 연장되는 것인 집적 칩.
9. 제8항에 있어서,
상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 ILD층의 바닥면(bottom surface)으로부터 상기 ILD층의 상기 정상면까지 연장되는 것인 집적 칩.
10. 제8항에 있어서,
상기 ILD층의 바닥면을 따라 배열되는 제1 에칭 정지층과, 상기 ILD층의 정상을 따라 배열되는 제2 에칭 정지층을 더 포함하고, 상기 ILD층은 상기 제1 에칭 정지층과 상기 제2 에칭 정지층 사이에 연속으로 연장되는 것인 집적 칩.
11. 집적 칩에 있어서,
기판 위에 배열된 제1 ILD(inter-level dielectric)층으로 둘러싸이는 하부 상호접속 구조와,
상기 하부 상호접속 구조 위에 배열되며 제2 ILD층으로 둘러싸이는 RRAM(resistive random access memory) 디바이스로서, 하부 전극과 상부 전극 사이에 배치된 유전체 데이터 저장층을 포함하는 상기 RRAM 디바이스와,
상기 상부 전극의 상면과 접촉하는 상부 상호접속 배선을 포함하고, 상기 상부 상호접속 배선은 상기 RRAM 디바이스의 대향하는 최외측 측벽들을 지나 연장되는 것인 집적 칩.
12. 제11항에 있어서, 상기 상부 상호접속 배선은 상기 RRAM 디바이스의 대향 측벽들을 지나 연장되는 것인 집적 칩.
13. 제11항에 있어서, 상기 상부 상호접속 배선은 상기 상부 전극의 상면으로부터 상기 제2 ILD층의 정상면까지 연장되는 것인 집적 칩.
14. 제11항에 있어서,
상기 제1 ILD층과 상기 제2 ILD층 사이에 배열되는 에칭 정지층을 더 포함하는 집적 칩.
15. 제14항에 있어서, 상기 에칭 정지층은 상기 RRAM 디바이스의 대향 측벽들을 따라 연장되는 것인 집적 칩.
16. 제11항에 있어서,
상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 상부 상호접속 배선의 높이보다 높은 높이를 갖는 것인 집적 칩.
17. 제11항에 있어서,
상기 RRAM 디바이스의 측벽들을 따라 배열되는 측벽 스페이서들을 더 포함하고, 상기 측벽 스페이서들은 상기 RRAM 디바이스의 측벽들과 상기 상부 상호접속 배선 사이에 횡방향으로 배열되는 것인 집적 칩.
18. 집적 칩을 형성하는 방법에 있어서,
기판 위의 제1 ILD(inter-level dielectric)층 내에 하부 상호접속 구조를 형성하는 단계와,
상기 하부 상호접속 구조 위에 RRAM 디바이스를 형성하는 단계와,
상기 RRAM 디바이스 위에 제2 ILD층을 형성하는 단계와,
제2 ILD층의 상면으로부터 RRAM 디바이스의 상면까지 연장되는 캐비티를 규정하기 위해 상기 제2 ILD층을 패터닝하는 단계와,
상기 제2 ILD층 내의 캐비티 안에, 상기 RRAM 디바이스의 대향 측벽들을 지나 연장되는 상부 상호접속 배선을 형성하는 단계를 포함하는 집적 칩 형성 방법.
19. 제18항에 있어서,
상기 상부 상호접속 배선 위에 제3 ILD층을 형성하는 단계와,
상기 상부 상호접속 배선 위의 위치에서 상기 제3 ILD층 내에 상호접속 비아를 형성하는 단계를 더 포함하고, 상기 상호접속 비아는 상기 상부 상호접속 배선의 하나 이상의 최외측 측벽들로부터 후퇴되어 위치되는 것인 집적 칩 형성 방법.
20. 제18항에 있어서,
상기 제2 ILD층 내의 상기 캐비티 안에 전도성 재료를 적층하는 단계와,
상기 전도성 재료와 상기 제2 ILD층에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 집적 칩 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 위에 배열되며, 하부 전극과 상부 전극 사이에 배치된 유전체 데이터 저장층(storage layer)을 포함하는 RRAM(resistive random access memory) 디바이스;
    상기 상부 전극의 상면과 접촉하는 상부 상호접속 배선;
    상기 상부 상호접속 배선 상으로 배열되는 상호접속 비아 - 상기 상호접속 비아는 상기 상부 상호접속 배선의 하나 이상의 최외측 측벽들로부터 후퇴되어 위치(set back)됨 - ;
    상기 RRAM 디바이스의 측벽들을 따라 배열되는 측벽 스페이서들; 및
    상기 측벽 스페이서들을 따라 연장하는 에칭 정지층 - 상기 측벽 스페이서들은 상기 에칭 정지층의 최상부 표면 위로 돌출함 - 을 포함하고,
    상기 상부 상호접속 배선은 상기 RRAM 디바이스의 대향하는 최외측 측벽들을 지나 연장되는 것인 집적 칩.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 상부 상호접속 배선의 높이보다 높은 높이를 갖는 것인 집적 칩.
  4. 제1항에 있어서,
    상기 상부 상호접속 배선으로부터 측방향으로 오프셋되는 위치에서 상기 기판 위에 배열되는 제1 상호접속 배선을 더 포함하고, 상기 제1 상호접속 배선은 상기 상부 상호접속 배선의 높이보다 낮은 높이를 갖는 것인 집적 칩.
  5. 제1항에 있어서, 상기 상부 상호접속 배선은 전도성 코어와, 상기 전도성 코어의 하면과 측벽들을 따라 배열되는 하나 이상의 라이너층을 포함하는 것인 집적 칩.
  6. 제1항에 있어서, 상기 상부 상호접속 배선은 상기 RRAM 디바이스의 상면 아래로 연장되는 것인 집적 칩.
  7. 제1항에 있어서,
    상기 상부 상호접속 배선은 상기 상부 상호접속 배선의 하면 내에 오목부(recess)를 규정하는 측벽들을 갖고,
    상기 RRAM 디바이스는 상기 오목부 내에 매립되는 것인 집적 칩.
  8. 제1항에 있어서,
    상기 RRAM 디바이스와 상기 상부 상호접속 배선을 둘러싸는 ILD(inter-level dielectric)층을 더 포함하고, 상기 상부 상호접속 배선은 상기 ILD층의 정상면(top surface)으로 연장되는 것인 집적 칩.
  9. 집적 칩에 있어서,
    기판 위에 배열된 제1 ILD(inter-level dielectric)층으로 둘러싸이는 하부 상호접속 구조;
    상기 하부 상호접속 구조 위에 배열되며 제2 ILD층으로 둘러싸이는 RRAM(resistive random access memory) 디바이스로서, 하부 전극과 상부 전극 사이에 배치된 유전체 데이터 저장층(storage layer)을 포함하는 상기 RRAM 디바이스;
    상기 상부 전극의 상면과 접촉하는 상부 상호접속 배선으로서, 상기 RRAM 디바이스의 대향하는 최외측 측벽들을 지나 연장되는, 상기 상부 상호접속 배선;
    상기 상부 상호접속 배선 상으로 배열되는 상호접속 비아로서, 상기 상부 상호접속 배선의 하나 이상의 최외측 측벽들로부터 후퇴되어 위치되는(set back), 상기 상호접속 비아;
    상기 RRAM 디바이스의 측벽들을 따라 배열되는 측벽 스페이서들; 및
    상기 측벽 스페이서들을 따라 연장하는 에칭 정지층을 포함하고, 상기 측벽 스페이서들은 상기 에칭 정지층의 최상부 표면 위로 돌출하는 것인, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 위의 제1 ILD(inter-level dielectric)층 내에 하부 상호접속 구조를 형성하는 단계;
    상기 하부 상호접속 구조 위에 RRAM 디바이스를 형성하는 단계;
    상기 RRAM 디바이스의 측벽들을 따라 배열되는 측벽 스페이서들을 형성하는 단계;
    상기 측벽 스페이서들을 따라 연장하는 에칭 정지층을 형성하는 단계;
    상기 RRAM 디바이스 위에 제2 ILD층을 형성하는 단계;
    상기 제2 ILD층의 상면으로부터 상기 RRAM 디바이스의 상면까지 연장되는 캐비티를 규정하기 위해 상기 제2 ILD층 및 상기 에칭 정지층을 패터닝함으로써, 상기 측벽 스페이서들은 상기 에칭 정지층의 최상부 표면 위로 돌출하는 것인 단계;
    상기 제2 ILD층 내의 캐비티 안에, 상기 RRAM 디바이스의 대향 측벽들을 지나 연장되는 상부 상호접속 배선을 형성하는 단계;
    상기 상부 상호접속 배선 위에 제3 ILD층을 형성하는 단계; 및
    상기 상부 상호접속 배선 위의 위치에서 상기 제3 ILD층 내에 상호접속 비아를 형성하는 단계로서, 상기 상호접속 비아는 상기 상부 상호접속 배선의 하나 이상의 최외측 측벽들로부터 후퇴되어 위치되는(set back) 것인, 상기 상호접속 비아를 형성하는 단계
    를 포함하는 집적 칩 형성 방법.
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