TWI653727B - 積體晶片及其形成方法 - Google Patents

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Abstract

一種積體電路及其形成方法，積體電路具有與電阻式隨機存取記憶體元件的上電極接觸的內連導線。在某些實施例中，積體電路包括電阻式隨機存取記憶體元件，且電阻式隨機存取記憶體元件具有配置於下電極與上電極之間的資料儲存介電層。內連導線接觸上電極的上表面，且內連介層窗排列於內連導線上。內連介層窗自內連導線的一或多個最外側壁往內退縮。內連導線具有能在內連導線與上電極之間提供良好電性連接的相對大的尺寸，藉此增大電阻式隨機存取記憶體元件的製程裕度。

Description

積體晶片及其形成方法
本發明的實施例是有關於一種積體晶片及其形成方法。
諸多現代電子元件含有用以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體會在接通電源時儲存資料，而非揮發性記憶體則能夠在電源被移除時儲存資料。電阻式隨機存取記憶體（RRAM）有望成為下一代非揮發性記憶體技術。電阻式隨機存取記憶體的結構簡單、所佔單元面積小、開關電壓低且開關時間快，並且與互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）製造製程相容。
在某些實施例中，本發明是有關於一種積體晶片。所述積體晶片包括電阻式隨機存取記憶體（RRAM）元件，所述電阻式隨機存取記憶體元件排列於基底之上且包括配置於下電極與上電極之間的資料儲存介電層。上部內連導線接觸所述上電極的上表面，且內連介層窗排列於所述上部內連導線上。所述內連介層窗自所述上部內連導線的一或多個最外側壁往內退縮。
在其他實施例中，本發明是有關於一種積體晶片。所述積體晶片包括下部內連結構，所述下部內連結構被第一層間介電（ILD）層所環繞且排列於基底之上。電阻式隨機存取記憶體（RRAM）元件排列於所述下部內連結構之上並被第二層間介電層所環繞。所述電阻式隨機存取記憶體元件包括配置於下電極與上電極之間的資料儲存介電層。上部內連導線接觸所述上電極的上表面。所述上部內連導線延伸超過所述電阻式隨機存取記憶體元件的兩個相對的最外側壁。
在又一些其他實施例中，本發明是有關於一種形成積體晶片的方法。所述方法包括在基底之上的第一層間介電（ILD）層內形成下部內連結構。所述方法更包括在所述下部內連結構之上形成電阻式隨機存取記憶體元件，及在所述電阻式隨機存取記憶體元件之上形成第二層間介電層。所述方法更包括將所述第二層間介電層圖案化，以界定出自所述第二層間介電層的上表面延伸至所述電阻式隨機存取記憶體元件的上表面的空腔。所述方法更包括在所述第二層間介電層中的所述空腔內形成上部內連導線，所述上部內連導線延伸超過所述電阻式隨機存取記憶體元件的兩個相對的側壁。
以下發明提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個組件或特徵與另一（其他）組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
電阻式隨機存取記憶體（RRAM）元件一般包括高介電常數介電材料層（high-k dielectric material），高介電常數介電材料層排列於在後端製程（back-end-of-the-line，BEOL）金屬堆疊內配置的上導電電極與下導電電極之間。電阻式隨機存取記憶體元件被配置成基於各電阻狀態之間的可逆切換過程來運作。此種可逆切換是藉由選擇性地形成穿過高介電常數介電材料層的導電絲（conductive filament）而達成。舉例而言，正常情況下為絕緣的高介電常數介電材料層亦可能藉由在導電電極於其兩端施加電壓以形成穿過高介電常數介電材料層延伸的導電絲進而導電。具有第一（例如，高）電阻狀態的電阻式隨機存取記憶體元件對應於第一資料值（例如，邏輯‘0’），而具有第二（例如，低）電阻狀態的電阻式隨機存取記憶體元件對應於第二資料值（例如，邏輯‘1’）。
通常，電阻式隨機存取記憶體元件具有與上覆（overlying）內連導線接觸的上電極（上覆內連導線自上電極的最外側壁往內退縮）。然而，由於技術節點的特徵尺寸藉由按比例縮小而減小，因此電阻式隨機存取記憶體元件的上電極變小。由於上電極的尺寸變小，因此電阻式隨機存取記憶體元件的製程裕度變小，且將內連介層窗準確地搭接於上電極上的難度更高。舉例而言，由於上電極的尺寸減小，因此覆蓋容差及臨界尺寸（critical dimension，CD）容差的尺寸相較於上電極的尺寸而言在百分比上變大。在將內連介層窗搭接於上電極上時出現的錯誤可能導致上電極與內連介層窗之間存在不良電性連接。不良電性連接可能導致高電阻連接，且甚至會導致元件故障。
本揭露是有關於一種具有內連導線的積體電路及其形成方法，其中內連導線與電阻式隨機存取記憶體（RRAM）元件的上電極接觸。在某些實施例中，積體晶片包括排列於基底之上的電阻式隨機存取記憶體元件。電阻式隨機存取記憶體元件具有排列於下電極與上電極之間的介電層。內連導線接觸上電極。內連介層窗排列於內連導線上且自內連導線的一或多個最外側壁往內退縮（set back）。內連導線具有能在內連導線與上電極之間提供良好電性連接的相對大的尺寸，藉此增大電阻式隨機存取記憶體元件的製程裕度。
圖1為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片的剖視圖，其中電阻式隨機存取記憶體具有與上覆內連導線接觸的上電極。
積體晶片100包括覆於基底102上的介電結構104內配置的電阻式隨機存取記憶體元件108。介電結構104包括環繞內連層的多個堆疊之層間介電（inter-level dielectric，ILD）層104a-104c。電阻式隨機存取記憶體元件108包括下電極110、排列於下電極110之上的資料儲存介電層112及排列於資料儲存介電層112之上的上電極114。下電極110包含導電材料，資料儲存介電層112包含具有可變電阻的介電材料，且上電極114包含導電材料。
電阻式隨機存取記憶體元件108排列於在介電結構104內排列的下部內連結構106之上。電阻式隨機存取記憶體元件108具有與下部內連結構106的側壁在側向上偏置（laterally offset）的側壁。在某些實施例中，電阻式隨機存取記憶體元件108可延伸超過下部內連結構106的側壁一第一距離d1 （例如，當下部內連結構106為內連介層窗時）。在其他實施例（圖中未示出）中，電阻式隨機存取記憶體元件108可自下部內連結構106的側壁往內退縮（例如，當下部內連結構106為內連導線時）。
上部內連導線116排列於電阻式隨機存取記憶體元件108之上。上部內連導線116在側向上延伸超過電阻式隨機存取記憶體元件108的兩相對側壁一第二距離d2 。在某些實施例中，上部內連導線116直接接觸電阻式隨機存取記憶體元件108的上電極114。應理解，如本文所述，上部內連導線116可包括沿上部內連導線116的下表面及/或側壁排列的一或多個襯層（圖中未示出）。舉例而言，所述一或多個襯層可包括用以防止金屬離子擴散至周圍介電結構104中的擴散阻障層。
上部內連導線116及電阻式隨機存取記憶體元件108可排列於同一層間介電層內（例如，排列於多個垂直地鄰近的蝕刻終止層（etch stop layer，ESL）之間）。舉例而言，在某些實施例中，上部內連導線116及電阻式隨機存取記憶體元件108可配置於第二層間介電層104b內，且此第二層間介電層104b環繞下部內連結構106的第一層間介電層104a之上。在其他實施例中，下部內連結構106可被與電阻式隨機存取記憶體元件108及上部內連導線116相同的層間介電層所環繞。
內連介層窗118排列於上部內連導線116上（使得電阻式隨機存取記憶體元件108藉由上部內連導線116而與內連介層窗118分隔開）。內連介層窗118自上部內連導線116的一或多個側壁往內退縮一第三距離d3 。附加內連導線120可排列於內連介層窗118之上。在某些實施例中，內連介層窗118及附加內連導線120排列於同一層間介電層內。舉例而言，內連介層窗118及附加內連導線120可排列於位在第二層間介電層104b之上的第三層間介電層104c內。
由於上部內連導線116延伸超過電阻式隨機存取記憶體元件108的兩個相對的側壁，因此不但可增大電阻式隨機存取記憶體元件108的製程裕度，且會在上電極114與上部內連導線116之間提供良好電性連接。良好電性連接使電阻式隨機存取記憶體元件108較不易於出現加工錯誤（例如，覆蓋錯誤、臨界尺寸（CD）錯誤等）。
圖2為某些附加實施例中具有電阻式隨機存取記憶體元件的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。
積體晶片200包括記憶體區202及邏輯區204。記憶體區202包括排列於基底102之上配置的第一層間介電層104a內的第一下部內連結構206。在各種實施例中，基底102可包括任何類型的半導體主體及與其相關聯的任何其他類型的內連層及/或元件。在某些實施例中，第一下部內連結構206可包括排列於第一內連導線與基底102之間的導電接點。在其他實施例（圖中未示出）中，第一下部內連結構206可包括藉由一或多個內連導線而與基底102分隔開的內連介層窗。在又一實施例（圖中未示出）中，第一下部內連結構206可包括內連導線。
電阻式隨機存取記憶體元件108排列於第一下部內連結構206之上，且上部內連導線208排列於電阻式隨機存取記憶體元件108之上。電阻式隨機存取記憶體元件108及上部內連導線208排列於第一層間介電層104a之上的第二層間介電層104b內。上部內連導線208具有與電阻式隨機存取記憶體元件108接觸的下表面208L以及與第一內連介層窗210接觸的上表面208U。附加內連導線212排列於第一內連介層窗210之上。第一內連介層窗210及附加內連導線212排列於第二層間介電層104b之上的第三層間介電層104c內。
在某些實施例中，上部內連導線208從電阻式隨機存取記憶體元件108的上表面向下延伸一距離207。在此實施例中，上部內連導線208具有在上部內連導線208的下表面208L內界定出凹陷（recess）的內部側壁209。電阻式隨機存取記憶體元件108嵌置於凹陷內，以使得上部內連導線208在側向上環繞電阻式隨機存取記憶體元件108的最外側壁。換言之，電阻式隨機存取記憶體元件108嵌置於上部內連導線208之下。
邏輯區204包括排列於第一層間介電層104a內的第二下部內連結構214。在各種實施例中，第二下部內連結構214可包括導電接點、內連介層窗或內連導線。第一內連導線216排列在位於第二下部內連結構214之上的第二層間介電層104b內。第二內連介層窗218排列於第一內連導線216之上，且第二內連導線220排列於第二內連介層窗218之上。在某些實施例中，第二內連介層窗218及第二內連導線220排列於第三層間介電層104c內。
上部內連導線208及第一內連導線216延伸至第二層間介電層104b的上表面222。上部內連導線208具有第一高度h1 ，第一高度h1 小於第一內連導線216的第二高度h2 。在某些實施例中，上部內連導線208的下表面208L排列在位於第一內連導線216的下表面216L上方的位置處。在某些實施例中，上部內連導線208及第一內連導線216具有上表面208U與上表面216U，且上表面208U與上表面216U實質上共平面（例如，在化學機械平坦化（chemical mechanical planarization，CMP）製程的容差內為平坦的）。
圖3為某些附加實施例中具有電阻式隨機存取記憶體元件的電阻式隨機存取記憶體單元的積體晶片300的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。儘管積體晶片300被視作具有1T1R（一個電晶體與一個電阻器）電阻式隨機存取記憶體元件結構，然而應知，在其他實施例中所揭露電阻式隨機存取記憶體元件可採用其他電阻式隨機存取記憶體元件結構（例如，2T2R）。
積體晶片300包括具有電阻式隨機存取記憶體元件316的記憶體區302，電阻式隨機存取記憶體元件316排列於介電結構104內，且介電結構104包括藉由第一蝕刻終止層（ESL）103a與第二蝕刻終止層103b而分隔開的多個層間介電層104a至104c。記憶體區302包括排列於基底102內的第一電晶體元件306a。第一電晶體元件306a包括藉由通道區307而分隔開的源極區308s及汲極區308d。第一電晶體元件306a亦包括藉由閘極介電層309而與通道區307分隔開的閘電極310。隔離結構303（例如，淺溝渠隔離結構（shallow trench isolation structure））可排列於第一電晶體元件306a的一或多側，以在第一電晶體元件306a與鄰近的電晶體元件之間提供隔離。
源極區308s藉由包括一或多個導電接點、內連導線及/或內連介層窗的第一內連層堆疊313而耦合至選擇線（select-line）312。閘電極310藉由包括一或多個導電接點、內連導線及/或內連介層窗的第二內連層堆疊317而耦合至字元線（word-line）314。汲極區308d藉由包括一或多個導電接點、內連導線及/或內連介層窗的第三內連層堆疊319而耦合至電阻式隨機存取記憶體元件316的下電極110。電阻式隨機存取記憶體元件316的下電極110藉由資料儲存介電層112而與上電極114分隔開。上部內連導線320進一步將電阻式隨機存取記憶體元件316的上電極114耦合至上覆於電阻式隨機存取記憶體元件316上的位元線（bit-line）322。
在電阻式隨機存取記憶體元件316的運作期間，選擇線312、字元線314及位元線322被配置成對電阻式隨機存取記憶體元件316施加電壓。下電極110與上電極114之間的電壓差將產生延伸至資料儲存介電層112中的電場。所述電場作用於資料儲存介電層112內的氧空缺（oxygen vacancy），進而形成導電路徑（例如，包含氧空缺）於整個資料儲存介電層112上。根據所施加電壓，資料儲存介電層112將在與第一資料狀態及第二資料狀態相關聯的各電阻狀態之間經歷可逆改變。
在某些實施例中，電阻式隨機存取記憶體元件316的兩個相對的側面上可排列有側壁間隔壁318。在各種實施例中，側壁間隔壁318可包含例如氮化矽、氮氧化矽或二氧化矽。在某些實施例中，側壁間隔壁318可將上部內連導線320的內部側壁與上電極114的側壁在側向上間隔開（乃因在積體晶片300的製造期間側壁間隔壁318對蝕刻的抗性強於層間介電層104b）。在某些實施例中，在第一層間介電層104a與第二層間介電層104b之間延伸的第一蝕刻終止層103a沿電阻式隨機存取記憶體元件316的兩對側延伸至上部內連導線320的下表面。第一蝕刻終止層103a可直接接觸側壁間隔壁318的側壁。由於第一蝕刻終止層103a沿電阻式隨機存取記憶體元件316的側壁延伸，因此電阻式隨機存取記憶體元件316可不藉由蝕刻終止層而與第一層間介電層104a分隔開。
在某些實施例中，第一內連層堆疊313及第二內連層堆疊317分別包括與電阻式隨機存取記憶體元件316在側向上分隔開的內連導線311及315。內連導線311及315延伸於第二層間介電層104b的下表面與上表面之間。上部內連導線320自第二層間介電層104b的上表面延伸至位於第二層間介電層的下表面之上的位置，以使得上部內連導線320具有較內連導線311及315的高度小的高度。在某些實施例中，上部內連導線320及內連導線311及315可具有實質上共平面的（例如，在化學機械平坦化製程的容差內為平坦的）上表面。
在某些實施例中，積體晶片300可更包括具有排列於基底102內的第二電晶體元件306b的邏輯區304。在邏輯區304內的第二層間介電層104b內排列有第一內連導線324。在某些實施例中，第一內連導線324在記憶體區302內具有與金屬內連導線311及315的高度實質上相等的高度。
圖4為某些替代性實施例中具有電阻式隨機存取記憶體元件的電阻式隨機存取記憶體單元的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。
積體晶片400包括記憶體區302及邏輯區402。記憶體區包括排列於位於基底102之上的第三層間介電層404c內的電阻式隨機存取記憶體元件316。第三層間介電層404c藉由第二蝕刻終止層（ESL）403b而與第一層間介電層404a分隔開。在某些實施例中，第三層間介電層404c接觸第二蝕刻終止層403b的上表面，而第一層間介電層404a接觸第二蝕刻終止層403b的下表面。上部內連導線320排列於第三層間介電層404c內的電阻式隨機存取記憶體元件316之上。上部內連導線320延伸超過電阻式隨機存取記憶體元件316的兩相對側壁。
邏輯區402包括排列於第一層間介電層404a之上的第二層間介電層404b內的第一內連導線406。第二層間介電層404b藉由第一蝕刻終止層403a而與第一層間介電層404a分隔開。藉由第二蝕刻終止層403b而與第二層間介電層404b分隔開的第三層間介電層404c內排列有第一內連介層窗408及第二內連導線410。在某些實施例中，第一蝕刻終止層403a與第二蝕刻終止層403b可包含相同材料。在其他實施例中，第一蝕刻終止層403a與第二蝕刻終止層403b可包含不同材料。
第一內連導線406具有較電阻式隨機存取記憶體元件316的高度小的第一高度，且第二內連導線410具有較上部內連導線320的高度小的第二高度。此使得電阻式隨機存取記憶體元件316的頂表面與第一內連介層窗408對準，進而使得沿電阻式隨機存取記憶體元件316的上表面延伸的線412與第一內連介層窗408交叉。
圖5為某些附加實施例中具有電阻式隨機存取記憶體元件的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆金屬內連導線接觸。
積體晶片500包括記憶體區502及邏輯區504，記憶體區502及邏輯區504分別具有配置在基底102之上的介電結構506內的多個後端製程（BEOL）金屬內連層。在某些實施例中，介電結構506可包括多個堆疊的層間介電質（ILD）層506a-506f。在各種實施例中，多個層間介電層506a-506f可包含一或多種介電材料，例如低介電常數介電材料或超低介電常數（ultra-low-k，ULK）介電材料。在某些實施例中，所述一或多種介電材料可包括SiO2 、SiCO、氟矽酸鹽玻璃（fluorosilicate glass）、磷酸鹽玻璃（phosphate glass）（例如，硼磷矽酸鹽玻璃（borophosphate silicate glass））等。在某些實施例中，在層間介電層506a-506f中的各鄰近層間介電層之間可配置有第一蝕刻終止層（ESL）505a-505e。舉例而言，在第一層間介電層506a與第二層間介電層506b之間配置有第一蝕刻終止層505a，在第二層間介電層506b與第三層間介電層506c之間配置有第二蝕刻終止層505b，等等。在各種實施例中，第一蝕刻終止層505a-505e可包含氮化物、碳化矽、摻雜碳的氧化物或其他相似材料。
第一層間介電層506a內排列有第一導電接點507a及第二導電接點507b。第一導電接點507a電性連接至第一電晶體元件306a且第二導電接點507b電性連接至第二電晶體元件306b。在各種實施例中，第一導電接點507a及第二導電接點507b可連接至源極區、汲極區或第一電晶體元件306a及第二電晶體元件306b的閘電極。在某些實施例中，第一導電接點507a與第二導電接點507b可包含例如鎢。
第一導電接點507a及第二導電接點507b之上配置有金屬內連導線508a-508e及金屬介層窗510a-510d的交替層。金屬內連導線508a-508e及金屬介層窗510a-510d包含導電材料。在某些實施例中，金屬內連導線508a-508e及金屬介層窗510a-510d包括導電核512及將導電核512與周圍的層間介電層分隔開的襯層514。在某些實施例中，襯層可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）。在某些實施例中，導電核512可包含例如銅及/或鋁及/或碳奈米管。
在某些實施例中，金屬內連導線508a-508e與金屬介層窗510a-510d可具有不同最小寬度（即，最小尺寸）值。舉例而言，金屬內連導線508a可具有第一最小寬度值（例如，小於或等於近似30奈米至40奈米），而內連導線508b可具有較第一最小寬度值大的第二最小寬度值（例如，大於或等於近似40奈米至50奈米）。在某些實施例中，金屬內連導線508a-508e及金屬介層窗510a-510d的最小寬度可隨著與基底102相距的距離增大而增大。
電阻式隨機存取記憶體元件516排列於金屬內連導線508c與上部金屬內連導線518之間。電阻式隨機存取記憶體元件516藉由層間介電層506e而與金屬介層窗510c在側向上分隔開。在某些實施例中，金屬介層窗510c可具有較電阻式隨機存取記憶體元件516的高度大的高度hv 。在此實施例中，上部金屬內連導線518具有較金屬內連導線508d的高度大的高度。
在某些實施例中，上部金屬內連導線518在電阻式隨機存取記憶體元件516的頂表面向下延伸一距離524。在某些實施例中，距離524大於襯層522的厚度。在此實施例中，襯層522及導電核520具有排列於電阻式隨機存取記憶體元件516的頂表面之下的底表面。在其他實施例（圖中未示出）中，距離524小於襯層522的厚度。在此實施例中，襯層522具有排列於電阻式隨機存取記憶體元件516的頂表面之下的底表面，同時導電核520具有排列於電阻式隨機存取記憶體元件516的頂表面之下的底表面。在電阻式隨機存取記憶體元件516包括沿電阻式隨機存取記憶體元件516的兩相對側面排列的側壁間隔壁526的某些實施例中，側壁間隔壁526可在側向上排列於上部金屬內連導線518與電阻式隨機存取記憶體元件516之間。
圖6至圖12為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的剖視圖600至1200，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。儘管圖6至圖12中所繪示出的剖視圖闡述了具有與內連導線接觸之上電極的電阻式隨機存取記憶體元件的形成方法，然而應知，圖中所繪示之結構並非僅限於所述之形成方法，而是可與所述方法獨立地使用。
如圖6所示之剖視圖600中所示，在基底102之上的第一層間介電層104a內形成下部內連層。下部內連層包括在記憶體區202內排列於基底102之上的第一下部內連結構206以及在邏輯區204內排列於基底102之上的第二下部內連結構214。在各種實施例中，基底102可包括例如半導體晶圓及/或晶圓上的一或多個晶粒（die on a wafer）等任何類型的半導體主體（例如，矽、SiGe、SOI）以及與其相關聯的任何其他類型的金屬層、元件、半導體及/或磊晶層等。在某些實施例中，下部內連層可包括排列於第一內連導線層與基底102之間的導電接點。在其他實施例（圖中未示出）中，下部內連層可包括藉由一或多個金屬內連導線而與基底102分隔開的內連介層窗。在又一些其他實施例（圖中未示出）中，下部內連層可包括內連導線。
在某些實施例中，可使用單鑲嵌製程（single damascene process）來形成第一下部內連結構206及第二下部內連結構214。舉例而言，第一下部內連結構206及第二下部內連結構214可藉由使用氣相沈積製程（例如，原子層沈積、物理氣相沈積、化學氣相沈積等）在基底102之上形成第一層間介電層104a形成第一下部內連結構206及第二下部內連結構214；選擇性地蝕刻第一層間介電層104a以在第一層間介電層104a內界定出多個空腔；以及以第一導電材料填充多個空腔。在各種實施例中，第一導電材料可包含例如銅、鎢、鋁及/或碳奈米管。在某些實施例中，可藉由鍍敷製程（plating process）（例如，電鍍製程（electro plating process）、無電鍍敷製程（electro-less plating process））來沈積第一導電材料。在其他實施例中，可使用氣相沈積技術（例如，化學氣相沈積、物理氣相沈積、原子層沈積、電漿增強型原子層沈積（plasma enhanced-atomic layer deposition，PE-ALD）等）來沈積第一導電材料。在某些實施例中，可在以第一導電材料填充多個空腔之前在空腔內沈積一或多個襯層（圖中未示出）。
如圖7所示之剖視圖700中所示，在記憶體區202內且在邏輯區204內在第一層間介電層104a之上形成電阻式隨機存取記憶體堆疊701。在某些實施例中，可藉由在第一層間介電層104a之上形成下電極層702、在下電極層702之上形成資料儲存介電層704及在資料儲存介電層704之上形成上電極層706來形成電阻式隨機存取記憶體堆疊701。在某些實施例中，可將下電極層702形成在下部內連層之上的擴散阻障層（圖中未示出）上。
在各種實施例中，可使用氣相沈積技術（例如，化學氣相沈積、物理氣相沈積、原子層沈積、電漿增強型原子層沈積等）來沈積下電極層702、資料儲存介電層704及上電極層706。在各種實施例中，下電極層702及上電極層706可包含金屬氮化物或金屬。舉例而言，在某些實施例中，下電極層702及/或上電極層706可包含鉑（Pt）、鋁銅（AlCu）、氮化鈦（TiN）、金（Au）、鈦（Ti）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）及/或銅（Cu））等導電材料。在各種實施例中，資料儲存介電層704可包含氧化鎳（NiO）、氧化鈦（TiO）、氧化鉿（HfO）、氧化鋯（ZrO）、氧化鋅（ZnO）、氧化鎢（WO3 ）、氧化鋁（Al2 O3 ）、氧化鉭（TaO）、氧化鉬（MoO）及/或氧化銅（CuO）。
如圖8所示之剖視圖800中所示，將電阻式隨機存取記憶體堆疊701（圖7所示）圖案化，以在記憶體區202內界定出電阻式隨機存取記憶體元件108。電阻式隨機存取記憶體元件108包括下電極110、排列於下電極110之上的資料儲存介電層112及排列於資料儲存介電層112之上的上電極114。在某些實施例中，電阻式隨機存取記憶體元件108可延伸超過第一下部內連結構206的側壁一第一距離d1 。在其他實施例（圖中未示出）中，電阻式隨機存取記憶體元件108可自第一下部內連結構206的側壁往內退縮。
在某些實施例中，可藉由在未被遮罩層（masking layer）（例如，光阻層（photoresist layer）及/或硬遮罩層（hardmask layer））的區域中將電阻式隨機存取記憶體堆疊選擇性地暴露至蝕刻劑，以將電阻式隨機存取記憶體堆疊701（圖7所示）圖案化。在某些實施例中，蝕刻劑可包括具有包含氟物質（例如，CF4 、CHF3 、C4 F8 等）的蝕刻化學品的乾式蝕刻劑。在其他實施例中，蝕刻劑可包括含有氫氟酸（hydroflouric acid，HF）的濕式蝕刻劑。在某些實施例中，將電阻式隨機存取記憶體堆疊圖案化可自邏輯區204內移除電阻式隨機存取記憶體堆疊。
在某些實施例中，可在電阻式隨機存取記憶體元件108的兩相對側面上形成側壁間隔壁318。在此實施例中，可藉由在第一層間介電層104a之上沈積間隔壁層來形成側壁間隔壁318。隨後蝕刻間隔壁層以自水平表面移除間隔壁層，進而留下沿電阻式隨機存取記憶體元件108的兩相對側面的間隔壁層，以作為側壁間隔壁318。在各種實施例中，間隔壁層可包含氮化矽、二氧化矽（SiO2 ）、氮氧化矽（例如，SiON）或相似材料。
如圖9所示之剖視圖900中所示，在電阻式隨機存取記憶體元件108之上形成第二層間介電層104b。可藉由氣相沈積技術（例如，化學氣相沈積、物理氣相沈積、原子層沈積、電漿增強型原子層沈積等）來形成第二層間介電層104b。在某些實施例中，可在形成第二層間介電層104b之前，先在第一層間介電層104a之上形成第一蝕刻終止層（ESL）103a。第一蝕刻終止層103a沿電阻式隨機存取記憶體元件108的側壁延伸且在電阻式隨機存取記憶體元件108的上表面之上延伸。然而，由於第一蝕刻終止層103a是在將電阻式隨機存取記憶體堆疊圖案化後沈積的，因此第一蝕刻終止層103a不在電阻式隨機存取記憶體元件108之下延伸。因此，電阻式隨機存取記憶體元件108不會藉由蝕刻終止層而與第一層間介電層104a分隔開。
如圖10所示之剖視圖1000中所示，選擇性地蝕刻第二層間介電層104b，以在第二層間介電層104b內界定出第二多個空腔1002-1004。在某些實施例中，可藉由在未被遮罩層1006所覆蓋的區域中將第二層間介電層104b選擇性地暴露至蝕刻劑1008，以將第二層間介電層104b圖案化。在各種實施例中，蝕刻劑1008可包含乾式蝕刻劑（例如，CF4 、CHF3 、C4 F8 等）或濕式蝕刻劑（氫氟酸）。在某些實施例中，可藉由排列於電阻式隨機存取記憶體元件108的上表面往下一距離1010處的下表面來界定出位於電阻式隨機存取記憶體元件108上的空腔1002。
在側壁間隔壁318沿電阻式隨機存取記憶體元件108的兩相對側面排列的某些實施例中，蝕刻劑1008可具有蝕刻選擇性，並以較第二層間介電層104b慢的速率蝕刻側壁間隔壁318。在此實施例中，蝕刻劑1008可較蝕刻第二層間介電層104b更少地蝕刻側壁間隔壁308，進而使得側壁間隔壁318延伸至位於空腔1002的底表面之上的位置。
如圖11所示之剖視圖1100中所示，在第二空腔1002-1004內形成第二導電材料。在各種實施例中，第二導電材料可包括例如銅、鎢、鋁及/或碳奈米管。在各種實施例中，可藉由鍍敷製程（例如，電鍍製程、無電鍍敷製程）或藉由氣相沈積技術（例如，化學氣相沈積、物理氣相沈積、原子層沈積等）來沈積第二導電材料。在沈積第二導電材料以分別在電阻式隨機存取記憶體元件108、第二下部內連結構214之上形成上部內連導線208、第一內連導線216之後（沿線1102），可執行平坦化製程（例如，化學機械平坦化製程）。上部內連導線208在側向上延伸超過電阻式隨機存取記憶體元件108的兩相對側壁一第二距離d2 。
如圖12所示之剖視圖1200中所示，在分別位於上部內連導線208及第一內連導線216上的位置處，於第三層間介電層104c內形成第一內連介層窗210及第二內連介層窗218。第一內連介層窗210自上部內連導線208的一或多個側壁往內退縮一第三距離d3 。可於第一內連介層窗210之上的第三層間介電層104c內形成附加內連導線212，並於第一內連介層窗210之上的在第三層間介電層104c內形成第二內連導線220。
在某些實施例中，可使用雙鑲嵌製程（dual damascene process）來形成第一內連介層窗210、第二內連介層窗218、附加內連導線212及第二內連導線220，雙鑲嵌製程將第三層間介電層104c選擇性地暴露至用以形成多個介層窗孔及位於介層窗孔上的多個金屬溝渠的蝕刻劑（例如，CF4 、CHF3 、C4 F8 、氫氟酸等）。隨後在多個介層窗孔及多個金屬溝渠中形成第三導電材料（例如，銅、鋁、碳奈米管等）。在某些實施例中，可在形成第三層間介電層104c之前在第二層間介電層104b之上形成第二蝕刻終止層（ESL）103b。
圖13為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的流程圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。
儘管以下將所揭露之方法（例如，方法1300-2200）說明及闡述為一系列動作或事件，然而應知，所說明的這些動作或事件的次序不應被解釋為具有限制意義。舉例而言，某些動作可以不同的次序發生及/或與除本文所說明者及/或所闡述者以外的其他動作或事件同時發生。另外，可能並不需要所有所說明動作來實作本文中所說明的一或多個態樣或實施例。此外，本文所繪示動作中的一或多者可在一或多個單獨動作及/或階段中施行。
在1302處，在基底之上的第一層間介電（ILD）層內形成下部內連結構。在各種實施例中，下部內連結構可包括內連接點、內連介層窗或內連導線。圖6說明了與動作1302相對應的剖視圖600的某些實施例。
在1304處，在下部內連結構之上形成電阻式隨機存取記憶體元件。圖7至圖8說明了與動作1304相對應的剖視圖700至800的某些實施例。
在1306處，在電阻式隨機存取記憶體元件之上形成第二層間介電層。圖9說明了與動作1306相對應的剖視圖900的某些實施例。
在1308處，將第二層間介電層圖案化以界定出自第二層間介電層的上表面延伸至電阻式隨機存取記憶體元件的上表面的空腔。圖10說明了與動作1308相對應的剖視圖1000的某些實施例。
在1310處，在空腔內形成上部內連導線。上部內連導線延伸超過電阻式隨機存取記憶體元件的兩個相對的側壁。圖11說明了與動作1310相對應的剖視圖1100的某些實施例。
在1312處，在上部內連導線之上形成第三層間介電層。圖12說明了與動作1312相對應的剖視圖1200的某些實施例。
在1314處，在上部內連導線之上形成內連介層窗，內連介層窗自上部內連導線的一或多個最外側壁往內退縮。圖12說明了與動作1314相對應的剖視圖1200的某些實施例。
圖14至圖21為某些替代性實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的剖視圖1400-2100，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。儘管圖14至圖21中所繪示出的剖視圖闡述了具有與內連導線接觸之上電極的電阻式隨機存取記憶體元件的形成方法，然而應知，圖中所繪示之結構並非僅限於所述之形成方法，而是可與所述方法獨立地使用。
如圖14所示之剖視圖1400中所示，在基底102之上在第一層間介電層404a內形成下部內連層。下部內連層包括在記憶體區202內排列的第一下部內連結構206及在邏輯區404內排列的第二下部內連結構214。
如圖15所示之剖視圖1500中所示，在記憶體區202以及邏輯區402內的第一層間介電層404a之上形成第二層間介電層404b。隨後，在邏輯區402內的第二層間介電層404b中形成第一內連導線406。第一內連導線406上覆於第二下部內連結構214上。在某些實施例中，可在形成第二層間介電層404b之前，在第一層間介電層404a之上形成第一蝕刻終止層（ESL）403a。在某些實施例中，使用單鑲嵌製程形成第一內連導線406。
如圖16所示之剖視圖1600中所示，自記憶體區202內移除第二層間介電層404b。在某些實施例中，可藉由在未被遮罩層1602所覆蓋的區域1604中將第二層間介電層404b選擇性地暴露至蝕刻劑1606，以移除第二層間介電層404b。在各種實施例中，蝕刻劑1606可包括乾式蝕刻劑（例如，CF4 、CHF3 、C4 F8 等）或濕式蝕刻劑（氫氟酸）。
如圖17A所示之剖視圖1700中所示，在在記憶體區202內的第一下部內連結構206之上形成電阻式隨機存取記憶體元件108。電阻式隨機存取記憶體元件108包括排列於下電極110與上電極114之間的資料儲存介電層112。在某些實施例中，如圖17B所示剖視圖1702中所示，可沿電阻式隨機存取記憶體元件108的兩個相對的側壁形成側壁間隔壁318。在此實施例中，可藉由在第一層間介電層404a之上沈積間隔壁層來形成側壁間隔壁318。隨後蝕刻間隔壁層以自水平表面移除間隔壁層，進而留下沿電阻式隨機存取記憶體元件108的兩個相對的側面的間隔壁層，以作為側壁間隔壁318。
如圖18所示之剖視圖1800中所示，形成第三層間介電層404c。在記憶體區202內的第一層間介電層404a及電阻式隨機存取記憶體元件108之上形成第三層間介電層404c。在邏輯區402內的第二層間介電層404b之上形成第三層間介電層404c。在某些實施例中，可在形成第三層間介電層404c之前，在記憶體區202及邏輯區402內形成第二蝕刻終止層（ESL）403b。
如圖19所示之剖視圖1900中所示，將第三層間介電層404c圖案化，以形成多個空腔1902-1904。空腔1902-1904包括自第三層間介電層404c的上表面垂直地延伸至電阻式隨機存取記憶體元件108的上表面的第一空腔1902。空腔1902-1904更包括具有上部區1904a及下部區1904b的第二空腔1904，上部區1904a沿第三層間介電層404c的上表面排列且界定出內連導線溝渠，下部區1904b界定出介層窗孔且排列於第一內連導線406之上。
如圖20所示之剖視圖2000中所示，在空腔1902-1904內形成第二導電材料。在形成第二導電材料以分別在電阻式隨機存取記憶體元件108、第二內連導線406之上形成上部內連導線208、第一內連介層窗408及第二內連導線410之後（沿線2002），可執行平坦化製程（例如，化學機械平坦化製程）。上部內連導線208在側向上延伸超過電阻式隨機存取記憶體元件108的兩個相對的側壁第二距離d2 。
如圖21所示之剖視圖2100中所示，在記憶體區202以及邏輯區402內的第三層間介電層404c之上形成第四層間介電層404d。第四層間介電層404d內形成有附加內連介層窗2102及附加內連導線2104。在某些實施例中，可在形成附加內連介層窗2102及附加內連導線2104之前，在記憶體區202及邏輯區402內形成第三蝕刻終止層（ESL）403c。在某些實施例中，可使用雙鑲嵌製程形成附加內連介層窗2102及附加內連導線2104。
圖22為某些替代性實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法2200的流程圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。
在2202處，在記憶體區及邏輯區中，於基底之上的第一層間介電質（ILD）層內形成下部內連結構。在某些實施例中，下部內連結構可包括在記憶體區內形成的第一下部內連結構及在邏輯區內形成的第二下部內連結構。圖14說明了與動作2202相對應的剖視圖1400的某些實施例。
在2204處，在記憶體區及邏輯區中在第一層間介電層之上形成第二層間介電層。圖15說明了與動作2204相對應的剖視圖1500的某些實施例。
在2206處，在邏輯區內的第二層間介電層中形成第一內連導線。可在第二下部內連結構之上形成第一內連導線。圖15說明了與動作2206相對應的剖視圖1500的某些實施例。
在2208處，自記憶體區內移除第二層間介電層。圖16說明了與動作2208相對應的剖視圖1600的某些實施例。
在2210處，在記憶體區內的第一下部內連結構之上形成電阻式隨機存取記憶體元件。圖17說明了與動作2210相對應的剖視圖1700的某些實施例。
在2212處，在記憶體區內的電阻式隨機存取記憶體元件之上以及在邏輯區內的第二層間介電層之上形成第三層間介電層。圖18說明了與動作2212相對應的剖視圖1800的某些實施例。
在2214處，將第三層間介電層圖案化以在第三層間介電層內界定出空腔。空腔包括自第三層間介電層的上表面延伸至電阻式隨機存取記憶體元件的上表面的第一空腔，以及自第三層間介電層的上表面延伸至第一內連導線的上表面的第二空腔。圖19說明了與動作2214相對應的剖視圖1900的某些實施例。
在2216處，在電阻式隨機存取記憶體元件之上的第三層間介電層內在第一空腔內形成上部內連導線，上部內連導線延伸超過電阻式隨機存取記憶體元件的兩個相對的側壁。圖20說明了與動作2216相對應的剖視圖2000的某些實施例。
在2218處，在位於第一內連導線之上的第三層間介電層中的第二空腔內形成內連介層窗及第二內連導線。圖20說明了與動作2218相對應的剖視圖2000的某些實施例。
在2220處，在位於記憶體區以及邏輯區內的第三層間介電層之上的第四層間介電層內形成附加內連介層窗及附加內連導線。圖21說明了與動作2220相對應的剖視圖2100的某些實施例。
因此，在某些實施例中，本發明是有關於一種具有與電阻式隨機存取記憶體（RRAM）元件的上電極接觸的內連導線以提供與上電極的良好電性連接的積體電路，與上電極的良好電性連接會增大電阻式隨機存取記憶體元件的製程裕度並提供低的上電極電阻。
在某些實施例中，本發明是有關於一種積體晶片。所述積體晶片包括電阻式隨機存取記憶體（RRAM）元件，所述電阻式隨機存取記憶體元件排列於基底之上且包括配置於下電極與上電極之間的資料儲存介電層。上部內連導線接觸所述上電極的上表面，且內連介層窗排列於所述上部內連導線上。所述內連介層窗自所述上部內連導線的一或多個最外側壁往內退縮。
在其他實施例中，本發明是有關於一種積體晶片。所述積體晶片包括下部內連結構，所述下部內連結構被第一層間介電（ILD）層所環繞且排列於基底之上。電阻式隨機存取記憶體（RRAM）元件排列於所述下部內連結構之上並被第二層間介電層所環繞。所述電阻式隨機存取記憶體元件包括配置於下電極與上電極之間的資料儲存介電層。上部內連導線接觸所述上電極的上表面。所述上部內連導線延伸超過所述電阻式隨機存取記憶體元件的兩個相對的最外側壁。
在又一些其他實施例中，本發明是有關於一種形成積體晶片的方法。所述方法包括在基底之上的第一層間介電（ILD）層內形成下部內連結構。所述方法更包括在所述下部內連結構之上形成電阻式隨機存取記憶體元件，及在所述電阻式隨機存取記憶體元件之上形成第二層間介電層。所述方法更包括將所述第二層間介電層圖案化，以界定出自所述第二層間介電層的上表面延伸至所述電阻式隨機存取記憶體元件的上表面的空腔。所述方法更包括在所述第二層間介電層中的所述空腔內形成上部內連導線，所述上部內連導線延伸超過所述電阻式隨機存取記憶體元件的兩個相對的側壁。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100、200、300、400、500‧‧‧積體晶片
102‧‧‧基底
103a、505a‧‧‧第一蝕刻終止層
103b、505b‧‧‧第二蝕刻終止層
104、506‧‧‧介電結構
104a、506a‧‧‧第一層間介電層
104b、506b‧‧‧第二層間介電層
104c、506c‧‧‧第三層間介電層
106‧‧‧下部內連結構
108、316、516‧‧‧電阻式隨機存取記憶體元件
110‧‧‧下電極
112、704‧‧‧資料儲存介電層
114‧‧‧上電極
116、208、320‧‧‧上部內連導線
118‧‧‧內連介層窗
120、212‧‧‧附加內連導線
202、302、502‧‧‧記憶體區
204、304、402、504‧‧‧邏輯區
206‧‧‧第一下部內連結構
207、524、1010‧‧‧距離
208L、216L‧‧‧下表面
208U、216U、222‧‧‧上表面
209‧‧‧內部側壁
210、408‧‧‧第一內連介層窗
214‧‧‧第二下部內連結構
216、324、406‧‧‧第一內連導線
218‧‧‧第二內連介層窗
220、410‧‧‧第二內連導線
303‧‧‧隔離結構
306a‧‧‧第一電晶體元件
306b‧‧‧第二電晶體元件
307‧‧‧通道區
308d‧‧‧汲極區
308s‧‧‧源極區
309‧‧‧閘極介電層
310‧‧‧閘電極
311、315、508b‧‧‧內連導線
312‧‧‧選擇線
313‧‧‧第一內連層堆疊
314‧‧‧字元線
317‧‧‧第二內連層堆疊
318、526‧‧‧側壁間隔壁
319‧‧‧第三內連層堆疊
322‧‧‧位元線
403a‧‧‧第一蝕刻終止層
403b‧‧‧第二蝕刻終止層
403c‧‧‧第三蝕刻終止層
404a‧‧‧第一層間介電層
404b‧‧‧第二層間介電層
404c‧‧‧第三層間介電層
404d‧‧‧第四層間介電層
412、1102、2002‧‧‧線
505c、505d、505e‧‧‧蝕刻終止層
506d、506e、506f‧‧‧層間介電層
507a‧‧‧第一導電接點
507b‧‧‧第二導電接點
508a、508c、508d‧‧‧金屬內連導線
508e‧‧‧金屬內連導線
510a、510b、510c、510d‧‧‧金屬介層窗
512、520‧‧‧導電核
514、522‧‧‧襯層
518‧‧‧上部金屬內連導線
600、700、800、900、1000、1100、1200、1400、1500、1600、1700、1702、1800、1900、2000、2100‧‧‧剖視圖
701‧‧‧電阻式隨機存取記憶體堆疊
702‧‧‧下電極層
706‧‧‧上電極層
1002、1004‧‧‧空腔
1006、1602‧‧‧遮罩層
1008、1606‧‧‧蝕刻劑
1300、2200‧‧‧方法
1302、1304、1306、1308、1310、1312、1314、2202、2204、2206、2208、2210、2212、2214、2216、2218、2220‧‧‧動作
1604‧‧‧區域
1902‧‧‧第一空腔
1904‧‧‧第二空腔
1904a‧‧‧上部區
1904b‧‧‧下部區
2102‧‧‧附加內連介層窗
2104‧‧‧附加內連導線
d1 ‧‧‧第一距離
d2 ‧‧‧第二距離
d3 ‧‧‧第三距離
h1 ‧‧‧第一高度
h2 ‧‧‧第二高度
hv ‧‧‧高度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片（integrated chip，IC）的剖視圖，其中電阻式隨機存取記憶體具有與上覆內連導線接觸的上電極。 圖2為某些附加實施例中具有電阻式隨機存取記憶體元件的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。 圖3為某些附加實施例中具有電阻式隨機存取記憶體元件的電阻式隨機存取記憶體單元的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。 圖4為某些替代性實施例中具有電阻式隨機存取記憶體元件的電阻式隨機存取記憶體單元的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆內連導線接觸。 圖5為某些附加實施例中具有電阻式隨機存取記憶體元件的積體晶片的剖視圖，其中電阻式隨機存取記憶體元件的上電極與上覆金屬內連導線接觸。 圖6至圖12為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的剖視圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。 圖13為某些實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的流程圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。 圖14至圖21為某些替代性實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的剖視圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。 圖22為某些替代性實施例中包括電阻式隨機存取記憶體元件的積體晶片的形成方法的流程圖，其中電阻式隨機存取記憶體元件具有與上覆內連導線接觸的上電極。

Claims (14)

  1. 一種積體晶片，包括：電阻式隨機存取記憶體元件，排列於基底之上且包括配置於下電極與上電極之間的資料儲存介電層；上部內連導線，沿著介面直接接觸所述上電極的上表面，而所述介面從所述電阻式隨機存取記憶體元件的第一外緣連續地延伸至所述電阻式隨機存取記憶體元件的第二外緣，且所述上部內連導線延伸超過所述電阻式隨機存取記憶體元件的所述第一外緣與所述第二外緣；以及內連介層窗，排列於所述上部內連導線上。
  2. 如申請專利範圍第1項所述的積體晶片，其中所述上部內連導線延伸於所述電阻式隨機存取記憶體元件的所述上表面之下。
  3. 如申請專利範圍第1項所述的積體晶片，其中所述電阻式隨機存取記憶體元件嵌置於所述上部內連導線之下。
  4. 如申請專利範圍第1項所述的積體晶片，更包括：層間介電(ILD)層，環繞所述電阻式隨機存取記憶體元件及所述上部內連導線，其中所述上部內連導線延伸至所述層間介電層的頂表面。
  5. 如申請專利範圍第4項所述的積體晶片，更包括：第一內連導線，排列於所述基底之上且位於與所述上部內連導線在側向上偏置的位置處，其中所述第一內連導線自所述層間介電層的底表面延伸至所述層間介電層的所述頂表面。
  6. 如申請專利範圍第4項所述的積體晶片，更包括：沿所述層間介電層的底表面排列的第一蝕刻終止層以及沿所述層間介電層的頂部排列的第二蝕刻終止層，其中所述層間介電層在所述第一蝕刻終止層與所述第二蝕刻終止層之間連續延伸。
  7. 一種積體晶片，包括：下部內連結構，被第一層間介電(ILD)層所環繞且排列於基底之上；電阻式隨機存取記憶體(RRAM)元件，排列於所述下部內連結構之上並被第二層間介電層所環繞，其中所述電阻式隨機存取記憶體元件包括配置於下電極與上電極之間的資料儲存介電層；以及上部內連導線，沿著介面直接接觸所述上電極的上表面，其中所述介面伸超過所述電阻式隨機存取記憶體元件的兩個相對的最外側壁。
  8. 如申請專利範圍第7項所述的積體晶片，其中所述上部內連導線延伸於所述電阻式隨機存取記憶體元件的所述上表面之下，或所述上部內連導線自所述上電極的所述上表面延伸至所述第二層間介電層的頂表面。
  9. 如申請專利範圍第7項所述的積體晶片，更包括：蝕刻終止層，排列於所述第一層間介電層與所述第二層間介電層之間。
  10. 如申請專利範圍第9項所述的積體晶片，其中所述蝕刻終止層沿所述電阻式隨機存取記憶體元件的側壁延伸。
  11. 如申請專利範圍第1項或第7項所述的積體晶片，更包括；第一內連導線，排列於所述基底之上且位於與所述上部內連導線在側向上偏置的位置處，其中所述第一內連導線的高度大於或小於所述上部內連導線的高度。
  12. 如申請專利範圍第7項所述的積體晶片，更包括：側壁間隔壁，沿所述電阻式隨機存取記憶體元件的側壁排列，其中所述側壁間隔壁在側向上排列於所述上部內連導線與所述電阻式隨機存取記憶體元件的側壁之間。
  13. 一種形成積體晶片的方法，包括：在基底之上在第一層間介電(ILD)層內形成下部內連結構；在所述下部內連結構之上形成電阻式隨機存取記憶體元件；在所述電阻式隨機存取記憶體元件之上形成第二層間介電層；將所述第二層間介電層圖案化，以界定出自所述第二層間介電層的上表面延伸至所述電阻式隨機存取記憶體元件的上表面的空腔；以及在所述第二層間介電層中在所述空腔內形成上部內連導線，所述上部內連導線沿著介面直接接觸所述上電極的上表面，而所述介面連續地延伸超過所述電阻式隨機存取記憶體元件的兩個相對的側壁。
  14. 如申請專利範圍第13項所述的方法，更包括：在所述上部內連導線之上形成第三層間介電層；以及在所述上部內連導線之上的位置處在所述第三層間介電層內形成內連介層窗，其中所述內連介層窗自所述上部內連導線的一或多個最外側壁往內退縮。
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