TWI770662B - 積體晶片、記憶體元件及其形成方法 - Google Patents

積體晶片、記憶體元件及其形成方法 Download PDF

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Abstract

在一些實施例中，本揭露內容是關於一種記憶體元件。 記憶體元件包含底部電極，底部電極安置於基底上方的下部層間介電(ILD)層內的下部內連線上方。資料儲存結構在底部電極上方。第一頂部電極層安置於資料儲存結構上方，且第二頂部電極層在第一頂部電極層上。第二頂部電極層與第一頂部電極層相比對氧化較不敏感。頂部電極通孔在第二頂部電極層上方且電耦接至第二頂部電極層。

Description

積體晶片、記憶體元件及其形成方法
本發明實施例是關於積體晶片、記憶體元件及其形成方法。
許多現代電子元件含有經組態以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在其向其供電時儲存資料，而非揮發性記憶體能夠在移除電源時儲存資料。電阻式隨機存取記憶體(resistive random-access memory；RRAM)元件是用於新一代非揮發性記憶體技術的一個有前景的候選。這是因為RRAM元件具有許多優勢，包含寫入時間快、耐久性高、電力消耗低以及對來自輻射的損害具有較低易感性。
在一些實施例中，本揭露內容是關於一種記憶體元件。記憶體元件包含：安置於基底上方的下部層間介電(ILD)層內的下部內連線上方的底部電極；安置於底部電極上方的資料儲存結構；安置於資料儲存結構上方的第一頂部電極層；在第一頂部電極層上的第二頂部電極層，所述第二頂部電極層與第一頂部電極 層相比對氧化較不敏感；以及在第二頂部電極層上方且電耦接至第二頂部電極層的頂部電極通孔。
在其他實施例中，本揭露內容是關於一種積體晶片。積體晶片包含安置於基底上方的記憶體元件，所述記憶體元件具有安置於底部電極與多層頂部電極之間的資料儲存結構；安置於多層頂部電極上方且電耦接至多層頂部電極的頂部電極通孔；所述多層頂部電極包含安置於資料儲存結構上方的第一頂部電極層，及在所述第一頂部電極層上且具有與第一頂部電極層不同的材料的第二頂部電極層；且所述第二頂部電極層具有比所述第一頂部電極層大的腐蝕電位。
在又其他實施例中，本揭露內容是關於一種形成記憶體元件的方法。所述方法包含：在基底上方的底部電極層上形成資料儲存層；在所述資料儲存層上方形成第一頂部電極層且在所述第一頂部電極層上方形成第二頂部電極層，所述第一頂部電極層具有比所述第二頂部電極層小的腐蝕電位；對所述第一頂部電極層及所述第二頂部電極層執行第一圖案化製程以界定多層頂部電極；以及對所述資料儲存層及所述底部電極層執行第二圖案化製程以界定資料儲存結構及底部電極。
100、200、300、500:積體晶片
102:基底
104:介電結構
104a、104b、104d、104L:下部ILD層
104c:堆疊ILD層
104e、104U:上部ILD層
106:下部內連線
106a、116b:導電芯
106b、110a:擴散障壁層
108:記憶體元件
110:底部電極
110b:底部金屬層
112:資料儲存結構
114:多層頂部電極
114a:第一頂部電極層
114b:第二頂部電極層
116:頂部電極通孔
116a:障壁層
118:非零距離
202:存取元件
202a、306a:源極區
202b、306b:汲極區
202c、306c:閘極結構
204:導電接點
206:內連線導線
208:內連線通孔
210:下部絕緣結構
210a:第一介電層
210b:第二介電層
212:覆蓋層
216:硬罩幕層
218:側壁間隙壁
220:上部絕緣結構
220a:第一絕緣層
220b:第二絕緣層
220c:第三絕緣層
222:頂部電極氧化物
302:嵌入式記憶體區
304:邏輯區
306:電晶體元件
308:內連線層
310:下部內連線層
312:上部內連線導線
400、606、608、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700:橫截面圖
402:中心區
404:周邊區
406、600:俯視圖
502:第一氧化物
504:第二氧化物
506:第三氧化物
508:第四氧化物
602:晶圓
604:晶粒區
604c:中心晶粒區
604e:邊緣晶粒區
607:氣隙
902:開口
1002:記憶體元件堆疊
1004:底部電極層
1006:資料儲存層
1008:第一頂部電極材料
1010:第二頂部電極材料
1102:第一蝕刻劑
1402:第二蝕刻劑
1602:第三蝕刻劑
1604a、1604b:介層窗孔
1606:罩幕層
1608:第一硬罩幕層
1610:第二硬罩幕層
1612:第三硬罩幕層
1800:方法
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828:動作
BL:位元線
d 1 :第一深度
d 2 :第二深度
SL:源極線
t 1 :第一厚度
t 2 :第二厚度
w 1 :第一寬度
w 2 :第二寬度
w 3 :第三寬度
w 4 :第四寬度
WL:字元線
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清晰起見而任意增加或減小各種特徵的尺寸。
圖1示出具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片的一些實施例的橫截面圖。
圖2示出具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片的一些額外實施例的橫截面圖。
圖3示出具有包括多層頂部電極的記憶體元件的積體晶片的一些額外實施例的橫截面圖。
圖4A至圖6C示出具有包括多層頂部電極的記憶體元件的積體晶片的一些額外實施例。
圖7至圖17示出形成具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片的方法的一些實施例的橫截面圖。
圖18示出形成具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片的方法的一些實施例的流程圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在 各種實例中重複附圖標號及/或字母。此重複是出於簡單性及清晰的目的，且本身不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及其類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
電阻式隨機存取記憶體(RRAM)元件通常形成於積體晶片的後段製程(back-end-of-the line；BEOL)上的層間介電(inter-level dielectric；ILD)層內。此類RRAM元件通常包括安置於底部電極與頂部電極之間的資料儲存結構。底部電極可耦接至下伏內連線，而頂部電極可藉由頂部電極通孔耦接至上覆內連線。頂部電極可藉由在資料儲存結構上方沉積及圖案化導電材料而形成。在圖案化之後，頂部電極由上部層間介電(ILD)層覆蓋，所述上部層間介電層隨後經蝕刻以界定暴露頂部電極的上部表面的頂部電極介層窗孔(top electrode via hole)。頂部電極介層窗孔填充有導電材料以界定頂部電極通孔(top electrode via)。
然而，在形成頂部電極介層窗孔與用導電材料填充頂部電極介層窗孔之間，頂部電極的上部表面可暴露於周圍環境(例如空氣)。周圍環境可致使氧化物沿頂部電極的經暴露上部表面形成。當隨後形成頂部電極通孔時，氧化物將頂部電極與頂部電極通孔分隔開。因為氧化物可具有相對較大厚度(例如，大於或等 於約20埃)，所以其增加頂部電極與頂部電極通孔之間的電阻。增加的電阻可導致相關聯的RRAM元件的效能不佳。
此外，由於製程容限，頂部電極與頂部電極通孔之間的電阻增加會沿晶圓的外邊緣更嚴重。舉例而言，製程容限可致使氧化物在晶圓的中心區內沿晶圓的外邊緣形成為更大厚度。氧化物厚度的不同致使沿晶圓的外邊緣的RRAM元件在頂部電極與頂部電極通孔之間具有電阻，所述電阻在比晶圓的中心區內的RRAM元件高約30%至40%之間。電阻的不同會使RRAM元件的不佳效能惡化及/或導致讀取及/或寫入資料至RRAM陣列變得額外困難。
在一些實施例中，本揭露內容是關於一種記憶體元件(例如RRAM元件)，其具有經組態以減輕多層頂部電極與上覆頂部電極通孔之間的氧化物形成的多層頂部電極。記憶體元件包括安置於底部電極與多層頂部電極之間的資料儲存結構。多層頂部電極包括具有第一腐蝕電位(corrosion potential)的第一頂部電極層及具有第二腐蝕電位的上覆第二頂部電極層，所述第二腐蝕電位高於所述第一腐蝕電位。頂部電極通孔安置於第二頂部電極層上。因為第二腐蝕電位高於第一腐蝕電位，所以第二頂部電極層能夠減輕多層頂部電極與頂部電極通孔之間的氧化物形成。藉由減輕多層頂部電極與頂部電極通孔之間的氧化物形成，可減小多層頂部電極與頂部電極通孔之間的電阻且可改良記憶體元件的效能。
圖1示出具有包括經組態以減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片100的一些實施例的橫截面圖。
積體晶片100包括安置於基底102上方的介電結構104 內的記憶體元件108。介電結構104包括多個堆疊層間介電(ILD)層。在一些實施例中，多個堆疊ILD層可包括配置於記憶體元件108與基底102之間的一或多個下部ILD層104L，及包圍記憶體元件108的上部ILD層104U。在一些實施例中，一或多個下部ILD層104L包圍配置於記憶體元件108下方的下部內連線106。
記憶體元件108包括底部電極110、配置於底部電極110上方的資料儲存結構112以及配置於資料儲存結構112上方的多層頂部電極114。多層頂部電極114包括第一頂部電極層114a及在第一頂部電極層114a上方的第二頂部電極層114b。第一頂部電極層114a包括與第二頂部電極層114b不同的材料。第一頂部電極層114a將第二頂部電極層114b與資料儲存結構112分隔開。在一些實施例中，第二頂部電極層114b完全覆蓋第一頂部電極層114a的頂部表面。
頂部電極通孔116延伸穿過上部ILD層104U以接觸多層頂部電極114。第一頂部電極層114a藉由第二頂部電極層114b與頂部電極通孔116的底部分隔開。在一些實施例中，頂部電極通孔116在多層頂部電極114的頂部下方延伸非零距離118，以使得頂部電極通孔116的底部嵌入多層頂部電極114內。在一些此類實施例中，第二頂部電極層114b具有在頂部電極通孔116正下方的第一非零厚度及在頂部電極通孔116外部的第二厚度，所述第二厚度大於所述第一非零厚度。
第二頂部電極層114b與第一頂部電極層114a相比對氧化較不敏感。因為第二頂部電極層114b與第一頂部電極層114a相比對氧化較不敏感，所以在記憶體元件108的製造期間，沿多 層頂部電極114的上部表面(例如在頂部電極通孔116與多層頂部電極114之間的)的氧化物形成得以減輕。藉由減輕沿多層頂部電極114的上部表面的氧化物形成，在頂部電極通孔116與多層頂部電極114之間的電阻減小。舉例而言，與不具有多層頂部電極的記憶體元件相比，頂部電極通孔116與多層頂部電極114之間的電阻可減小約50%至約100%(例如，自約200歐姆/平方至約50歐姆/平方)。
圖2示出具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片200的一些額外實施例的橫截面圖。
積體晶片200包括安置在配置於基底102上方的介電結構104內的記憶體元件108。在一些實施例中，介電結構104包括多個堆疊層間介電(ILD)層104a至堆疊層間介電(ILD)層104e。多個堆疊ILD層104a至堆疊ILD層104e包括一或多個下部ILD層104a至下部ILD層104d，所述一或多個下部ILD層104a至下部ILD層104d側向包圍經組態以將記憶體元件108耦接至配置於基底102內的存取元件202的一或多個下部內連線層。在一些實施例中，一或多個下部內連線層可包括導電接點204、內連線導線206以及內連線通孔208。在一些實施例中，存取元件202可包括電晶體元件(例如，MOSFET元件、BJT或類似物)。
在一些實施例中，下部絕緣結構210安置於一或多個下部ILD層104a至下部ILD層104d上方。下部絕緣結構210包括界定延伸穿過下部絕緣結構210的開口的側壁。在各種實施例中，下部絕緣結構210可包括氮化矽、二氧化矽、碳化矽或類似物中 的一或多者。在一些實施例中，上部絕緣結構220安置於記憶體元件108上方且在下部絕緣結構210上。上部絕緣結構220連續地自記憶體元件108正上方的第一位置延伸至毗鄰下部絕緣結構210的上部表面的第二位置。上部絕緣結構220將記憶體元件108與上部ILD層104e分隔開。在一些實施例中，上部絕緣結構220可包括氮化矽、二氧化矽、碳化矽或類似物中的一或多者。
記憶體元件108配置於下部絕緣結構210的側壁之間且在下部絕緣結構210上方。在一些實施例中，記憶體元件108包括藉由資料儲存結構112與多層頂部電極114分隔開的底部電極110。在一些實施例中，底部電極110可包括擴散障壁層110a及在擴散障壁層110a上方的底部金屬層110b。在一些實施例中，覆蓋層212可安置於資料儲存結構112與多層頂部電極114之間。覆蓋層212經組態以儲存氧氣，其可促進資料儲存結構112內的電阻變化。
在一些實施例中，硬罩幕層216可安置於多層頂部電極114上。一或多個側壁間隙壁218可安置於多層頂部電極114及硬罩幕層216的相對側上。在一些實施例中，硬罩幕層216可包括金屬(例如鈦、鉭、或類似物)及/或介電質(例如氮化物、碳化物或類似物)。在一些實施例中，一或多個側壁間隙壁218可包括氧化物(例如富矽氧化物)、氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似物。頂部電極通孔116延伸穿過上部ILD層104e以電接觸多層頂部電極114。在一些實施例中，頂部電極氧化物222將多層頂部電極114與頂部電極通孔116分隔開。
多層頂部電極114包括第一頂部電極層114a及在第一頂 部電極層114a上方的第二頂部電極層114b。第二頂部電極層114b包括比第一頂部電極層114a高的抗氧化性。舉例而言，在一些實施例中，第一頂部電極層114a具有第一腐蝕電位，且第二頂部電極層114b具有大於第一腐蝕電位的第二腐蝕電位。在一些實施例中，第一腐蝕電位可小於-0.8伏，而第二腐蝕電位可大於或等於-0.8伏。在其他實施例中，第一腐蝕電位可小於-0.4伏，而第二腐蝕電位可大於或等於-0.4伏。第二頂部電極層114b的更大腐蝕電位致使第二頂部電極層114b與第一頂部電極層114a相比對腐蝕(例如氧化)較不敏感。
在其他實施例中，第一頂部電極層114a可包括利用第一吉布斯自由能(Gibbs free energy)來形成氧化物的材料，且第二頂部電極層114b可包括利用較大第二吉布斯自由能來形成氧化物的材料。在一些實施例中，第一頂部電極層114a可包括利用小於約-1,900千焦/莫耳的吉布斯自由能來形成氧化物的材料，而第二頂部電極層114b可包括利用大於約-1,100千焦/莫耳的吉布斯自由能來形成氧化物的材料。在其他實施例中，第二頂部電極層114b可包括利用大於約-600千焦/莫耳的吉布斯自由能來形成氧化物的材料。在又其他實施例中，第二頂部電極層114b可包括利用大於約-400千焦/莫耳的吉布斯自由能來形成氧化物的材料。
因為第二頂部電極層114b與第一頂部電極層114a相比具有更高抗氧化性，所以第二頂部電極層114b上的頂部電極氧化物222的厚度相對較小。舉例而言，在一些實施例中，頂部電極氧化物222的厚度可低於或等於約10埃。在其他實施例中，頂部電極氧化物222的厚度可低於或等於約5埃。頂部電極氧化物222 的相對較小厚度在多層頂部電極114與頂部電極通孔116之間提供相對低電阻(例如，小於約60歐姆/平方)。
此外，第二頂部電極層114b的抗氧化性亦將多層頂部電極114內的氧儲集層(oxygen reservoir)的位置限於緊靠著資料儲存結構112。藉由保持氧儲集層緊靠著資料儲存結構112，由於氧分子必須在氧儲集層與導電絲之間行進的距離減小，所以電阻式切換經改良。
為防止用以形成頂部電極通孔116的蝕刻劑穿過第二頂部電極層114b過蝕刻(亦即，為防止在製造期間暴露第一頂部電極層114a)，第二頂部電極層114b亦可包括具有高抗蝕性的材料(例如，使用氟類蝕刻氣體)。高抗蝕性允許第二頂部電極層114b將頂部電極通孔116與第一頂部電極層114a分隔開。藉由將頂部電極通孔116與第一頂部電極層114a分隔開，第一頂部電極層114a在製造期間未暴露於周圍環境，由此防止厚氧化物在多層頂部電極114與頂部電極通孔116之間的形成。
在一些實施例中，第二頂部電極層114b可包括在暴露於包括氟氣的蝕刻劑時具有比第一頂部電極層114a更高的沸點的材料。第二頂部電極層114b的較高沸點使第二頂部電極層114b更難以蝕刻。在一些實施例中，第二頂部電極層114b可包括在暴露於包括氟氣的蝕刻劑時具有大於或等於約550℃沸點的材料。在其他實施例中，第二頂部電極層114b可包括在暴露於包括氟氣的蝕刻劑時具有大於或等於約800℃沸點的材料。在又一實施例中，第二頂部電極層114b可包括在暴露於包括氟氣的蝕刻劑時具有大於或等於約1,500℃沸點的材料。在一些實施例中，第二頂部電極層 114b可包括在暴露於包括氟氣的蝕刻劑時具有大於或等於約300℃沸點的材料，而第一頂部電極層114a可包括在暴露於包括氟氣的蝕刻劑時具有小於約300℃沸點的材料。
在一些實施例中，第二頂部電極層亦可具有在約20埃(Å)至約300埃之間的範圍內的厚度。使第二頂部電極層114b具有大於20埃的厚度允許第二頂部電極層114b在製造期間防止頂部電極通孔116延伸穿過第二頂部電極層114b。
此外，在一些其他實施例中，第一頂部電極層114a可包括具有第一電阻率的材料，且第二頂部電極層114b可包括具有大於第一電阻率的第二電阻率的材料。舉例而言，在一些實施例中，第一頂部電極層114a可包括具有小於約20微歐-公分電阻率的材料，而第二頂部電極層114b可具有電阻率大於約100微歐-公分的材料。在此類實施例中，第一頂部電極層114a的較低電阻可減小多層頂部電極114的總電阻。此外，將第二頂部電極層114b的厚度限於小於約300埃允許多層頂部電極114具有提供記憶體元件108的良好效能的相對較低總電阻。在一些實施例中，第一頂部電極層114a具有比第二頂部電極層114b大的厚度以進一步提高相對較低總電阻。
在一些實施例中，第一頂部電極層114a可包括諸如鈦、鉭、或類似物的金屬。在一些實施例中，第二頂部電極層114b可包括金屬及/或金屬氮化物。舉例而言，在各種實施例中，第二頂部電極層114b可包括氮化鈦、釕、鎢、錫、鋯、氮化鋁、銀、鍶、鉈、釩、氮化鋯、氮化鉿或其類似者。
圖3示出具有包括多層頂部電極的記憶體元件的積體晶 片300的一些額外實施例的橫截面圖。
積體晶片300包括包含嵌入式記憶體區302及邏輯區304的基底102。介電結構104經配置於基底102上方。介電結構104包括多個堆疊ILD層104a至堆疊ILD層104c。在一些實施例中，多個堆疊ILD層104a至堆疊ILD層104c可包括二氧化矽、SiCOH、氟矽酸鹽玻璃、矽酸鹽玻璃(例如硼矽磷酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、未摻雜的矽玻璃(USG)或類似物)或類似物中的一或多者。在一些實施例中，多個堆疊ILD層104a至堆疊ILD層104c中的兩個或多於兩個鄰接層可藉由包括氮化物、碳化物或類似物的蝕刻終止層(未繪示)分隔開。
邏輯區304包括配置於基底102內的電晶體元件306。電晶體元件306包括源極區306a、藉由通道區與源極區306a分隔開的汲極區306b，以及在通道區上方的閘極結構306c。源極區306a耦接至由介電結構104包圍的第一多個內連線層308。第一多個內連線層308包括導電接點、內連線導線及/或內連線通孔。在一些實施例中，第一多個內連線層308可包括銅、鎢、鋁或類似物中的一或多者。
嵌入式記憶體區302包括配置於基底102內的存取元件202。在一些實施例中，存取元件202可包括具有側向配置於源極區202a與汲極區202b之間的閘極結構202c的MOSFET元件。在一些實施例中，閘極結構202c可包括藉由閘極介電質與基底102點分隔開的閘電極。在一些此類實施例中，源極區202a耦接至源極線SL，且閘極結構202c耦接至字元線WL。在其他實施例中， 存取元件202可包括HEMT、BJT、JFET或類似物。
存取元件202藉由安置於多個下部ILD層104a至下部ILD層104b內的多個下部內連線層310耦接至記憶體元件108。在一些實施例中，下部絕緣結構210將多個下部ILD層104a至下部ILD層104b與記憶體元件108豎直地分隔開。在此類實施例中，底部電極110延伸穿過下部絕緣結構210中的開口以電接觸多個下部內連線層310中的一者。在一些實施例中，下部絕緣結構210包括第一介電層210a及在第一介電層210a上方的第二介電層210b。在一些實施例中，第一介電層210a可包括富矽氧化物、碳化矽、氮化矽或類似物。在一些實施例中，第二介電層210b可包括碳化矽、氮化矽或類似物。
記憶體元件108包括藉由資料儲存結構112與多層頂部電極114分隔開的底部電極110。在一些實施例中，底部電極110可包括擴散障壁層110a及在擴散障壁層110a上方的底部金屬層110b。在一些實施例中，擴散障壁層110a可包括氮化鉭、氮化鈦或類似物。在一些實施例中，底部金屬層110b可包括鉭、鈦、氮化鉭、氮化鈦、鉑、鎳、鉿、鋯、釕、銥或類似物。
在一些實施例中，記憶體元件108包括RRAM元件。在此類實施例中，資料儲存結構112包括高k介電材料，諸如二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鋁(Al2O3)、五氧化鉭(Ta2O5)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)或類似物。在其他實施例中，記憶體元件108可包括磁阻隨機存取記憶體(MRAM)元件、鐵電隨機存取記憶體(FRAM)元件或類似物。在此類實施例中，資料儲存結構112可包括磁性穿隧接面、鐵電材料或類似物。
在一些實施例中，覆蓋層212配置於資料儲存結構112與多層頂部電極114之間。在一些實施例中，覆蓋層212可包括金屬或氧濃度相對較低的金屬氧化物。舉例而言，在一些實施例中，覆蓋層212可包括金屬諸如鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鉿(Hf)、鉑(Pt)、鋁(Al)或類似物。在其他實施例中，覆蓋層212可包括金屬氧化物，諸如三氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鍺(GeO)、氧化銫(CeO)。
多層頂部電極114包括第一頂部電極層114a及第二頂部電極層114b。頂部電極通孔116安置於第二頂部電極層114b上，且上部內連線導線312耦接至頂部電極通孔116。上部內連線導線312側向延伸穿過頂部電極通孔116的相對側壁。在一些實施例中，頂部電極通孔116及上部內連線導線312可包括鋁、銅、鎢或類似物中的一或多者。在一些實施例中，上部內連線導線312進一步耦接至位元線BL。在操作期間，訊號(例如電壓及/或電流)可選擇性地施加至字元線WL、源極線SL以及位元線BL以自記憶體元件108讀取資料及將資料寫入至記憶體元件108。
圖4A至圖4B示出具有包括多層頂部電極的記憶體元件的積體晶片的一些額外實施例。圖4A示出積體晶片的橫截面圖400。圖4B示出俯視圖406，其示出頂部電極通孔及第二頂部電極層(但其不包括諸如上部ILD層等的其他層)。
如圖4A的橫截面圖400中所示，記憶體元件108安置於基底102上方的介電結構104內。在一些實施例中，記憶體元件108可在下部絕緣結構210上方，所述下部絕緣結構210具有界定延伸穿過下部絕緣結構210的開口的側壁。開口可在下部內連線 106正上方。在一些實施例中，下部內連線106可包括導電芯(conductive core)106a及包圍導電芯106a的擴散障壁層106b。擴散障壁層106b可包括氮化鈦、氮化鉭或類似物。導電芯106a可包括金屬諸如銅、鋁、鎢或類似物。
記憶體元件108包括配置於底部電極110與多層頂部電極114之間的資料儲存結構112。底部電極110包括擴散障壁層110a及在擴散障壁層110a上方的底部金屬層110b。在一些實施例中，擴散障壁層110a自下部絕緣結構210中的開口內延伸至下部絕緣結構210上方。在一些實施例中，記憶體元件108包括安置於開口上方的中心區402及側向包圍中心區402的周邊區404。多層頂部電極114在中心區402內具有第一上部表面，所述第一上部表面凹入為低於周邊區404內的多層頂部電極114的第二上部表面。
頂部電極通孔116安置於多層頂部電極114上方。頂部電極通孔116包括包圍導電芯116b的障壁層116a。在一些實施例中，障壁層116a可藉由頂部電極氧化物222與第二頂部電極層114b分隔開。在各種實施例中，障壁層116a可經組態以用作擴散障壁層及/或膠合層。障壁層116a可包括氮化鈦、氮化鉭或類似物。導電芯116b可包括諸如銅、鋁、鎢或類似物的金屬。
如圖4B的俯視圖406中所示，周邊區404完全在記憶體元件108的中心區402的周圍延伸。此外，頂部電極通孔116的障壁層116a完全在頂部電極通孔116的導電芯116b的周圍延伸。
再次參看圖4A的橫截面圖400，多層頂部電極114包括第一頂部電極層114a及第二頂部電極層114b。在一些實施例中， 第二頂部電極層114b具有面向第一頂部電極層114a的第一彎曲表面。在一些其他實施例中，第二頂部電極層114b具有背向第一頂部電極層114a的第二彎曲表面。在一些實施例中，沿第二彎曲表面配置頂部電極氧化物222。
在一些實施例中，資料儲存結構112、底部電極110以及多層頂部電極114可具有不同寬度。舉例而言，在一些實施例中，資料儲存結構112可具有比多層頂部電極114及底部金屬層110b大的寬度。在此類實施例中，資料儲存結構112自多層頂部電極114及底部金屬層110b的側壁側向朝外突出。
圖5示出具有包括多層頂部電極的記憶體元件的積體晶片500的一些額外實施例的橫截面圖。
積體晶片500包括安置於基底102上方的介電結構104內的記憶體元件108。記憶體元件108包括藉由資料儲存結構112及覆蓋層212與多層頂部電極114分隔開的底部電極110。在一些實施例中，底部電極110包括擴散障壁層110a及底部金屬層110b。多層頂部電極114包括第一頂部電極層114a及在第一頂部電極層114a上方的第二頂部電極層114b。第二頂部電極層114b具有比第一頂部電極層114a高的腐蝕電位。硬罩幕層216可配置於第二頂部電極層114b上方。
可沿第一頂部電極層114a的外部邊緣配置第一氧化物502，且可沿第二頂部電極層114b的外部邊緣配置第二氧化物504。在一些實施例中，第一氧化物502可具有比第二氧化物504大的厚度。在一些實施例中，第一氧化物502可包括第一材料(例如氧化鉭)，且第二氧化物504可包括不同於第一材料的第二材料 (例如氮氧化鈦)。在一些實施例中，第一氧化物502及/或第二氧化物504可側向延伸經過硬罩幕層216的最外部側壁。
頂部電極通孔116安置於第二頂部電極層114b上。頂部電極氧化物222可安置於第二頂部電極層114b與頂部電極通孔116之間。在一些實施例中，頂部電極氧化物222可包括與第二氧化物504相同的材料(例如氮氧化鈦)。在一些實施例中，底部電極110可由沿底部金屬層110b的側壁安置的第三氧化物506及/或沿擴散障壁層110a的側壁安置的第四氧化物508包圍。
在一些實施例中，上部絕緣結構220可安置於記憶體元件108上方。上部絕緣結構220將記憶體元件108與上部ILD層104U分隔開。在一些實施例中，上部絕緣結構220可包括多個絕緣層220a至絕緣層220c。在一些實施例中，多個絕緣層220a至絕緣層220c可包括碳化矽、氮化矽、氮氧化矽、電漿增強(PE)氮氧化矽(PE-SiON)、PE氧化物(PE-Ox)及/或類似物中的一或多者。舉例而言，在一些實施例中，第一絕緣層220a可包括氮化矽，第二絕緣層220b可包括碳化矽，且第三絕緣層220c可包括氧化矽。
應理解，在晶圓的製造期間，形成於晶圓的不同部分上的記憶體元件可暴露於不同容限。舉例而言，沿晶圓的外邊緣形成的記憶體元件可暴露於與形成於晶圓的中心區內的記憶體元件不同的蝕刻及/或沉積容限。亦應理解，不同容限可導致不同的蝕刻速率及/或氧化厚度，其可導致記憶體元件的效能問題。然而，由於高抗氧化性及高抗蝕性，所揭露的第二頂部電極層能夠減小晶圓的不同區域上方的效能變化。
舉例而言，圖6A示出包括分別對應於積體晶片晶粒的多個晶粒區604的晶圓602的一些實施例的俯視圖600。多個晶粒區604包括中心晶粒區604c及邊緣晶粒區604e。中心晶粒區604c比邊緣晶粒區604e更接近晶圓602的中心。
圖6B示出在中心晶粒區(圖6A的604c)內的第一晶粒的一些實施例的橫截面圖606，且圖6C示出在邊緣晶粒區(圖6A的604e)內的第二晶粒的一些實施例的橫截面圖608。
如圖6B的橫截面圖606中所示，在中心晶粒區(圖6A的604c)內的第一晶粒包括安置於上部ILD層104U內的第一記憶體元件。在一些實施例中，上部ILD層104U可包括界定安置於第一記憶體元件之間的氣隙607的一或多個表面。第一記憶體元件分別具有安置於第一頂部電極層114a上的第二頂部電極層114b。第一記憶體元件更包括安置於第二頂部電極層114b上的硬罩幕層216。硬罩幕層216包括在第二頂部電極層114b上方的第一厚度t 1 。頂部電極通孔116延伸穿過硬罩幕層216以電接觸第二頂部電極層114b。在一些實施例中，頂部電極氧化物222可將頂部電極通孔116與第二頂部電極層114b分隔開。在一些實施例中，頂部電極通孔116在第二頂部電極層114b的高度處可具有第一寬度w 1 ，且在頂部電極通孔116的頂部處具有第二寬度w 2 。在一些實施例中，第一寬度w 1 可在第二寬度w 2 的約50%與約75%之間。在一些實施例中，頂部電極通孔116可延伸至第二頂部電極層114b的頂部下方的第一深度d 1 。
如圖6C的橫截面圖608中所示，邊緣晶粒區(圖6A的604e)內的第二晶粒包括分別具有安置於第一頂部電極層114a上 的第二頂部電極層114b的第二記憶體元件。第二記憶體元件更包括安置於第二頂部電極層114b上的硬罩幕層216。由於製程容限的不同，第二記憶體元件的硬罩幕層216包括大於第一厚度t 1 的第二厚度t 2 。在一些實施例中，第一厚度t 1 可在第二厚度t 2 的約50%與約75%之間。
頂部電極通孔116延伸穿過硬罩幕層216以電接觸第二頂部電極層114b。在一些實施例中，頂部電極氧化物222可將頂部電極通孔116與第二頂部電極層114b分隔開。在一些實施例中，頂部電極通孔116可在第二頂部電極層114b的高度處具有第三寬度w 3 ，且在頂部電極通孔116的頂部處具有第四寬度w 4 。在一些實施例中，第三寬度w 3 可在第四寬度w 4 的約50%與約70%之間。在一些實施例中，頂部電極通孔116可延伸至第二頂部電極層114b的頂部下方的大於第一深度d 1 的第二深度d 2 。
因為第二頂部電極層114b可經組態以具有高抗蝕性，所以第二頂部電極層114b在第一記憶體元件108a內及在第二記憶體元件108b內均能夠防止頂部電極通孔116接觸第一頂部電極層114a。此外，因為第二頂部電極層114b具有低腐蝕電位，所以不管製程容限變化，第一記憶體元件(圖6B)及第二記憶體元件(圖6C)內的頂部電極氧化物222的厚度相對相似，由此提供在晶圓602的不同區上方的記憶體元件的電阻的較小差。舉例而言，第二頂部電極層可將晶圓上方的頂部電極通孔電阻的變化減小至小於約10%(例如，與在單層頂部電極內具有記憶體元件的晶圓的在約40%至50%之間的變化相比)。
圖7至圖17示出形成具有包括經組態以在製造期間減輕 氧化物形成的多層頂部電極的記憶體元件的積體晶片的方法的一些實施例的橫截面圖700至橫截面圖1700。儘管參考方法描述於圖7至圖17，但應瞭解，圖7至圖17中所揭露的結構不限於此類方法，而是實際上可單獨作為獨立於所述方法的結構。
如圖7的橫截面圖700中所示，提供基底102。在各種實施例中，基底102可為任何類型的半導體主體(例如，矽、SiGe、SOI等)，諸如半導體晶圓及/或在晶圓上的一或多個晶粒，以及任何其他類型的半導體及/或與其相關的磊晶層。基底102包括嵌入式記憶體區302及邏輯區304。在一些實施例中，存取元件202形成於嵌入式記憶體區302內，且電晶體元件306形成於邏輯區304內。在一些實施例中，存取元件202及/或電晶體元件306可包括電晶體。在一些此類實施例中，存取元件202及/或電晶體元件306可藉由在基底102上方沉積閘極介電膜及閘電極膜形成。隨後圖案化閘極介電膜及閘電極膜以形成閘極介電層及閘電極。可隨後植入基底102以在閘電極的相對側上的基底102內形成源極區及汲極區。
在一些實施例中，一或多個下部內連線層310可形成於在基底102上方形成的一或多個下部ILD層104L內。在一些實施例中，一或多個下部ILD層104L可包括第一下部ILD層104a及第二下部ILD層104b。在一些實施例中，一或多個下部內連線層310可包括導電接點、內連線導線及內連線通孔中的一或多者。一或多個下部內連線層310可藉由下述操作形成：在基底102上方形成一或多個下部ILD層104a至下部ILD層104b中的下部ILD層(例如氧化物、低k介電質或超低k介電質)形成；選擇性地 蝕刻下部ILD層以在下部ILD層內界定介層窗孔及/或溝渠；在介層窗孔及/或溝渠內形成導電材料(例如銅、鋁等)；以及執行平坦化製程(例如化學機械平坦化製程)以自下部ILD層上方移除過量的導電材料。
如圖8的橫截面圖800中所示，下部絕緣結構210形成於一或多個下部內連線層310上方。在一些實施例中，下部絕緣結構210包括多個不同堆疊介電材料。舉例而言，在一些實施例中，下部絕緣結構210包括第一介電層210a及在第一介電層210a上方的第二介電層210b。在一些實施例中，第一介電層210a可包括富矽氧化物、碳化矽、氮化矽或類似物。在一些實施例中，第二介電層210b可包括碳化矽、氮化矽或類似物。在一些實施例中，下部絕緣結構210可藉由一或多個沉積製程(例如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、電漿增強CVD(PE-CVD)製程或類似者)形成。
如圖9的橫截面圖900中所示，擴散障壁層110a形成於延伸穿過下部絕緣結構210的開口902內。在一些實施例中，選擇性地蝕刻下部絕緣結構210以界定開口902。開口902延伸穿過下部絕緣結構210且暴露一或多個下部內連線層310中的一個的上部表面。隨後擴散障壁層110a形成於開口902內。在一些實施例中，擴散障壁層110a可藉由沉積製程(例如PVD製程、CVD製程、PE-CVD製程或類似者)形成。在一些實施例中，可在沉積製程之後執行平坦化製程(例如化學機械平坦化(CMP)製程)以自下部絕緣結構210的頂部上方移除擴散障壁層110a的過量材料。在其他實施例中(未繪示)，未執行平坦化製程。在此類實施 例中，擴散障壁層110a可完全覆蓋下部絕緣結構210直至其稍後經圖案化(例如根據圖14中執行的第二圖案化製程)為止。
如圖10的橫截面圖1000中所示，記憶體元件堆疊1002形成於擴散障壁層110a及下部絕緣結構210上方。在一些實施例中，記憶體元件堆疊1002可包括底部電極層1004、形成於底部電極層1004上方的資料儲存層1006、形成於資料儲存層1006上方的第一頂部電極材料1008，以及形成於第一頂部電極材料1008上方的第二頂部電極材料1010。
在一些實施例中，底部電極層1004可包括諸如鈦、鉭或類似物的金屬。在一些實施例中，資料儲存層1006可包括諸如氧化鋁、氧化鉿或類似物的高k介電材料。在一些實施例中，第一頂部電極材料1008可包括諸如鈦、鉭或類似物的金屬。在一些實施例中，第二頂部電極材料1010可包括金屬及/或金屬氮化物。舉例而言，在各種實施例中，第二頂部電極材料1010可包括氮化鈦、釕、鎢、錫、鋯、氮化鋁、銀、鍶、鉈、釩、鋯、氮化物、氮化鉿或類似物。第二頂部電極材料1010包括比第一頂部電極材料1008高的抗氧化性。舉例而言，在一些實施例中，第一頂部電極材料1008具有第一腐蝕電位，且第二頂部電極材料1010具有大於第一腐蝕電位的第二腐蝕電位。
在一些實施例中，底部電極層1004、資料儲存層1006、第一頂部電極材料1008以及第二頂部電極材料1010可藉由多個不同沉積製程(例如CVD、PE-CVD、濺鍍、ALD或類似者)形成。在一些實施例中，第一頂部電極材料1008及第二頂部電極材料1010可原位形成(例如不破壞處理室上的真空)。
在一些實施例中，第二頂部電極材料1010可藉由濺鍍製程沉積。可藉由將惰性濺鍍氣體引入至處理室中且接著將偏壓電壓施加至濺鍍靶來執行濺鍍製程。在一些實施例中，第二頂部電極材料1010可包括氮化物。在此類實施例中，可進一步將氮氣引入至處理室中以形成包括金屬氮化物(例如氮化鈦)的第二頂部電極材料1010。在一些此類實施例中，惰性濺鍍氣體可包括氬氣，而濺鍍靶可包括鈦。在一些實施例中，可將約18,000瓦特的偏壓施加至濺鍍靶，且氮氣(N2)/氬氣(Ar)氣體的流動比可為約160：8。氮化鈦的所得層具有小於約10埃(例如約7埃)的粗糙度、小於約119微歐-公分(例如約100微歐-公分)的電阻率，以及大於約5的密度。
如圖11的橫截面圖1100中所示，執行第一圖案化製程以界定具有第一頂部電極層114a及第二頂部電極層114b的多層頂部電極114。在一些實施例中，第一圖案化製程根據硬罩幕層216選擇性地將第一頂部電極材料(圖10的1008)及第二頂部電極材料(圖10的1010)暴露於第一蝕刻劑1102。在各種實施例中，硬罩幕層216可包括金屬(例如鈦、氮化鈦、鉭或類似物)及/或介電材料(例如氮化矽、碳化矽或類似物)。在其他實施例中(未繪示)，第一圖案化製程可根據感光性材料(例如光阻)選擇性地將第一頂部電極層114a及第二頂部電極層114b暴露於第一蝕刻劑1102。
如圖12的橫截面圖1200中所示，第一頂部電極層114a及第二頂部電極層114b可在第一圖案化製程之後暴露於周圍環境(例如空氣)。舉例而言，在一些實施例中，在第一圖案化製程之 後，基底102在自用以執行第一圖案化製程的第一處理室移動至用以執行後續製造製程的第二處理室時可暴露於周圍環境。當暴露於周圍環境，第一氧化物502可沿第一頂部電極層114a的外邊緣形成，且第二氧化物504可沿第二頂部電極層114b的外邊緣形成。在一些實施例中，第一氧化物502可具有比第二氧化物504大的厚度。在一些實施例中，第一氧化物502可包括第一材料(例如氧化鉭)，且第二氧化物504可包括不同於第一材料的第二材料(例如氮氧化鈦)。
如圖13的橫截面圖1300中所示，一或多個側壁間隙壁218沿第一頂部電極層114a、第二頂部電極層114b及硬罩幕層216的側壁形成。在各種實施例中，一或多個側壁間隙壁218可包括氮化矽、二氧化矽、氮氧化矽及/或類似物。在一些實施例中，一或多個側壁間隙壁218可藉由在基底102上方形成間隙壁層而形成。間隙壁層隨後暴露於蝕刻劑(例如乾蝕刻劑)，所述蝕刻劑自水平表面移除間隙壁層。自水平表面移除間隙壁層保留沿第一頂部電極層114a、第二頂部電極層114b及硬罩幕層216的相對側壁的間隙壁層的一部分作為一或多個側壁間隙壁218。
如圖14的橫截面圖1400中所示，對資料儲存層(圖13的1006)及底部電極層(圖13的1004)執行第二圖案化製程以界定具有資料儲存結構112及包括擴散障壁層110a及底部金屬層110b的底部電極110的記憶體元件108。在一些實施例中，第二圖案化製程選擇性地將資料儲存結構(圖13的1006)及底部電極層(圖13的1004)暴露於未由硬罩幕層216及一或多個側壁間隙壁218覆蓋的區域中的第二蝕刻劑1402。
如圖15的橫截面圖1500中所示，上部絕緣結構220形成於記憶體元件108上方。在一些實施例中，上部絕緣結構220可使用一或多種沉積技術(例如PVD、CVD、PE-CVD、ALD、濺鍍等)形成。在各種實施例中，上部絕緣結構220可包括碳化矽、正矽酸四乙酯(TEOS)或類似物中的一或多者。上部ILD層104U形成於上部絕緣結構220上方以界定基底102上方的介電結構104。在一些實施例中，上部ILD層104U可藉由沉積製程(例如PVD、CVD、PE-CVD、ALD或類似者)形成。在各種實施例中，上部ILD層104U可包括二氧化矽、摻碳二氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、USG、多孔介電材料或類似物中的一或多者。
如圖16的橫截面圖1600中所示，介層窗孔1604a至介層窗孔1604b形成於上部ILD層104U內。在嵌入式記憶體區302內，介層窗孔1604a至介層窗孔1604b包括自上部ILD層104U的頂部表面延伸以暴露第二頂部電極層114b的上部表面的頂部電極介層窗孔1604a。在邏輯區304內，介層窗孔1604a至介層窗孔1604b包括自上部ILD層104U的頂部表面延伸以豎直地穿過頂部電極介層窗孔1604a的介層窗孔1604b。在一些實施例中，頂部電極氧化物222可沿由頂部電極介層窗孔1604b暴露的第二頂部電極層114b的經暴露上部表面形成。
在一些實施例中，上部內連線介層窗孔1604a至介層窗孔1604b可藉由第三圖案化製程形成，所述第三圖案化製程使用第三蝕刻劑1602以根據罩幕層1606選擇性地蝕刻上部ILD層104U。在一些實施例中，第三蝕刻劑1602可包括乾蝕刻劑，所述 乾蝕刻劑具有包括氟類蝕刻劑(例如CF4、CH2F2、CHF8或類似物)的蝕刻化學物。在一些實施例中，罩幕層1606可包括多層硬罩幕。舉例而言，在一些實施例中，罩幕層1606可包括第一硬罩幕層1608、在第一硬罩幕層1608上方的第二硬罩幕層1610以及在第二硬罩幕層1610上方的第三硬罩幕層1612。在一些實施例中，第一硬罩幕層1608可包括氧化物，第二硬罩幕層1610可包括氮化物，且第三硬罩幕層1612可包括氧化物。
如圖17的橫截面圖1700中所示，導電材料(例如銅、鋁等)形成於上部內連線介層窗孔1604a至介層窗孔1604b內。在一些實施例中，在上部內連線介層窗孔1604a至介層窗孔1604b內形成導電材料之後，執行平坦化製程(例如CMP製程)以自上部ILD層104U的頂部上方移除過量導電材料。在一些實施例中，平坦化製程亦可移除罩幕層1606。
圖18示出形成具有包括經組態以在製造期間減輕氧化物形成的多層頂部電極的記憶體元件的積體晶片的方法1800的一些實施例的流程圖。
儘管方法1800在本文中經示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所示出次序。舉例而言，除了彼等本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，可能並不需要所有所示出動作來實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作1802處，在基底上方的下部層間介電(ILD)層 內形成下部內連線層。圖7示出對應於動作1802的一些實施例的橫截面圖700。
在動作1804處，在下部ILD層及下部內連線層上方形成下部絕緣結構。圖8示出對應於動作1804的一些實施例的橫截面圖800。
在動作1806處，在下部絕緣結構上方形成具有多層頂部電極的記憶體元件。在一些實施例中，記憶體元件可根據動作1808至動作1822形成。
在動作1808處，在下部內連線層上方形成擴散障壁層。圖9示出對應於動作1808的一些實施例的橫截面圖900。
在動作1810處，在擴散障壁層上方形成底部電極層。圖10示出對應於動作1810的一些實施例的橫截面圖1000。
在動作1812處，在底部電極層上方形成資料儲存層。圖10示出對應於動作1812的一些實施例的橫截面圖1000。
在動作1814處，在資料儲存層上形成具有第一腐蝕電位的第一頂部電極層。圖10示出對應於動作1814的一些實施例的橫截面圖1000。
在動作1816處，在第一頂部電極層上形成具有第二腐蝕電位的第二頂部電極層。第二腐蝕電位大於第一腐蝕電位。圖10示出對應於動作1816的一些實施例的橫截面圖1000。
在動作1818處，對第一頂部電極層及第二頂部電極層執行第一圖案化製程以界定多層頂部電極。圖11示出對應於動作1818的一些實施例的橫截面圖1100。
在動作1820處，沿多層頂部電極的相對側形成一或多個 側壁間隙壁。圖13示出對應於動作1820的一些實施例的橫截面圖1300。
在動作1822處，對資料儲存層及底部電極層執行第二圖案化製程。第二圖案化製程界定記憶體元件的資料儲存結構及底部電極。圖14示出對應於動作1822的一些實施例的橫截面圖1400。
在動作1824處，在記憶體元件上方形成上部ILD層。圖15示出對應於動作1824的一些實施例的橫截面圖1500。
在動作1826處，對上部ILD層執行第三圖案化製程以界定暴露第二頂部電極層的上部表面的頂部電極介層窗孔。圖16示出對應於動作1826的一些實施例的橫截面圖1600。
在動作1828處，用導電材料填充頂部電極介層窗孔以界定頂部電極通孔。圖17示出對應於動作1828的一些實施例的橫截面圖1700。
因此，在一些實施例中，本揭露內容是關於一種記憶體元件，其具有經組態以減輕多層頂部電極層與上覆頂部電極通孔之間的氧化物形成的多層頂部電極層。
在一些實施例中，本揭露內容是關於一種記憶體元件。記憶體元件包含：安置於基底上方的下部層間介電(ILD)層內的下部內連線上方的底部電極；安置於底部電極上方的資料儲存結構；安置於資料儲存結構上方的第一頂部電極層；在第一頂部電極層上的第二頂部電極層，所述第二頂部電極層與第一頂部電極層相比對氧化較不敏感；以及在第二頂部電極層上方且電耦接至第二頂部電極層的頂部電極通孔。在一些實施例中，頂部電極通 孔自第二頂部電極層的頂部表面上方延伸至第二頂部電極層的頂部表面下方；且頂部電極通孔藉由第二頂部電極層與第一頂部電極層分隔開。在一些實施例中，記憶體元件包含安置於頂部電極通孔與第二頂部電極層之間的頂部電極氧化物。在一些實施例中，記憶體元件包含沿第一頂部電極層的一或多個側壁安置的第一氧化物，第一氧化物具有比頂部電極氧化物大的厚度。在一些實施例中，第二頂部電極層包含氮化鈦、釕、鎢、錫、鋯、氮化鋁、銀、鍶、鉈、釩、氮化鋯或氮化鉿。在一些實施例中，第一頂部電極層包含鉭，且第二頂部電極層包含氮化鈦。在一些實施例中，第二頂部電極層具有在約20埃(Å)至約300埃之間的範圍內的厚度。在一些實施例中，所述第二頂部電極層具有大於或等於約-0.4伏的腐蝕電位。在一些實施例中，第二頂部電極層在氟氣中具有大於約1500℃的沸點。在一些實施例中，第二頂部電極層包含利用大於-600伏的吉布斯自由能來形成氧化物的材料。在一些實施例中，第二頂部電極層在頂部電極通孔正下方具有第一非零厚度，且在頂部電極通孔外部具有第二厚度，所述第二厚度大於所述第一非零厚度。
在其他實施例中，本揭露內容是關於一種積體晶片。積體晶片包含安置於基底上方的記憶體元件，所述記憶體元件具有安置於底部電極與多層頂部電極之間的資料儲存結構；安置於多層頂部電極上方且電耦接至多層頂部電極的頂部電極通孔；所述多層頂部電極包含安置於資料儲存結構上方的第一頂部電極層，及在所述第一頂部電極層上且具有與第一頂部電極層不同的材料的第二頂部電極層；且所述第二頂部電極層具有比所述第一頂部 電極層大的腐蝕電位。在一些實施例中，積體晶片更包含安置於第二頂部電極層上方且具有第一厚度的硬罩幕層，頂部電極通孔穿過所述硬罩幕層延伸至在所述第二頂部電極層的側壁之間的第一底部表面且藉由所述第二頂部電極層與第一頂部電極層分隔開。在一些實施例中，積體晶片更包含：安置於基底上方且具有安置於第二底部電極與第二多層頂部電極之間的第二資料儲存結構的第二記憶體元件，所述第二多層頂部電極包含藉由第三頂部電極層與第二資料儲存結構分隔開的第四頂部電極層，所述第三頂部電極層具有比第四頂部電極層小的腐蝕電位；安置於所述第二多層頂部電極上方且電耦接至所述第二多層頂部電極的第二頂部電極通孔；以及安置於所述第四頂部電極層上方且具有大於第一厚度的第二厚度的第二硬罩幕層，所述第二頂部電極通孔穿過所述第二硬罩幕層延伸至藉由所述第四頂部電極層與所述第三頂部電極層分隔開的第二底部表面。
在又其他實施例中，本揭露內容是關於一種形成記憶體元件的方法。所述方法包含：在基底上方的底部電極層上形成資料儲存層；在所述資料儲存層上方形成第一頂部電極層且在所述第一頂部電極層上方形成第二頂部電極層，所述第一頂部電極層具有比所述第二頂部電極層小的腐蝕電位；對所述第一頂部電極層及所述第二頂部電極層執行第一圖案化製程以界定多層頂部電極；以及對所述資料儲存層及所述底部電極層執行第二圖案化製程以界定資料儲存結構及底部電極。在一些實施例中，所述方法更包含在所述多層頂部電極上方形成上部層間介電(ILD)層；蝕刻所述上部ILD層以形成延伸至所述第二頂部電極層的頂部電極 介層窗孔；以及在所述頂部電極介層窗孔內形成頂部電極通孔。在一些實施例中，所述方法更包含使用具有氟氣的蝕刻劑來蝕刻所述上部ILD層。在一些實施例中，所述第二頂部電極層具有大於或等於約-0.4伏的腐蝕電位。在一些實施例中，所述第一頂部電極層具有比所述第二頂部電極層大的厚度。在一些實施例中，所述方法更包含將所述第一頂部電極層及所述第二頂部電極層暴露於周圍環境，所述周圍環境沿所述第一頂部電極層的側面形成第一氧化物且沿所述第二頂部電極層的側面形成第二氧化物；且所述第一氧化物具有比所述第二氧化物大的厚度。
前文概述若干實施例的特徵，以使得本領域的技術人員可較好地理解本揭露內容的態樣。本領域的技術人員應理解，其可容易地使用本揭露內容作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中進行各種改變、替代及更改。
100:積體晶片
102:基底
104:介電結構
104L:下部ILD層
104U:上部ILD層
106:下部內連線
108:記憶體元件
110:底部電極
112:資料儲存結構
114:多層頂部電極
114a:第一頂部電極層
114b:第二頂部電極層
116:頂部電極通孔
118:非零距離

Claims (10)

  1. 一種記憶體元件，包括：底部電極，安置在基底上方的下部層間介電層內的下部內連線上方；資料儲存結構，安置於所述底部電極上方；第一頂部電極層，安置於所述資料儲存結構上方；第二頂部電極層，在所述第一頂部電極層上，其中所述第二頂部電極層與所述第一頂部電極層相比對氧化較不敏感；以及頂部電極通孔，在所述第二頂部電極層上方且電耦接至所述第二頂部電極層，其中所述第二頂部電極層具有大於或等於約-0.4伏的腐蝕電位。
  2. 如請求項1之記憶體元件，其中所述頂部電極通孔自所述第二頂部電極層的頂部表面上方延伸至所述第二頂部電極層的頂部表面下方；以及其中所述頂部電極通孔藉由所述第二頂部電極層與所述第一頂部電極層分隔開。
  3. 如請求項1之記憶體元件，更包括：頂部電極氧化物，安置於所述頂部電極通孔與所述第二頂部電極層之間。
  4. 如請求項1之記憶體元件，其中所述第一頂部電極層具有比所述第二頂部電極層大的厚度。
  5. 如請求項1之記憶體元件，其中所述第二頂部電極層在氟氣中具有大於約1500℃的沸點。
  6. 如請求項1之記憶體元件，其中所述第二頂部電極層在所述頂部電極通孔正下方具有第一非零厚度且在所述頂部電極通孔外部具有第二厚度，所述第二厚度大於所述第一非零厚度。
  7. 一種積體晶片，包括：記憶體元件，安置於基底上方，所述記憶體元件包括安置於底部電極與多層頂部電極之間的資料儲存結構；頂部電極通孔，安置於所述多層頂部電極上方且電耦接至所述多層頂部電極；其中所述多層頂部電極包括安置於所述資料儲存結構上方的第一頂部電極層，及在所述第一頂部電極層上且包括與所述第一頂部電極層不同的材料的第二頂部電極層；以及其中所述第二頂部電極層具有比所述第一頂部電極層大的腐蝕電位。
  8. 如請求項7之積體晶片，更包括：硬罩幕層，安置於所述第二頂部電極層上方且具有第一厚度，其中所述頂部電極通孔穿過所述硬罩幕層延伸至第一底部表面，所述第一底部表面在所述第二頂部電極層的側壁之間且藉由所述第二頂部電極層與所述第一頂部電極層分隔開。
  9. 如請求項8之積體晶片，更包括：第二記憶體元件，安置於所述基底上方且包括安置於第二底部電極與第二多層頂部電極之間的第二資料儲存結構，其中所述第二多層頂部電極包括藉由第三頂部電極層與第二資料儲存結構分隔開的第四頂部電極層，所述第三頂部電極層具有比所述第四頂部電極層小的腐蝕電位； 第二頂部電極通孔，安置於所述第二多層頂部電極上方且電耦接至所述第二多層頂部電極；以及第二硬罩幕層，安置於所述第四頂部電極層上方且具有大於所述第一厚度的第二厚度，其中所述第二頂部電極通孔穿過所述第二硬罩幕層延伸至第二底部表面，所述第二底部表面藉由所述第四頂部電極層與所述第三頂部電極層分隔開。
  10. 一種形成記憶體元件的方法，包括：在基底上方的底部電極層上形成資料儲存層；在所述資料儲存層上方形成第一頂部電極層且在所述第一頂部電極層上方形成第二頂部電極層，其中所述第一頂部電極層具有比所述第二頂部電極層小的腐蝕電位；對所述第一頂部電極層及所述第二頂部電極層執行第一圖案化製程以界定多層頂部電極；以及對所述資料儲存層及所述底部電極層執行第二圖案化製程以界定資料儲存結構及底部電極。
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