KR20210098825A - 낮은 접촉 저항을 가지는 상부 전극 비아 - Google Patents
낮은 접촉 저항을 가지는 상부 전극 비아 Download PDFInfo
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- 238000013500 data storage Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000003647 oxidation Effects 0.000 claims abstract description 12
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 66
- 230000008569 process Effects 0.000 claims description 46
- 230000007797 corrosion Effects 0.000 claims description 35
- 238000005260 corrosion Methods 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 16
- 229910052715 tantalum Inorganic materials 0.000 claims description 10
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 6
- -1 hafnium nitride Chemical class 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 229910052712 strontium Inorganic materials 0.000 claims description 5
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 5
- 229910052716 thallium Inorganic materials 0.000 claims description 5
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910052720 vanadium Inorganic materials 0.000 claims description 5
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 5
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 447
- 239000011229 interlayer Substances 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 description 27
- 238000009792 diffusion process Methods 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 239000007772 electrode material Substances 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 13
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052731 fluorine Inorganic materials 0.000 description 12
- 239000011737 fluorine Substances 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 11
- 229910010271 silicon carbide Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 238000009835 boiling Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 238000005477 sputtering target Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910001942 caesium oxide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229940104869 fluorosilicate Drugs 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 208000029523 Interstitial Lung disease Diseases 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- KOPBYBDAPCDYFK-UHFFFAOYSA-N caesium oxide Chemical compound [O-2].[Cs+].[Cs+] KOPBYBDAPCDYFK-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- DFIYWQBRYUCBMH-UHFFFAOYSA-N oxogermane Chemical compound [GeH2]=O DFIYWQBRYUCBMH-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H01L45/1253—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- H01L45/145—
-
- H01L45/1666—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
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Abstract
일부 실시예에서, 본 개시 내용은 메모리 소자에 관한 것이다. 메모리 소자는 기판 위의 하부 층간 유전체(ILD) 층 내의 하부 상호 접속부 위에 배치된 하부 전극을 포함한다. 데이터 저장 구조체가 하부 전극 위에 제공된다. 데이터 저장 구조체 위에 제1 상부 전극층이 배치되고, 제1 상부 전극층 상에 제2 상부 전극층이 배치된다. 제2 상부 전극층은 제1 상부 전극층보다 산화에 덜 민감하다. 상부 전극 비아가 제2 상부 전극층 위에 전기적으로 결합되도록 배치된다.
Description
[관련 출원의 언급]
본 출원은 2020년 1월 31일자 출원되고 그 내용이 여기에 참조로 포함된 미국 가출원 제62/968,333호의 이익을 주장한다.
많은 현대 전자 장치는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급될 때 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(RRAM) 소자는 차세대 비휘발성 메모리 기술에 대한 유망한 후보 중 하나이다. 이는 RRAM 소자가 빠른 기록 시간, 높은 내구성, 낮은 전력 소비 및 낮은 전파 손상 감응성을 포함하여 많은 장점을 제공하기 때문이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2는 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예의 단면도를 예시한다.
도 3은 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예의 단면도를 예시한다.
도 4a-6c는 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예를 예시한다.
도 1-17은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 18은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 1은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2는 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예의 단면도를 예시한다.
도 3은 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예의 단면도를 예시한다.
도 4a-6c는 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예를 예시한다.
도 1-17은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 18은 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM) 소자는 종종 집적 칩의 후공정(BEOL) 상에서 층간 유전체(ILD) 층 내에 형성된다. 이러한 RRAM 소자는 전형적으로 하부 전극과 상부 전극 사이에 배치된 데이터 저장 구조체를 포함한다. 하부 전극은 하부의 배선에 연결될 수 있는 반면, 상부 전극은 상부 전극 비아를 통해 상부의 배선에 결합될 수 있다. 상부 전극은 데이터 저장 구조체 위에 도전 재료를 증착하고 패터닝하는 것에 의해 형성될 수 있다. 패터닝 후, 상부 전극은 상부 층간 유전체(ILD) 층으로 덮여 있으며, 상부 층간 유전체는 후속하여 상부 전극의 상부 표면을 노출시키는 상부 전극 비아 홀을 형성하도록 에칭된다. 상부 전극 비아 홀은 도전 재료로 채워져서 상부 전극 비아를 형성한다.
그러나, 상부 전극 비아 홀을 형성하는 단계와 도전 재료 내에 상부 전극 비아 홀을 채우는 단계 사이에, 상부 전극의 상부 표면은 주변 환경(예를 들어, 공기)에 노출될 수 있다. 주변 환경으로 인해 상부 전극의 노출된 상부 표면을 따라 산화물이 형성될 수 있다. 상부 전극 비아가 후속으로 형성될 때, 산화물은 상부 전극을 상부 전극 비아로부터 분리한다. 산화물은 비교적 두꺼운 두께(예를 들어, 약 20 옹스트롬 이상)를 가질 수 있기 때문에, 상부 전극과 상부 전극 비아 사이의 저항을 증가시킨다. 저항이 증가하면 관련 RRAM 소자의 성능이 저하될 수 있다.
더욱이, 공정 공차로 인해, 상부 전극과 상부 전극 비아 사이의 저항의 증가는 웨이퍼의 외부 엣지를 따라 더 악화될 수 있다. 예를 들어, 공정 공차는 웨이퍼의 중앙 영역 내에서 웨이퍼의 외부 엣지를 따라 더 두꺼운 두께로 산화물이 형성되게 할 수 있다. 산화물 두께의 차이로 인해 웨이퍼의 외부 엣지를 따른 RRAM 소자는 상부 전극과 상부 전극 비아 사이의 저항이 웨이퍼의 중앙 영역 내의 RRAM 소자보다 약 30% 내지 40% 더 높은 저항을 가질 수 있다. 저항의 차이는 RRAM 소자의 성능 저하를 조장시킬 수 있고 및/또는 RRAM 어레이에 대한 데이터의 독출 및/또는 기록시 추가적인 어려움을 초래할 수 있다.
본 개시 내용은 일부 실시예에서 다층 상부 전극과 상부의 상부 전극 비아 사이의 산화물의 형성을 완화하도록 구성된 다층 상부 전극을 갖는 메모리 소자(예, RRAM 소자)에 관한 것이다. 메모리 소자는 하부 전극과 다층 상부 전극 사이에 배치된 데이터 저장 구조체를 포함한다. 다층 상부 전극은 제1 부식 전위를 갖는 제1 상부 전극층 및 제1 부식 전위보다 높은 제2 부식 전위를 갖는 상부의 제2 상부 전극층을 포함한다. 제2 상부 전극층 상에 상부 전극 비아가 배치된다. 제2 부식 전위가 제1 부식 전위보다 높기 때문에, 제2 상부 전극층은 다층 상부 전극과 상부 전극 비아 사이의 산화물의 형성을 완화할 수 있다. 다층 상부 전극과 상부 전극 비아 사이의 산화물의 형성을 완화함으로써, 다층 상부 전극과 상부 전극 비아 사이의 저항이 감소될 수 있고, 메모리 소자의 성능이 향상될 수 있다.
도 1은 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
집적 칩(100)은 기판(102) 위의 유전체 구조체(104) 내에 배치된 메모리 소자(108)를 포함한다. 유전체 구조체(104)는 복수의 적층된 층간 유전체(ILD) 층을 포함한다. 일부 실시예에서, 복수의 적층된 ILD 층은 메모리 소자(108)와 기판(102) 사이에 배치된 하나 이상의 하부 ILD 층(104L) 및 메모리 소자(108)를 둘러싸는 상부 ILD 층(104U)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 하부 ILD 층(104L)은 메모리 소자(108) 아래에 배치된 하부 상호 접속부(106)를 둘러싼다.
메모리 소자(108)는 하부 전극 (110), 하부 전극(110) 위에 배치된 데이터 저장 구조체(112) 및 데이터 저장 구조체(112) 위에 배치된 다층 상부 전극(114)을 포함한다. 다층 상부 전극(114)은 제1 상부 전극층(114a) 및 제1 상부 전극층(114a) 위의 제2 상부 전극층(114b)을 포함한다. 제1 상부 전극층(114a)은 제2 상부 전극층(114b)과 상이한 재료를 포함한다. 제1 상부 전극층(114a)은 데이터 저장 구조체(112)로부터 제2 상부 전극층(114b)을 분리한다. 일부 실시예에서, 제2 상부 전극층(114b)은 제1 상부 전극층(114a)의 상부 표면을 완전히 덮는다.
상부 전극 비아(116)가 상부 ILD 층(104U)을 통해 연장되어 다층 상부 전극(114)과 접촉한다. 제1 상부 전극층(114a)은 제2 상부 전극층(114b)에 의해 상부 전극 비아(116)의 하부로부터 분리된다. 일부 실시예에서, 상부 전극 비아(116)는 다층 상부 전극(114)의 상부 아래로 0이 아닌 거리(118)까지 연장되어, 상부 전극 비아(116)의 하부가 다층 상부 전극(114) 내에 매립된다. 이러한 일부 실시예에서, 제2 상부 전극층(114b)은 상부 전극 비아(116) 바로 아래에 0이 아닌(비-제로) 제1 두께 및 해당 제1 비-제로 두께보다 두꺼운 상부 전극 비아(116) 외부의 제2 두께를 가진다.
제2 상부 전극층(114b)은 제1 상부 전극층(114a)보다 산화에 덜 민감하다. 제2 상부 전극층(114b)은 제1 상부 전극층(114a)보다 산화에 덜 민감하기 때문에, 메모리 소자(108)의 제조 중에 다층 상부 전극(114)의 상부 표면을 따른(예를 들어, 상부 전극 비아(116)와 다층 상부 전극(114) 사이의) 산화물의 형성이 완화된다. 다층 상부 전극(114)의 상부 표면을 따른 산화물의 형성을 완화함으로써, 상부 전극 비아(116)와 다층 상부 전극(114) 사이의 저항이 감소된다. 예를 들어, 상부 전극 비아(116)과 다층 상부 전극(114) 사이의 저항은 다층 상부 전극이 없는 메모리 소자에 비해 약 50% 내지 약 100%(예를 들어, 약 200 Ohms/sq 내지 약 50 Ohms/sq)만큼 감소될 수 있다.
도 2는 제조 중에 산화물 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩(200)의 일부 추가적인 실시예의 단면도를 예시한다.
집적 칩(200)은 기판(102) 위에 배치된 유전체 구조체(104) 내에 배치된 메모리 소자(108)를 포함한다. 일부 실시예에서, 유전체 구조체(104)는 복수의 적층된 층간 유전체(ILD) 층(104a-104e)을 포함한다. 복수의 적층된 ILD 층(104a-104e)은 메모리 소자(108)를 기판(102) 내에 배치된 액세스 장치(202)에 결합하도록 구성된 하나 이상의 하부 상호 접속층을 측방향으로 둘러싸는 하나 이상의 하부 ILD 층(104a-104d)을 포함한다. 일부 실시예에서, 하나 이상의 하부 상호 접속층은 도전 접촉부(204), 상호 접속 와이어(206) 및 상호 접속 비아(208)를 포함할 수 있다. 일부 실시예에서, 액세스 장치(202)는 트랜지스터 소자(예를 들어, MOSFET 소자, BJT 등)를 포함할 수 있다.
일부 실시예에서, 하부 절연 구조체(210)가 하나 이상의 하부 ILD 층(104a-104d) 위에 배치된다. 하부 절연 구조체(210)는 하부 절연 구조체(210)를 통해 연장되는 개구를 형성하는 측벽을 포함한다. 다양한 실시예에서, 하부 절연 구조체(210)는 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물 등등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 상부 절연 구조체(220)가 메모리 소자(108) 위에 그리고 하부 절연 구조체(210) 상에 배치된다. 상부 절연 구조체(220)는 메모리 소자(108) 바로 위의 제1 위치로부터 하부 절연 구조체(210)의 상부 표면에 접하는 제2 위치까지 연속적으로 연장된다. 상부 절연 구조체(220)는 상부 ILD 층(104e)으로부터 메모리 소자(108)를 분리한다. 일부 실시예에서, 상부 절연 구조체(220)는 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물 등등 중 하나 이상을 포함할 수 있다.
메모리 소자(108)는 하부 절연 구조체(210)의 측벽 사이와 하부 절연 구조체(210) 위에 배치된다. 일부 실시예에서, 메모리 소자(108)는 데이터 저장 구조체(112)를 통해 다층 상부 전극(114)으로부터 분리된 하부 전극(110)을 포함한다. 일부 실시예에서, 하부 전극(110)은 확산 장벽층(110a) 및 확산 장벽층(110a) 위에 하부 금속층(110b)을 포함할 수 있다. 일부 실시예에서, 캐핑층(212)이 데이터 저장 구조체(112)와 다층 상부 전극(114) 사이에 배치될 수 있다. 캐핑층(212)은 데이터 저장 구조체(112) 내의 저항 변화를 가능케 하는 산소를 저장하도록 구성된다.
일부 실시예에서, 하드 마스크 층(216)이 다층 상부 전극(114) 상에 배치될 수 있다. 하나 이상의 측벽 스페이서(218)가 다층 상부 전극(114) 및 하드 마스크 층(216)의 대향 측면 상에 배치될 수 있다. 일부 실시예에서, 하드 마스크 층(216)은 금속(예를 들어, 티타늄, 탄탈 등) 및/또는 유전체(예를 들어, 질화물, 탄화물 등)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 측벽 스페이서(218)는 산화물(예를 들어, 다-실리콘(silicon rich) 산화물), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 상부 전극 비아(116)가 상부 ILD 층(104e)을 통해 연장되어 다층 상부 전극(114)과 전기적으로 접촉한다. 일부 실시예에서, 상부 전극 산화물(222)이 다층 상부 전극(114)을 상부 전극 비아(116)로부터 분리한다.
다층 상부 전극(114)은 제1 상부 전극층(114a) 및 제1 상부 전극층(114a) 위에 제2 상부 전극층(114b)을 포함한다. 제2 상부 전극층(114b)은 제1 상부 전극층(114a)보다 더 높은 내산화성을 가진다. 예를 들어, 일부 실시예에서, 제1 상부 전극층(114a)은 제1 부식 전위를 가지고, 제2 상부 전극층(114b)은 제1 부식 전위보다 큰 제2 부식 전위를 가진다. 일부 실시예에서, 제1 부식 전위는 -0.8 V 미만일 수 있는 반면, 제2 부식 전위는 -0.8 V 이상일 수 있다. 다른 실시예에서, 제1 부식 전위는 -0.4 V 미만일 수 있는 반면, 제2 부식 전위는 -0.4 V 이상일 수 있다. 제2 상부 전극층(114b)의 더 큰 부식 전위는 제2 상부 전극층(114b)이 제1 상부 전극층(114a)보다 부식(예를 들어, 산화)에 덜 민감하게 한다.
다른 실시예에서, 제1 상부 전극층(114a)은 산화물을 형성하기 위해 제1 깁스 자유 에너지를 이용하는 재료를 포함할 수 있고, 제2 상부 전극층(114b)은 산화물을 형성하기 위해 더 큰 제2 깁스 자유 에너지를 이용하는 재료를 포함할 수 있다. 일부 실시예에서, 제1 상부 전극층(114a)은 산화물을 형성하기 위해 약 -1,900 kJ/mol 미만의 깁스 자유 에너지를 이용하는 재료를 포함할 수 있는 반면, 제2 상부 전극층(114b)은 산화물을 형성하기 위해 약 -1,100 kJ/mol 이상의 깁스 자유 에너지를 이용하는 재료를 포함할 수 있다. 다른 실시예에서, 제2 상부 전극층(114b)은 산화물을 형성하기 위해 약 -600 kJ/mol보다 큰 깁스 자유 에너지를 이용하는 재료를 포함할 수 있다. 또 다른 실시예에서, 제2 상부 전극층(114b)은 산화물을 형성하기 위해 약 -400 kJ/mol보다 큰 깁스 자유 에너지를 이용하는 재료를 포함할 수 있다.
제2 상부 전극층(114b)은 제1 상부 전극층(114a)보다 내산화성이 더 높기 때문에, 제2 상부 전극층(114b) 상의 상부 전극 산화물(222)의 두께는 상대적으로 작다. 예를 들어, 일부 실시예에서, 상부 전극 산화물(222)의 두께는 약 10Å 이하일 수 있다. 다른 실시예에서, 상부 전극 산화물(222)의 두께는 약 5Å 이하일 수 있다. 상부 전극 산화물(222)의 상대적으로 작은 두께는 다층 상부 전극(114)과 상부 전극 비아(116) 사이에 상대적으로 낮은 저항(예를 들어, 약 60 Ohms/sq 미만)을 제공한다.
또한, 제2 상부 전극층(114b)의 내산화성은 또한 다층 상부 전극(114) 내의 산소 저장소의 위치를 데이터 저장 구조체(112)에 매우 근접하게 제한한다. 산소 저장소를 데이터 저장 구조체(112)에 근접하게 유지하는 것에 의해, 산소 분자가 산소 저장소와 도전 필라멘트 사이를 이동해야 하는 거리가 줄어들기 때문에 저항성 스위칭이 개선된다.
상부 전극 비아(116)를 형성하는 데 사용되는 에칭제가 제2 상부 전극층(114b)을 통해 오버 에칭되는 것을 방지하기 위해(즉, 제조 중에 제1 상부 전극층(114a)의 노출을 방지하기 위해), 제2 상부 전극층(114b)은 또한 (예를 들어, 불소계 에칭 가스를 사용하여) 에칭에 대해 높은 저항성을 가지는 재료를 포함할 수 있다. 에칭에 대한 높은 저항은 제2 상부 전극층(114b)이 제1 상부 전극층(114a)으로부터 상부 전극 비아(116)를 분리할 수 있게 한다. 제1 상부 전극층(114a)으로부터 상부 전극 비아(116)를 분리함으로써, 제1 상부 전극층(114a)은 제조 중에 주위 환경에 노출되지 않아서, 다층 상부 전극(114)과 상부 전극 비아(116) 사이에 두꺼운 산화물의 형성이 방지된다.
일부 실시예에서, 제2 상부 전극층(114b)은 불소 가스를 포함하는 에칭제에 노출될 때 제1 상부 전극층(114a)보다 더 높은 비등점을 가지는 재료를 포함할 수 있다. 제2 상부 전극층(114b)의 더 높은 비등점은 제2 상부 전극층(114b)을 에칭하기 더 어렵게 만든다. 일부 실시예에서, 제2 상부 전극층(114b)은 불소 가스를 포함하는 에칭제에 노출될 때 약 550 ℃ 이상의 비등점을 가지는 재료를 포함할 수 있다. 다른 실시예에서, 제2 상부 전극층(114b)은 불소 가스를 포함하는 에칭제에 노출될 때 약 800 ℃ 이상의 비등점을 가지는 재료를 포함할 수 있다. 또 다른 실시예에서, 제2 상부 전극층(114b)은 불소 가스를 포함하는 에칭제에 노출될 때 약 1,500 ℃ 이상의 비등점을 가지는 재료를 포함할 수 있다. 일부 실시예에서, 제2 상부 전극층(114b)은 불소 가스를 포함하는 에칭제에 노출될 때 약 300 ℃ 이상의 비등점을 가지는 재료를 포함할 수 있는 반면, 제1 상부 전극층(114a)은 불소 가스를 포함하는 에칭제에 노출될 때 약 300 ℃ 미만의 비등점을 가지는 재료를 포함할 수 있다.
일부 실시예에서, 제2 상부 전극층은 또한 약 20 Å 내지 대략 300 Å 범위의 두께를 가질 수 있다. 20 Å보다 큰 두께를 가지는 제2 상부 전극층(114b)을 구비한 경우, 제2 상부 전극층(114b)은 제조 중에 상부 전극 비아(116)가 제2 상부 전극층(114b)을 통해 연장되는 것을 방지할 수 있게 한다.
또한, 일부 추가 실시예에서, 제1 상부 전극층(114a)은 제1 저항률을 가지는 재료를 포함할 수 있고, 제2 상부 전극층(114b)은 제1 저항률보다 큰 제2 저항률을 가지는 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 상부 전극층(114a)은 약 20 μOhm-cm 미만의 저항률을 가지는 재료를 포함할 수 있는 반면, 제2 상부 전극층(114b)은 약 100 μOhm-cm보다 큰 저항률을 가지는 재료를 포함할 수 있다. 이러한 실시예에서, 제1 상부 전극층(114a)의 낮은 저항은 다층 상부 전극(114)의 전체 저항을 감소시킬 수 있다. 또한, 제2 상부 전극층(114b)의 두께를 약 300 Å 미만으로 제한하는 것에 의해 다층 상부 전극(114)은 메모리 소자(108)의 우수한 성능을 제공하는 비교적 낮은 전체 저항을 가질 수 있다. 일부 실시예에서, 제1 상부 전극층(114a)은 상대적으로 낮은 전체 저항을 추가로 개선하기 위해 제2 상부 전극층(114b)보다 더 큰 두께를 가진다.
일부 실시예에서, 제1 상부 전극층(114a)은 티타늄, 탄탈 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 제2 상부 전극층(114b)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 제2 상부 전극층(114b)은 티타늄 질화물, 루테늄, 텅스텐, 주석, 지르코늄, 알루미늄 질화물, 은, 스트론튬, 탈륨, 바나듐, 지르코늄 질화물, 하프늄 질화물 등을 포함할 수 있다.
도 3은 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩(300)의 일부 추가적인 실시예의 단면도를 예시한다.
집적 칩(300)은 매립된 메모리 영역(302) 및 로직 영역(304)을 포함하는 기판(102)을 포함한다. 유전체 구조체(104)가 기판(102) 위에 배치된다. 유전체 구조체(104)는 복수의 적층된 ILD 층(104a-104c)을 포함한다. 일부 실시예에서, 복수의 적층된 ILD 층(104a-104c)은 실리콘 이산화물, SiCOH, 플루오로실리케이트 유리, 실리케이트 유리(예를 들어, 보로포스페이트 실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG)) 플루오로실리케이트 유리(FSG), 도핑되지 않은 실리케이트 유리(USG) 등) 등등 중 일종 이상을 포함할 수 있다. 일부 실시예에서, 복수의 적층된 ILD 층(104a-104c) 중 2개 이상의 인접한 층은 질화물, 탄화물 등을 포함하는 에칭 정지층(미도시)에 의해 분리될 수 있다.
로직 영역(304)은 기판(102) 내에 배치된 트랜지스터 소자(306)를 포함한다. 트랜지스터 소자(306)는 소스 영역(306a), 채널 영역에 의해 소스 영역(306a)으로부터 분리된 드레인 영역(306b) 및 채널 영역 위의 게이트 구조체(306c)를 포함한다. 소스 영역(306a)은 유전체 구조체(104)에 의해 둘러싸인 복수의 제1 상호 접속층(308)에 결합된다. 복수의 제1 상호 접속층(308)은 도전 접촉부, 상호 접속 와이어 및/또는 상호 접속 비아를 포함한다. 일부 실시예에서, 복수의 제1 상호 접속층(308)은 구리, 텅스텐, 알루미늄 등등 중 일종 이상을 포함할 수 있다.
매립된 메모리 영역(302)은 기판(102) 내에 배열된 액세스 장치(202)를 포함한다. 일부 실시예에서, 액세스 장치(202)는 소스 영역(202a)과 드레인 영역(202b) 사이에 측방향으로 배열된 게이트 구조체(202c)를 갖는 MOSFET 소자를 포함할 수 있다. 일부 실시예에서, 게이트 구조체(202c)는 게이트 유전체에 의해 기판(102)으로부터 분리된 게이트 전극을 포함할 수 있다. 이러한 일부 실시예에서, 소스 영역(202a)은 소스 라인(SL)에 결합되고, 게이트 구조체(202c)는 워드 라인(WL)에 결합된다. 다른 실시예에서, 액세스 장치(202)는 HEMT, BJT, JFET 등을 포함할 수 있다.
액세스 장치(202)는 복수의 하부 ILD 층(104a-104b) 내에 배치된 복수의 하부 상호 접속층(310)을 통해 메모리 소자(108)에 결합된다. 일부 실시예에서, 하부 절연 구조체(210)가 복수의 하부 ILD 층(104a-104b)을 메모리 소자(108)로부터 수직으로 분리한다. 이러한 실시예에서, 하부 전극(110)은 하부 절연 구조체(210)의 개구를 통해 연장되어 복수의 하부 상호 접속층(310) 중 하나와 전기적으로 접촉한다. 일부 실시예에서, 하부 절연 구조체(210)는 제1 유전체 층(210a) 및 제1 유전체 층(210a) 위의 제2 유전체 층(210b)을 포함한다. 일부 실시예에서, 제1 유전체 층(210a)은 다-실리콘 산화물, 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 제2 유전체 층(210b)은 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다.
메모리 소자(108)는 데이터 저장 구조체(112)를 통해 다층 상부 전극(114)으로부터 분리된 하부 전극(110)을 포함한다. 일부 실시예에서, 하부 전극(110)은 확산 장벽층(110a) 및 확산 장벽층(110a) 위의 하부 금속층(110b)을 포함할 수 있다. 일부 실시예에서, 확산 장벽층(110a)은 탄탈 질화물, 티타늄 질화물 등을 포함할 수 있다. 일부 실시예에서, 하부 금속층(110b)은 탄탈, 티타늄, 탄탈 질화물, 티타늄 질화물, 백금, 니켈, 하프늄, 지르코늄, 루테늄, 이리듐 등을 포함할 수 있다.
일부 실시예에서, 메모리 소자(108)는 RRAM 소자를 포함한다. 이러한 실시예에서, 데이터 저장 구조체(112)는 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈 오산화물(Ta2O5), 하프늄 알루미늄 산화물(HfAlO), 하프늄 지르코늄 산화물(HfZrO) 등과 같은 하이-k 유전체 재료를 포함한다. 다른 실시예에서, 메모리 소자(108)는 자기 저항성 랜덤 액세스 메모리(MRAM) 소자, 강유전성 랜덤 액세스 메모리(FRAM) 소자 등을 포함할 수 있다. 이러한 실시예에서, 데이터 저장 구조체(112)는 자기 터널 접합, 강유전성 재료 등을 포함할 수 있다.
일부 실시예에서, 캐핑층(212)이 데이터 저장 구조체(112)와 다층 상부 전극(114) 사이에 배치된다. 일부 실시예에서, 캐핑층(212)은 금속 또는 비교적 산소 함량이 낮은 금속 산화물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 캐핑층(212)은 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 하프늄(Hf), 백금(Pt), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 다른 실시예에서, 캐핑층(212)은 티타늄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 게르마늄 산화물(GeO), 세슘 산화물(CeO)과 같은 금속 산화물을 포함할 수 있다.
다층 상부 전극(114)은 제1 상부 전극층(114a) 및 제2 상부 전극층(114b)을 포함한다. 상부 전극 비아(116)가 제2 상부 전극층(114b) 상에 배치되고, 상부 상호 접속 와이어(312)가 상부 전극 비아(116)에 결합된다. 상부 상호 접속 와이어(312)는 상부 전극 비아(116)의 대향 측벽을 지나 측방향으로 연장된다. 일부 실시예에서, 상부 전극 비아(116) 및 상부 상호 접속 와이어(312)는 알루미늄, 구리, 텅스텐 등등 중 일종 이상을 포함할 수 있다. 일부 실시예에서, 상부 상호 접속 와이어(312)는 비트 라인(BL)에 추가로 결합된다. 동작 중에, 신호(예를 들어, 전압 및/또는 전류)가 선택적으로 워드 라인(WL), 소스 라인(SL) 및 비트 라인(BL)에 선택적으로 인가되어 메모리 소자(108)에 대해 데이터를 읽고 데이터를 기록할 수 있다.
도 4a-4b는 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩의 일부 추가적인 실시예를 예시한다. 도 4a는 집적 칩의 단면도(400)를 예시한다. 도 4b는 상부 전극 비아 및 제2 상부 전극층을 예시하는 상면도(406)(그러나, 상부 ILD 층 등과 같은 다른 층은 제외함)이다.
도 4a의 단면도(400)에 도시된 바와 같이, 메모리 소자(108)가 기판(102) 위의 유전체 구조체(104) 내에 배치된다. 일부 실시예에서, 메모리 소자(108)는 하부 절연 구조체(210) 위에 있을 수 있으며, 하부 절연 구조체는 해당 하부 절연 구조체(210)를 통해 연장되는 개구를 형성하는 측벽을 가진다. 개구는 하부 상호 접속부(106) 바로 위에 있을 수 있다. 일부 실시예에서, 하부 상호 접속부(106)는 도전 코어(106a) 및 도전 코어(106a)를 둘러싸는 확산 장벽층(106b)을 포함할 수 있다. 확산 장벽층(106b)은 티타늄 질화물, 탄탈 질화물 등을 포함할 수 있다. 도전 코어(106a)는 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수 있다.
메모리 소자(108)는 하부 전극(110)과 다층 상부 전극(114) 사이에 배치된 데이터 저장 구조체(112)를 포함한다. 하부 전극(110)은 확산 장벽층(110a) 및 확산 장벽층(110a) 위의 하부 금속층(110b)을 포함한다. 일부 실시예에서, 확산 장벽층(110a)은 하부 절연 구조체(210)의 개구 내에서부터 하부 절연 구조체(210) 위로 연장된다. 일부 실시예에서, 메모리 소자(108)는 개구 위에 배치된 중앙 영역(402) 및 중앙 영역(402)을 측방향으로 둘러싸는 주변 영역(404)을 포함한다. 다층 상부 전극(114)은 중앙 영역(402) 내에 제1 상부 표면을 포함하며, 해당 제1 상부 표면은 주변 영역(404) 내의 다층 상부 전극(114)의 제2 상부 표면 아래에 오목화된다.
상부 전극 비아(116)가 다층 상부 전극(114) 위에 배치된다. 상부 전극 비아(116)는 도전 코어(116b)를 둘러싸는 장벽층(116a)을 포함한다. 일부 실시예에서, 장벽층(116a)은 상부 전극 산화물(222)을 통해 제2 상부 전극층(114b)으로부터 분리될 수 있다. 다양한 실시예에서, 장벽층(116a)은 확산 장벽층 및/또는 접착제 층으로서 작용하도록 구성될 수 있다. 장벽층(116a)은 티타늄 질화물, 탄탈 질화물 등을 포함할 수 있다. 도전 코어(116b)는 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수 있다.
도 4b의 상면도(406)에 도시된 바와 같이, 주변 영역(404)은 완전히 메모리 소자(108)의 중앙 영역(402) 주위로 연장된다. 또한, 상부 전극 비아(116)의 장벽층(116a)은 완전히 상부 전극 비아(116)의 도전 코어(116b) 주위로 연장된다.
다시 도 4a의 단면도(400)를 참조하면, 다층 상부 전극(114)은 제1 상부 전극층(114a) 및 제2 상부 전극층(114b)을 포함한다. 일부 실시예에서, 제2 상부 전극층(114b)은 제1 상부 전극층(114a)과 대향하는 제1 곡면을 가진다. 일부 추가 실시예에서, 제2 상부 전극층(114b)은 제1 상부 전극층(114a)으로부터 멀어지게 대향하는 제2 곡면을 가진다. 일부 실시예에서, 상부 전극 산화물(222)은 제2 곡면을 따라 배열된다.
일부 실시예에서, 데이터 저장 구조체(112), 하부 전극(110) 및 다층 상부 전극(114)은 상이한 폭을 가질 수 있다. 예를 들어, 일부 실시예에서, 데이터 저장 구조체(112)는 다층 상부 전극(114) 및 하부 금속층(110b)보다 더 큰 폭을 가질 수 있다. 이러한 실시예에서, 데이터 저장 구조체(112)는 다층 상부 전극(114) 및 하부 금속층(110b)의 측벽으로부터 외측으로 측방으로 돌출된다.
도 5는 다층 상부 전극을 포함하는 메모리 소자를 갖는 집적 칩(500)의 일부 추가의 실시예의 단면도를 예시한다.
집적 칩(500)은 기판(102) 위의 유전체 구조체(104) 내에 배치된 메모리 소자(108)를 포함한다. 메모리 소자(108)는 데이터 저장 구조체(112) 및 캐핑층(212)을 통해 다층 상부 전극(114)으로부터 분리된 하부 전극(110)을 포함한다. 일부 실시예에서, 하부 전극(110)은 확산 장벽층(110a) 및 하부 금속층(110b)을 포함한다. 다층 상부 전극(114)은 제1 상부 전극층(114a) 및 제1 상부 전극층(114a) 위에 제2 상부 전극층(114b)을 포함한다. 제2 상부 전극층(114b)은 제1 상부 전극층(114a)보다 더 높은 부식 전위를 가진다. 하드 마스크 층(216)이 제2 상부 전극층(114b) 위에 배치될 수 있다.
제1 산화물(502)이 제1 상부 전극층(114a)의 외부 엣지를 따라 배열될 수 있고, 제2 산화물(504)이 제2 상부 전극층(114b)의 외부 엣지를 따라 배열될 수 있다. 일부 실시예에서, 제1 산화물(502)은 제2 산화물(504)보다 더 큰 두께를 가질 수 있다. 일부 실시예에서, 제1 산화물(502)은 제1 재료(예를 들어, 탄탈 산화물)를 포함할 수 있고, 제2 산화물(504)은 제1 재료와 상이한 제2 재료(예를 들어, 티타늄 산질화물)를 포함할 수 있다. 일부 실시예에서, 제1 산화물(502) 및/또는 제2 산화물(504)은 하드 마스크 층(216)의 최외곽 측벽을 지나 측방향으로 연장될 수 있다.
상부 전극 비아(116)가 제2 상부 전극층(114b) 상에 배치된다. 상부 전극 산화물(222)이 제2 상부 전극층(114b)과 상부 전극 비아(116) 사이에 배치될 수 있다. 일부 실시예에서, 상부 전극 산화물(222)은 제2 산화물(504)과 동일한 재료(예를 들어, 티타늄 산질화물)를 포함할 수 있다. 일부 실시예에서, 하부 전극(110)은 하부 금속층(110b)의 측벽을 따라 배치된 제3 산화물(506) 및/또는 확산 장벽층(110a)의 측벽을 따라 배치된 제4 산화물(508)에 의해 둘러싸일 수 있다
일부 실시예에서, 상부 절연 구조체(220)가 메모리 소자(108) 위에 배치될 수 있다. 상부 절연 구조체(220)는 메모리 소자(108)를 상부 ILD 층(104U)으로부터 분리한다. 일부 실시예에서, 상부 절연 구조체(220)는 복수의 절연층(220a-220c)을 포함할 수 있다. 일부 실시예에서, 복수의 절연층(220a-220c)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 플라즈마 강화(PE) 실리콘 산질화물(PE-SiON), PE 산화물(PE-Ox) 및/또는 유사물 중 일종 이상을 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 절연층(220a)은 실리콘 질화물을 포함할 수 있고, 제2 절연층(220b)은 실리콘 탄화물을 포함할 수 있으며, 제3 절연층(220c)은 실리콘 산화물을 포함할 수 있다.
웨이퍼의 서로 다른 부분에 형성된 메모리 소자는 웨이퍼의 제조 중에 서로 다른 공차에 노출될 수 있다는 것을 알고 있다. 예를 들어, 웨이퍼의 외부 엣지를 따라 형성된 메모리 소자는 웨이퍼의 중앙 영역 내에 형성된 메모리 소자와 다른 에칭 및/또는 증착 공차에 노출될 수 있다. 또한, 상이한 공차는 상이한 에칭 속도 및/또는 산화 두께로 이어질 수 있으며, 이는 메모리 소자에 대한 성능 문제를 야기할 수 있다는 것도 알고 있다. 그러나, 산화 및 에칭에 대한 높은 저항성으로 인해, 개시된 제2 상부 전극층은 웨이퍼의 상이한 영역에 대한 성능의 변화를 감소시킬 수 있다.
예를 들어, 도 6a는 집적 칩 다이에 각각 대응하는 복수의 다이 영역(604)을 포함하는 웨이퍼(602)의 일부 실시예의 상면도(600)를 예시한다. 복수의 다이 영역(604)은 중앙 다이 영역(604c) 및 엣지 다이 영역(604e)을 포함한다. 중앙 다이 영역(604c)은 엣지 다이 영역(604e)보다 웨이퍼(602)의 중심에 더 가깝다.
도 6b는 중앙 다이 영역(도 6a의 604c) 내의 제1 다이의 일부 실시예의 횡단면도(606)를 예시하고, 도 6c는 엣지 다이 영역(도 6a의 604e) 내의 제2 다이의 일부 실시예의 횡단면도(608)를 예시한다.
도 6b의 횡단면도(606)에 도시된 바와 같이, 중앙 다이 영역(도 6a의 604c) 내의 제1 다이는 상부 ILD 층(104U) 내에 배치된 제1 메모리 소자를 포함한다. 일부 실시예에서, 상부 ILD 층(104U)은 제1 메모리 소자 사이에 배치된 에어 갭(607)을 형성하는 하나 이상의 표면을 포함할 수 있다. 제1 메모리 소자는 각각 제1 상부 전극층(114a) 상에 배치된 제2 상부 전극층(114b)을 포함한다. 제1 메모리 소자는 제2 상부 전극층(114b) 상에 배치된 하드 마스크 층(216)을 더 포함한다. 하드 마스크 층(216)은 제2 상부 전극층(114b) 위로 제1 두께(t1)를 가진다. 상부 전극 비아(116)가 하드 마스크 층(216)을 통해 연장되어 제2 상부 전극층(114b)과 전기적으로 접촉한다. 일부 실시예에서, 상부 전극 산화물(222)이 제2 상부 전극층(114b)으로부터 상부 전극 비아(116)를 분리할 수 있다. 일부 실시예에서, 상부 전극 비아(116)는 제2 상부 전극층(114b)의 높이에 제1 폭(w1) 및 상부 전극 비아(116)의 상부에 제2 폭(w2)을 가질 수 있다. 일부 실시예에서, 제1 폭(w1)은 제2 폭(w2)의 약 50% 내지 약 75%일 수 있다. 일부 실시예에서, 상부 전극 비아(116)는 제2 상부 전극층(114b)의 상부 아래로 제1 깊이(d1)까지 연장될 수 있다.
도 6c의 횡단면도(608)에 도시된 바와 같이, 엣지 다이 영역(도 6a의 604e) 내의 제2 다이는 제1 상부 전극층(114a) 상에 배치된 제2 상부 전극층(114b)을 각각 구비한 제2 메모리 소자를 포함한다. 제2 메모리 소자는 제2 상부 전극층(114b) 상에 배치된 하드 마스크 층(216)을 더 포함한다. 공정 공차의 차이로 인해, 제2 메모리 소자의 하드 마스크 층(216)은 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 포함한다. 일부 실시예에서, 제1 두께(t1)는 제2 두께(t2)의 약 50% 내지 약 75%일 수 있다.
상부 전극 비아(116)가 하드 마스크 층(216)을 통해 연장되어 제2 상부 전극층(114b)과 전기적으로 접촉한다. 일부 실시예에서, 상부 전극 산화물(222)이 제2 상부 전극층(114b)으로부터 상부 전극 비아(116)을 분리할 수 있다. 일부 실시예에서, 상부 전극 비아(116)는 제2 상부 전극층(114b)의 높이에 제3 폭(w3) 및 상부 전극 비아(116)의 상부에 제4 폭(w4)을 가질 수 있다. 일부 실시예에서, 제3 폭(w3)은 제4 폭(w4)의 약 50% 내지 약 70%일 수 있다. 일부 실시예에서, 상부 전극 비아(116)는 제2 상부 전극층(114b)의 상부 아래로 제1 깊이(d1)보다 깊은 제2 깊이(d2)까지 연장될 수 있다.
제2 상부 전극층(114b)은 에칭에 대해 높은 저항을 가지도록 구성될 수 있기 때문에, 제2 상부 전극층(114b)은 상부 전극 비아(116)가 제1 메모리 소자(108a) 및 제2 메모리 소자(108a) 내에서 제1 상부 전극층(114a)과 접촉하는 것을 방지할 수 있다. 또한, 제2 상부 전극층(114b)은 낮은 부식 전위를 가지기 때문에, 제1 메모리 소자(도 6b) 및 제2 메모리 소자(도 6c) 내의 상부 전극 산화물(222)의 두께는 공정 공차의 변화에도 불구하고 비교적 유사하므로, 웨이퍼(602)의 상이한 영역에 걸쳐 메모리 소자의 저항에 작은 차이를 제공한다. 예를 들어, 제2 상부 전극층은 웨이퍼에 대한 상부 전극 비아 저항의 변화를 약 10% 미만(예를 들어, 단일층 상부 전극 내에 메모리 소자를 가지는 웨이퍼의 경우 약 40-50%의 변화에 비해)으로 감소시킬 수 있다.
도 7-17은 제조 중에 산화물의 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 가지는 집적 칩을 형성하는 방법의 일부 실시예의 횡단면도(700-1700)를 예시한다. 도 7-17은 방법과 관련하여 설명되었으나, 도 7-17에 개시된 구조체는 이러한 방법에 제한되지 않고, 대신 방법과 독립적인 구조체로 독립적일 수 있다.
도 7의 횡단면도(700)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 본체(예를 들어, 실리콘, SiGe, SOI 등) 및 임의의 다른 유형의 반도체 및/또는 이와 관련된 에피택셜 층일 수 있다. 기판(102)은 매립된 메모리 영역(302) 및 로직 영역(304)을 포함한다. 일부 실시예에서, 액세스 장치(202)가 매립된 메모리 영역(302) 내에 형성되고, 트랜지스터 소자(306)가 로직 영역(304) 내에 형성된다. 일부 실시예에서, 액세스 장치(202) 및/또는 트랜지스터 소자(306)는 트랜지스터를 포함할 수 있다. 이러한 일부 실시예에서, 액세스 장치(202) 및/또는 트랜지스터 소자(306)는 기판(102) 위에 게이트 유전체 필름 및 게이트 전극 필름을 증착함으로써 형성될 수 있다. 게이트 유전체 필름 및 게이트 전극 필름은 후속으로 패터닝되어 게이트 유전체 및 게이트 전극을 형성한다. 기판(102)은 후속으로 주입되어 게이트 전극의 양측에서 기판(102) 내에 소스 영역 및 드레인 영역을 형성할 수 있다.
일부 실시예에서, 하나 이상의 하부 상호 접속층(310)이 기판(102) 위에 형성된 하나 이상의 하부 ILD 층(104L) 내에 형성될 수 있다. 일부 실시예에서, 하나 이상의 하부 ILD 층(104L)은 제1 하부 ILD 층(104a) 및 제2 하부 ILD 층(104b)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 하부 상호 접속층(310)은 도전 접촉부, 상호 접속 와이어 및 상호 접속 비아 중 하나 이상을 포함할 수 있다. 하나 이상의 하부 상호 접속층(310)은 기판(102) 위의 하나 이상의 하부 ILD 층(104a-104b)의 하부 ILD 층(예를 들어, 산화물, 로우-k 유전체 또는 초저-k 유전체)을 형성하는 단계, 하부 ILD 층을 선택적으로 에칭하여 하부 ILD 층 내에 비아 홀 및/또는 트렌치를 형성하는 단계, 비아 홀 및/또는 트렌치 내에 도전 재료(예를 들어, 구리, 알루미늄 등)를 형성하는 단계 및 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)을 수행하여 하부 ILD 층 위로부터 과잉의 도전 재료를 제거하는 단계에 의해 형성될 수 있다.
도 8의 횡단면도(800)에 도시된 바와 같이, 하부 절연 구조체(210)가 하나 이상의 하부 상호 접속층(310) 위에 형성된다. 일부 실시예에서, 하부 절연 구조체(210)는 복수의 상이한 적층 유전체 재료를 포함한다. 예를 들어, 일부 실시예에서, 하부 절연 구조체(210)는 제1 유전체 층(210a) 및 제1 유전체 층(210a) 위의 제2 유전체 층(210b)을 포함한다. 일부 실시예에서, 제1 유전체 층(210a)은 다-실리콘 산화물, 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 제2 유전체 층(210b)은 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 하부 절연 구조체(210)는 하나 이상의 증착 공정(예를 들어, 물리적 기상 증착(PVD) 공정, 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PE-CVD) 공정 등)에 의해 형성될 수 있다.
도 9의 횡단면도(900)에 도시된 바와 같이, 확산 방지층(110a)이 하부 절연 구조체(210)를 통해 연장되는 개구(902) 내에 형성된다. 일부 실시예에서, 하부 절연 구조체(210)는 개구를 형성하도록 선택적으로 에칭된다. 개구(902)는 하부 절연 구조체(210)를 통해 연장되어, 하나 이상의 하부 상호 접속층(310) 중 하나의 상부 표면을 노출시킨다. 확산 장벽층(110a)은 후속으로 개구(902) 내에 형성된다. 일부 실시예에서, 확산 장벽층(110a)은 증착 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다. 일부 실시예에서, 하부 절연 구조체(210)의 상부 위로부터 확산 장벽층(110a)의 과잉의 재료를 제거하기 위해 증착 공정 후에 평탄화 공정(예를 들어, 화학적 기계적 평탄화(CMP) 공정)이 수행될 수 있다. 다른 실시예(미도시)에서, 평탄화 공정이 수행되지 않는다. 이러한 실시예에서, 확산 방지층(110a)은 나중에 패터닝될 때까지(예를 들어, 도 14에서 수행된 제2 패터닝 공정에 따라) 하부 절연 구조체(210)를 완전히 덮을 수 있다.
도 10의 횡단면도(1000)에 도시된 바와 같이, 메모리 소자 스택(1002)이 확산 장벽층(110a) 및 하부 절연 구조체(210) 위에 형성된다. 일부 실시예에서, 메모리 소자 스택(1002)은 하부 전극층(1004), 하부 전극층(1004) 위에 형성된 데이터 저장층(1006), 데이터 저장층(1006) 위에 형성된 제1 상부 전극 재료(1008) 및 제1 상부 전극 재료(1008) 위에 형성된 제2 상부 전극 재료(1010)를 포함한다.
일부 실시예에서, 하부 전극층(1004)은 티타늄, 탄탈 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 데이터 저장층(1006)은 알루미늄 산화물, 하프늄 산화물 등과 같은 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 상부 전극 재료(1008)는 티타늄, 탄탈 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 제2 상부 전극 재료(1010)는 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 제2 상부 전극 재료(1010)는 티타늄 질화물, 루테늄, 텅스텐, 주석, 지르코늄, 알루미늄 질화물, 은, 스트론튬, 탈륨, 바나듐, 지르코늄 질화물, 하프늄 질화물 등을 포함할 수 있다. 제2 상부 전극 재료(1010)는 제1 상부 전극 재료(1008)보다 높은 내산화성을 가진다. 예를 들어, 일부 실시예에서, 제1 상부 전극 재료(1008)는 제1 부식 전위를 가지며, 제2 상부 전극 재료(1010)는 제1 부식 전위보다 큰 제2 부식 전위를 가진다.
일부 실시예에서, 하부 전극층(1004), 데이터 저장층(1006), 제1 상부 전극 재료(1008) 및 제2 상부 전극 재료(1010)는 복수의 상이한 증착 공정(예를 들어, CVD, PE-CVD, 스퍼터링, ALD 등)을 통해 형성될 수 있다. 일부 실시예에서, 제1 상부 전극 재료(1008) 및 제2 상부 전극 재료(1010)는 인-시튜(예를 들어, 공정 챔버 상의 진공을 파괴하지 않고) 형성될 수 있다.
일부 실시예에서, 제2 상부 전극 재료(1010)는 스퍼터링 공정을 통해 증착될 수 있다. 스퍼터링 공정은 불활성 스퍼터링 가스를 공정 챔버에 도입한 다음 스퍼터링 타겟에 바이어스 전압을 인가함으로써 수행될 수 있다. 일부 실시예에서, 제2 상부 전극 재료(1010)는 질화물을 포함할 수 있다. 이러한 실시예에서, 질소 가스는 금속 질화물(예를 들어, 티타늄 질화물)을 포함하는 제2 상부 전극 재료(1010)를 형성하기 위해 공정 챔버로 추가로 도입될 수 있다. 이러한 일부 실시예에서, 불활성 스퍼터링 가스는 아르곤을 포함할 수 있는 한편, 스퍼터링 타겟은 티타늄을 포함할 수 있다. 일부 실시예에서, 약 18,000 W의 바이어스가 스퍼터링 타겟에 인가될 수 있고, 질소(N2)/아르곤(Ar) 가스의 유동비는 약 160:8 일 수 있다. 생성된 티타늄 질화물 층은 약 10 Å 미만(예, 약 7 Å)의 거칠기, 약 119 μΩ-cm 미만(예, 약 100 μΩ-cm)의 비저항 및 약 5보다 큰 밀도를 가진다.
도 11의 횡단면도(1100)에 도시된 바와 같이, 제1 상부 전극층(114a) 및 제2 상부 전극층(114b)을 가지는 다층 상부 전극(114)을 형성하기 위해 제1 패터닝 공정이 수행된다. 일부 실시예에서, 제1 패터닝 공정은 하드 마스크 층(216)에 따라 제1 상부 전극 재료(도 10의 1008) 및 제2 상부 전극 재료(도 10의 1010)를 제1 에칭제(1102)에 선택적으로 노출시킨다. 다양한 실시예에서, 하드 마스크 층(216)은 금속(예를 들어, 티타늄, 티타늄 질화물, 탄탈 등) 및/또는 유전체 재료(예를 들어, 실리콘-질화물, 실리콘-탄화물 등)를 포함할 수 있다. 다른 실시예(미도시)에서, 제1 패터닝 공정은 감광 재료(예를 들어, 포토레지스트)에 따라 제1 상부 전극층(114a) 및 제2 상부 전극층(114b)을 제1 에칭제(1102)에 선택적으로 노출시킬 수 있다.
도 12의 횡단면도(1200)에 도시된 바와 같이, 제1 상부 전극층(114a) 및 제2 상부 전극층(114b)은 제1 패터닝 공정 후에 주변 환경(예를 들어, 공기)에 노출될 수 있다. 예를 들어, 일부 실시예에서, 제1 패터닝 공정 후에 기판(102)은 제1 패터닝 공정을 수행하기 위해 사용되는 제1 공정 챔버로부터 후속 제조 공정을 수행하기 위해 사용되는 제2 공정 챔버로 이동될 때 주변 환경에 노출될 수 있다. 주변 환경에 노출될 때, 제1 산화물(502)이 제1 상부 전극층(114a)의 외부 엣지를 따라 형성될 수 있고, 제2 산화물(504)이 제2 상부 전극층(114b)의 외부 엣지를 따라 형성될 수 있다. 일부 실시예에서, 제1 산화물(502)은 제2 산화물(504)보다 더 큰 두께를 가질 수 있다. 일부 실시예에서, 제1 산화물(502)은 제1 재료(예를 들어, 탄탈 산화물)를 포함할 수 있고, 제2 산화물(504)은 제1 재료와 상이한 제2 재료(예를 들어, 티타늄 산질화물)를 포함할 수 있다.
도 13의 횡단면도(1300)에 도시된 바와 같이, 하나 이상의 측벽 스페이서(218)가 제1 상부 전극층(114a), 제2 상부 전극층(114b) 및 하드 마스크 층(216)의 측벽을 따라 형성된다. 다양한 실시예에서, 하나 이상의 측벽 스페이서(218)는 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 및/또는 기타를 포함할 수 있다. 일부 실시예에서, 하나 이상의 측벽 스페이서(218)는 기판(102) 위에 스페이서 층을 형성함으로써 형성될 수 있다. 스페이서 층은 수평 표면으로부터 스페이서 층을 제거하는 에칭제(예를 들어, 건식 에칭제)에 후속으로 노출된다. 수평 표면으로부터 스페이서 층을 제거하면, 하나 이상의 측벽 스페이서(218)로서 제1 상부 전극층(114a), 제2 상부 전극층(114b) 및 하드 마스크 층(216)의 대향 측벽을 따라 스페이서 층의 일부가 남는다.
도 14의 횡단면도(1400)에 도시된 바와 같이, 확산 장벽층(110a) 및 하부 금속층(110b)을 포함하는 하부 전극(110) 및 데이터 저장 구조체(112)를 가지는 메모리 소자(108)를 형성하기 위해 데이터 저장층(도 13의 1006) 및 하부 전극층(도 13의 1004)에 대해 제2 패터닝 공정이 수행된다. 일부 실시예에서, 제2 패터닝 공정은 데이터 저장 구조체(도 13의 1006) 및 하부 전극층(도 13의 1004)을 하드 마스크 층(216) 및 하나 이상의 측벽 스페이서(218)에 의해 덮이지 않은 영역에서 제2 에칭제(1402)에 선택적으로 노출시킨다.
도 15의 횡단면도(1500)에 도시된 바와 같이, 상부 절연 구조체(220)가 메모리 소자(108) 위에 형성된다. 일부 실시예에서, 상부 절연 구조체(220)는 하나 이상의 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 이용하여 형성될 수 있다. 다양한 실시예에서, 상부 절연 구조체(220)는 실리콘 탄화물, 테트라에틸 오르소실리케이트(TEOS) 등등 중 일종 이상을 포함할 수 있다. 상부 ILD 층(104U)이 상부 절연 구조체(220) 위에 형성되어 기판(102) 위에 유전체 구조체(104)를 형성한다. 일부 실시예에서, 상부 ILD 층(104U)은 증착 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다양한 실시예에서, 상부 ILD 층(104U)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG, PSG, BPSG, FSG, USG, 다공성 유전체 재료 등등 중 일종 이상을 포함할 수 있다.
도 16의 횡단면도(1600)에 도시된 바와 같이, 비아 홀(1604a-1604b)이 상부 ILD 층(104U) 내에 형성된다. 매립된 메모리 영역(302) 내에서, 비아 홀(1604a-1604b)은 상부 ILD 층(104U)의 상부 표면으로부터 연장되어 제2 상부 전극층(114b)의 상부 표면을 노출시키는 상부 전극 비아 홀(1604a)을 포함한다. 로직 영역(304) 내에서, 비아 홀(1604a-1604b)은 상부 ILD 층(104U)의 상부 표면으로부터 연장되어 상부 전극 비아 홀(1604a)을 수직으로 지나는 비아 홀(1604b)을 포함한다. 일부 실시예에서, 상부 전극 산화물(222)은 상부 전극 비아 홀(1604b)에 의해 노출된 제2 상부 전극층(114b)의 노출된 상부 표면을 따라 형성될 수 있다.
일부 실시예에서, 상부 상호 접속 비아 홀(1604a-1604b)은 마스킹 층(1606)에 따라 상부 ILD 층(104U)을 선택적으로 에칭하기 위해 제3 에칭제(1602)를 사용하는 제3 패터닝 공정에 의해 형성될 수 있다. 일부 실시예에서, 제3 에칭제(1602)는 불소계 에칭제(예를 들어, CF4, CH2F2, CHF8 등)를 포함하는 에칭 화학물을 가지는 건식 에칭제를 포함한다. 일부 실시예에서, 마스킹 층(1606)은 다층 하드 마스크를 포함할 수 있다. 예를 들어, 일부 실시예에서, 마스킹 층(1606)은 제1 하드 마스크 층(1608), 제1 하드 마스크 층(1608) 위의 제2 하드 마스크 층(1610) 및 제2 하드 마스크 층(1610) 위의 제3 하드 마스크 층(1612)을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(1608)은 산화물을 포함할 수 있고, 제2 하드 마스크 층(1610)은 질화물을 포함할 수 있고, 제3 하드 마스크 층(1612)은 산화물을 포함할 수 있다.
도 17의 횡단면도(1700)에 도시된 바와 같이, 도전 재료(예를 들어, 구리, 알루미늄 등)가 상부 상호 접속 비아 홀(1604a-1604b) 내에 형성된다. 일부 실시예에서, 상부 상호 접속 비아 홀(1604a-1604ba) 내에 도전 재료를 형성한 후, 상부 ILD 층(104U)의 상부 위로부터 과잉의 도전 재료를 제거하기 위해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예에서, 평탄화 공정은 또한 마스킹 층(1606)을 제거할 수 있다.
도 18은 제조 중에 산화물의 형성을 완화하도록 구성된 다층 상부 전극을 포함하는 메모리 소자를 가지는 집적 칩을 형성하는 방법(1800)의 일부 실시예의 흐름도를 예시한다.
방법(1800)은 본 명세서에서 일련의 동작 또는 이벤트로 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것을 이해할 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것과는 별개로 다른 동작 또는 이벤트와 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작이 필요한 것은 아니다. 또한, 여기에 묘사된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다
1802 동작에서, 하부 상호 접속층이 기판 위의 하부 층간 유전체(ILD) 층 내에 형성된다. 도 7은 1802 동작에 대응하는 일부 실시예의 횡단면도(700)를 예시한다.
1804 동작에서, 하부 ILD 층 및 하부 상호 접속층 위에 하부 절연 구조체가 형성된다. 도 8은 1804 동작에 대응하는 일부 실시예의 횡단면도(800)를 예시한다.
1806 동작에서, 다층 상부 전극을 가지는 메모리 소자가 하부 절연 구조체 위에 형성된다. 일부 실시예에서, 메모리 소자는 1808-1822 동작에 따라 형성될 수 있다.
1808 동작에서, 확산 장벽층이 하부 상호 접속층 위에 형성된다. 도 9는 1808 동작에 대응하는 일부 실시예의 횡단면도(900)를 예시한다.
1810 동작에서, 하부 전극층이 확산 장벽층 위에 형성된다. 도 10은 1810 동작에 대응하는 일부 실시예의 횡단면도(1000)를 예시한다.
1812 동작에서, 데이터 저장층이 하부 전극층 위에 형성된다. 도 10은 1812 동작에 대응하는 일부 실시예의 횡단면도(1000)를 예시한다.
1814 동작에서, 제1 부식 전위를 갖는 제1 상부 전극층이 데이터 저장층 상에 형성된다. 도 10은 1814 동작에 대응하는 일부 실시예의 횡단면도(1000)를 예시한다.
1816 동작에서, 제2 부식 전위를 가지는 제2 상부 전극층이 제1 상부 전극층 상에 형성된다. 제2 부식 전위는 제1 부식 전위보다 크다. 도 10은 1816 동작에 대응하는 일부 실시예의 횡단면도(1000)를 예시한다.
1818 동작에서, 다층 상부 전극을 형성하기 위해 제1 상부 전극층 및 제2 상부 전극층에 대해 제1 패터닝 공정이 수행된다. 도 11은 1818 동작에 대응하는 일부 실시예의 횡단면도(1100)를 예시한다.
1820 동작에서, 하나 이상의 측벽 스페이서가 다층 상부 전극의 대향 측면을 따라 형성된다. 도 13은 1820 동작에 대응하는 일부 실시예의 횡단면도(1300)를 예시한다.
1822 동작에서, 데이터 저장층 및 하부 전극층에 대해 제2 패터닝 공정이 수행된다. 제2 패터닝 공정은 데이터 저장 구조체와 메모리 소자의 하부 전극을 형성한다. 도 14는 1822 동작에 대응하는 일부 실시예의 횡단면도(1400)를 예시한다.
1824 동작에서, 상부 ILD 층이 메모리 소자 위에 형성된다. 도 15는 1824 동작에 대응하는 일부 실시예의 횡단면도(1500)를 예시한다.
1826 동작에서, 제2 상부 전극층의 상부 표면을 노출시키는 상부 전극 비아 홀을 형성하기 위해 상부 ILD 층에 대해 제3 패터닝 공정이 수행된다. 도 16은 1826 동작에 대응하는 일부 실시예의 횡단면도(1600)를 예시한다.
1828 동작에서, 상부 전극 비아 홀이 도전 재료로 채워져서 상부 전극 비아를 형성한다. 도 17은 1828 동작에 대응하는 일부 실시예의 횡단면도(1700)를 예시한다.
따라서, 일부 실시예에서, 본 개시 내용은 다층 상부 전극층과 상부의 상부 전극 비아 사이의 산화물의 형성을 완화하도록 구성된 다층 상부 전극층을 가지는 메모리 소자(예를 들어, RRAM 소자)에 관한 것이다.
일부 실시예에서, 본 개시 내용은 메모리 소자에 관한 것이다. 메모리 소자는: 기판 위의 하부 층간 유전체(ILD) 층 내의 하부 상호 접속부 위에 배치된 하부 전극; 하부 전극 위에 배치된 데이터 저장 구조체; 데이터 저장 구조체 위에 배치된 제1 상부 전극층; 제1 상부 전극층 상의 제2 상부 전극층 - 제2 상부 전극층은 제1 상부 전극층보다 산화에 덜 민감함 -; 및 제2 상부 전극층 위에 제공되고 제2 상부 전극층에 전기적으로 결합된 상부 전극 비아를 포함한다. 일부 실시예에서, 상부 전극 비아는 제2 상부 전극층의 상부 표면 위로부터 제2 상부 전극층의 상부 표면 아래로 연장되고; 상부 전극 비아는 제2 상부 전극층에 의해 제1 상부 전극층으로부터 분리된다. 일부 실시예에서, 메모리 소자는 상부 전극 비아와 제2 상부 전극층 사이에 배치된 상부 전극 산화물을 포함한다. 일부 실시예에서, 메모리 소자는 제1 상부 전극층의 하나 이상의 측벽을 따라 배치된 제1 산화물을 포함하고, 제1 산화물은 상부 전극 산화물보다 더 큰 두께를 가진다. 일부 실시예에서, 제2 상부 전극층은 티타늄 질화물, 루테늄, 텅스텐, 주석, 지르코늄, 알루미늄 질화물, 은, 스트론튬, 탈륨, 바나듐, 지르코늄 질화물 또는 하프늄 질화물을 포함한다. 일부 실시예에서, 제1 상부 전극층은 탄탈을 포함하고, 제2 상부 전극층은 티타늄 질화물을 포함한다. 일부 실시예에서, 제2 상부 전극층은 약 20 Å 내지 약 300 Å 범위의 두께를 가진다. 일부 실시예에서, 제2 상부 전극층은 약 -0.4 V 이상의 부식 전위를 가진다. 일부 실시예에서, 제2 상부 전극층은 약 1500 ℃보다 높은 불소 가스에서의 비등점을 가진다. 일부 실시예에서, 제2 상부 전극층은 산화물을 형성하도록 -600V보다 큰 깁스 자유 에너지를 이용하는 재료를 포함한다. 일부 실시예에서, 제2 상부 전극층은 상부 전극 비아 바로 아래에서 제1 비-제로 두께 및 상부 전극 비아 외부의 제2 두께를 가지며, 제2 두께는 제1 비-제로 두께보다 더 크다.
다른 실시예에서, 본 개시 내용은 집적 칩에 관한 것이다. 집적 칩은: 기판 위에 배치된 메모리 소자 - 메모리 소자는 하부 전극과 다층 상부 전극 사이에 배치된 데이터 저장 구조체를 포함함 -; 다층 상부 전극 위에 배치되고 다층 상부 전극에 전기적으로 결합된 상부 전극 비아를 포함하고; 다층 상부 전극은 데이터 저장 구조체 위에 배치된 제1 상부 전극층 및 제1 상부 전극층 상에 배치되고 제1 상부 전극층과 상이한 재료를 가지는 제2 상부 전극층을 포함하고, 제2 상부 전극층은 제1 상부 전극층보다 더 큰 부식 전위를 가진다. 일부 실시예에서, 집적 칩은 제2 상부 전극층 위에 배치되고 제1 두께를 가지는 하드 마스크 층을 더 포함하고, 상부 전극 비아는 제2 상부 전극층의 측벽 사이에 있고 제2 상부 전극층에 의해 제1 상부 전극층으로부터 분리된 제1 하부 표면까지 하드 마스크 층을 통해 연장된다. 일부 실시예에서, 집적 칩은 기판 위에 배치되고 제2 하부 전극과 제2 다층 상부 전극 사이에 배치된 제2 데이터 저장 구조체를 가지는 제2 메모리 소자 - 제2 다층 상부 전극은 제4 상부 전극층보다 더 작은 부식 전위를 가지는 제3 상부 전극층에 의해 제2 데이터 저장 구조체로부터 분리된 제4 상부 전극층을 포함함 -; 제2 다층 상부 전극 위에 배치되고 제2 다층 상부 전극에 전기적으로 결합된 제2 상부 전극 비아; 및 제4 상부 전극층 위에 배치되고 제1 두께보다 큰 제2 두께를 가지는 제2 하드 마스크 층 - 제2 상부 전극 비아는 제2 하드 마스크 층을 통해 제4 상부 전극층에 의해 제3 상부 전극층로부터 분리된 제2 하부 표면까지 연장됨 - 을 포함한다.
또 다른 실시예에서, 본 개시 내용은 메모리 소자를 형성하는 방법에 관한 것이다. 방법은: 기판 위의 하부 전극층 상에 데이터 저장층을 형성하는 단계; 데이터 저장층 위에 제1 상부 전극층을 형성하고, 제1 상부 전극층 위에 제2 상부 전극층을 형성하는 단계 - 제1 상부 전극층은 제2 상부 전극층보다 더 작은 부식 전위를 가짐 -; 다층 상부 전극을 형성하도록 제1 상부 전극층 및 제2 상부 전극층에 대해 제1 패터닝 공정을 수행하는 단계; 및 데이터 저장 구조체 및 하부 전극을 형성하도록 데이터 저장층 및 하부 전극층에 대해 제2 패터닝 공정을 수행하는 단계를 포함한다. 일부 실시예에서, 방법은: 다층 상부 전극 위에 상부 층간 유전체(ILD) 층을 형성하는 단계; 제2 상부 전극층으로 연장되는 상부 전극 비아 홀을 형성하도록 상부 ILD 층을 에칭하는 단계; 및 상부 전극 비아 홀 내에 상부 전극 비아를 형성하는 단계를 더 포함한다. 일부 실시예에서, 방법은 불소 가스를 포함하는 에칭제를 사용하여 상부 ILD 층을 에칭하는 단계를 더 포함한다. 일부 실시예에서, 제2 상부 전극층은 약 -0.4 V 이상의 부식 전위를 가진다. 일부 실시예에서, 제1 상부 전극층은 제2 상부 전극층보다 더 큰 두께를 가진다. 일부 실시예에서, 방법은 제1 상부 전극층 및 제2 상부 전극층을 주변 환경에 노출시키는 단계를 더 포함하고, 주변 환경은 제1 상부 전극층의 측면을 따라 제1 산화물을 형성하고 제2 상부 전극층의 측면을 따라 제2 산화물을 형성하고, 제1 산화물은 제2 산화물보다 더 두꺼운 두께를 가진다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
메모리 소자로서:
기판 위의 하부 층간 유전체(ILD: inter-level dielectric) 층 내의 하부 상호 접속부 위에 배치된 하부 전극;
상기 하부 전극 위에 배치된 데이터 저장 구조체;
상기 데이터 저장 구조체 위에 배치된 제1 상부 전극층;
상기 제1 상부 전극층 상의 제2 상부 전극층 - 상기 제2 상부 전극층은 상기 제1 상부 전극층보다 산화에 덜 민감함 -; 및
상기 제2 상부 전극층 위에 제공되고 상기 제2 상부 전극층에 전기적으로 결합된 상부 전극 비아
를 포함하는, 메모리 소자.
[실시예 2]
실시예 1에 있어서,
상기 상부 전극 비아는 상기 제2 상부 전극층의 상부 표면 위로부터 상기 제2 상부 전극층의 상기 상부 표면 아래로 연장되고;
상기 상부 전극 비아는 상기 제2 상부 전극층에 의해 상기 제1 상부 전극층으로부터 분리된 것인, 메모리 소자.
[실시예 3]
실시예 1에 있어서,
상기 상부 전극 비아와 상기 제2 상부 전극층 사이에 배치된 상부 전극 산화물을 더 포함하는, 메모리 소자.
[실시예 4]
실시예 3에 있어서,
상기 제1 상부 전극층의 하나 이상의 측벽을 따라 배치된 제1 산화물을 더 포함하고, 상기 제1 산화물은 상기 상부 전극 산화물보다 더 큰 두께를 가진 것인, 메모리 소자.
[실시예 5]
실시예 1에 있어서,
상기 제2 상부 전극층은 티타늄 질화물, 루테늄, 텅스텐, 주석, 지르코늄, 알루미늄 질화물, 은, 스트론튬, 탈륨, 바나듐, 지르코늄 질화물 또는 하프늄 질화물을 포함하는 것인, 메모리 소자.
[실시예 6]
실시예 1에 있어서,
상기 제1 상부 전극층은 탄탈을 포함하고, 상기 제2 상부 전극층은 티타늄 질화물을 포함하는 것인, 메모리 소자.
[실시예 7]
실시예 1에 있어서,
상기 제2 상부 전극층은 약 20 Å 내지 약 300 Å 범위의 두께를 가진 것인, 메모리 소자.
[실시예 8]
실시예 1에 있어서,
상기 제2 상부 전극층은 약 -0.4 V 이상의 부식 전위를 가진 것인, 메모리 소자.
[실시예 9]
실시예 1에 있어서,
상기 제2 상부 전극층은 약 1500 ℃보다 높은 불소 가스에서의 비등점을 가진 것인, 메모리 소자.
[실시예 10]
실시예 1에 있어서,
상기 제2 상부 전극층은 산화물을 형성하도록 -600 kJ/mol보다 큰 깁스 자유 에너지를 이용하는 재료를 포함하는 것인, 메모리 소자.
[실시예 11]
실시예 1에 있어서,
상기 제2 상부 전극층은 상기 상부 전극 비아 바로 아래에서 제1 비-제로 두께 및 상기 상부 전극 비아 외부의 제2 두께를 가지며, 상기 제2 두께는 상기 제1 비-제로 두께보다 더 큰 것인, 메모리 소자.
[실시예 12]
집적 칩으로서:
기판 위에 배치된 메모리 소자 - 상기 메모리 소자는 하부 전극과 다층 상부 전극 사이에 배치된 데이터 저장 구조체를 포함함 -;
상기 다층 상부 전극 위에 배치되고 상기 다층 상부 전극에 전기적으로 결합된 상부 전극 비아
를 포함하고;
상기 다층 상부 전극은, 상기 데이터 저장 구조체 위에 배치된 제1 상부 전극층 및 상기 제1 상부 전극층 상에 배치되고 상기 제1 상부 전극층과 상이한 재료를 포함하는 제2 상부 전극층을 포함하고,
상기 제2 상부 전극층은 상기 제1 상부 전극층보다 더 큰 부식 전위를 가진 것인, 집적 칩.
[실시예 13]
실시예 12에 있어서,
상기 제2 상부 전극층 위에 배치되고 제1 두께를 가지는 하드 마스크 층을 더 포함하고, 상기 상부 전극 비아는 상기 제2 상부 전극층의 측벽 사이에 있고 상기 제2 상부 전극층에 의해 상기 제1 상부 전극층으로부터 분리된 제1 하부 표면까지 상기 하드 마스크 층을 통해 연장되는 것인, 집적 칩.
[실시예 14]
실시예 13에 있어서,
상기 기판 위에 배치되고 제2 하부 전극과 제2 다층 상부 전극 사이에 배치된 제2 데이터 저장 구조체를 포함하는 제2 메모리 소자 - 상기 제2 다층 상부 전극은 제4 상부 전극층을 포함하고, 상기 제4 상부 전극층은 상기 제4 상부 전극층보다 더 작은 부식 전위를 가지는 제3 상부 전극층에 의해 상기 제2 데이터 저장 구조체로부터 분리됨 -;
상기 제2 다층 상부 전극 위에 배치되고 상기 제2 다층 상부 전극에 전기적으로 결합된 제2 상부 전극 비아; 및
상기 제4 상부 전극층 위에 배치되고 상기 제1 두께보다 큰 제2 두께를 가지는 제2 하드 마스크 층 - 상기 제2 상부 전극 비아는 상기 제2 하드 마스크 층을 통해 상기 제4 상부 전극층에 의해 상기 제3 상부 전극층로부터 분리된 제2 하부 표면까지 연장됨 -
을 더 포함하는, 집적 칩.
[실시예 15]
메모리 소자를 형성하는 방법으로서:
기판 위의 하부 전극층 상에 데이터 저장층을 형성하는 단계;
상기 데이터 저장층 위에 제1 상부 전극층을 형성하고, 상기 제1 상부 전극층 위에 제2 상부 전극층을 형성하는 단계 - 상기 제1 상부 전극층은 상기 제2 상부 전극층보다 더 작은 부식 전위를 가짐 -;
다층 상부 전극을 규정하도록 상기 제1 상부 전극층 및 상기 제2 상부 전극층에 대해 제1 패터닝 공정을 수행하는 단계; 및
데이터 저장 구조체 및 하부 전극을 규정하도록 상기 데이터 저장층 및 상기 하부 전극층에 대해 제2 패터닝 공정을 수행하는 단계
를 포함하는, 메모리 소자를 형성하는 방법.
[실시예 16]
실시예 15에 있어서,
상기 다층 상부 전극 위에 상부 층간 유전체(ILD) 층을 형성하는 단계;
상기 제2 상부 전극층으로 연장되는 상부 전극 비아 홀을 형성하도록 상기 상부 ILD 층을 에칭하는 단계; 및
상기 상부 전극 비아 홀 내에 상부 전극 비아를 형성하는 단계
를 더 포함하는, 메모리 소자를 형성하는 방법.
[실시예 17]
실시예 16에 있어서,
불소 가스를 포함하는 에칭제를 사용하여 상기 상부 ILD 층을 에칭하는 단계를 더 포함하는, 메모리 소자를 형성하는 방법.
[실시예 18]
실시예 15에 있어서,
상기 제2 상부 전극층은 약 -0.4 V 이상의 부식 전위를 가지는 것인, 메모리 소자를 형성하는 방법.
[실시예 19]
실시예 15에 있어서,
상기 제1 상부 전극층은 상기 제2 상부 전극층보다 더 큰 두께를 가진 것인, 메모리 소자를 형성하는 방법.
[실시예 20]
실시예 15에 있어서,
상기 제1 상부 전극층 및 상기 제2 상부 전극층을 주변 환경에 노출시키는 단계를 더 포함하고, 상기 주변 환경은 상기 제1 상부 전극층의 측면을 따라 제1 산화물을 형성하고 상기 제2 상부 전극층의 측면을 따라 제2 산화물을 형성하고,
상기 제1 산화물은 상기 제2 산화물보다 더 큰 두께를 가진 것인, 메모리 소자를 형성하는 방법.
Claims (10)
- 메모리 소자로서:
기판 위의 하부 층간 유전체(ILD: inter-level dielectric) 층 내의 하부 상호 접속부 위에 배치된 하부 전극;
상기 하부 전극 위에 배치된 데이터 저장 구조체;
상기 데이터 저장 구조체 위에 배치된 제1 상부 전극층;
상기 제1 상부 전극층 상의 제2 상부 전극층 - 상기 제2 상부 전극층은 상기 제1 상부 전극층보다 산화에 덜 민감함 -; 및
상기 제2 상부 전극층 위에 제공되고 상기 제2 상부 전극층에 전기적으로 결합된 상부 전극 비아
를 포함하는, 메모리 소자. - 제1항에 있어서,
상기 상부 전극 비아는 상기 제2 상부 전극층의 상부 표면 위로부터 상기 제2 상부 전극층의 상기 상부 표면 아래로 연장되고;
상기 상부 전극 비아는 상기 제2 상부 전극층에 의해 상기 제1 상부 전극층으로부터 분리된 것인, 메모리 소자. - 제1항에 있어서,
상기 상부 전극 비아와 상기 제2 상부 전극층 사이에 배치된 상부 전극 산화물을 더 포함하는, 메모리 소자. - 제3항에 있어서,
상기 제1 상부 전극층의 하나 이상의 측벽을 따라 배치된 제1 산화물을 더 포함하고, 상기 제1 산화물은 상기 상부 전극 산화물보다 더 큰 두께를 가진 것인, 메모리 소자. - 제1항에 있어서,
상기 제2 상부 전극층은 티타늄 질화물, 루테늄, 텅스텐, 주석, 지르코늄, 알루미늄 질화물, 은, 스트론튬, 탈륨, 바나듐, 지르코늄 질화물 또는 하프늄 질화물을 포함하는 것인, 메모리 소자. - 제1항에 있어서,
상기 제1 상부 전극층은 탄탈을 포함하고, 상기 제2 상부 전극층은 티타늄 질화물을 포함하는 것인, 메모리 소자. - 제1항에 있어서,
상기 제2 상부 전극층은 산화물을 형성하도록 -600 kJ/mol보다 큰 깁스 자유 에너지를 이용하는 재료를 포함하는 것인, 메모리 소자. - 제1항에 있어서,
상기 제2 상부 전극층은 상기 상부 전극 비아 바로 아래에서 제1 비-제로 두께 및 상기 상부 전극 비아 외부의 제2 두께를 가지며, 상기 제2 두께는 상기 제1 비-제로 두께보다 더 큰 것인, 메모리 소자. - 집적 칩으로서:
기판 위에 배치된 메모리 소자 - 상기 메모리 소자는 하부 전극과 다층 상부 전극 사이에 배치된 데이터 저장 구조체를 포함함 -;
상기 다층 상부 전극 위에 배치되고 상기 다층 상부 전극에 전기적으로 결합된 상부 전극 비아
를 포함하고;
상기 다층 상부 전극은, 상기 데이터 저장 구조체 위에 배치된 제1 상부 전극층 및 상기 제1 상부 전극층 상에 배치되고 상기 제1 상부 전극층과 상이한 재료를 포함하는 제2 상부 전극층을 포함하고,
상기 제2 상부 전극층은 상기 제1 상부 전극층보다 더 큰 부식 전위를 가진 것인, 집적 칩. - 메모리 소자를 형성하는 방법으로서:
기판 위의 하부 전극층 상에 데이터 저장층을 형성하는 단계;
상기 데이터 저장층 위에 제1 상부 전극층을 형성하고, 상기 제1 상부 전극층 위에 제2 상부 전극층을 형성하는 단계 - 상기 제1 상부 전극층은 상기 제2 상부 전극층보다 더 작은 부식 전위를 가짐 -;
다층 상부 전극을 규정하도록 상기 제1 상부 전극층 및 상기 제2 상부 전극층에 대해 제1 패터닝 공정을 수행하는 단계; 및
데이터 저장 구조체 및 하부 전극을 규정하도록 상기 데이터 저장층 및 상기 하부 전극층에 대해 제2 패터닝 공정을 수행하는 단계
를 포함하는, 메모리 소자를 형성하는 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062968333P | 2020-01-31 | 2020-01-31 | |
| US62/968,333 | 2020-01-31 | ||
| US16/921,133 | 2020-07-06 | ||
| US16/921,133 US11527713B2 (en) | 2020-01-31 | 2020-07-06 | Top electrode via with low contact resistance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210098825A true KR20210098825A (ko) | 2021-08-11 |
| KR102436169B1 KR102436169B1 (ko) | 2022-08-24 |
Family
ID=77062966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200131259A KR102436169B1 (ko) | 2020-01-31 | 2020-10-12 | 낮은 접촉 저항을 가지는 상부 전극 비아 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11527713B2 (ko) |
| KR (1) | KR102436169B1 (ko) |
| CN (1) | CN113285018A (ko) |
| TW (1) | TWI770662B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11527713B2 (en) * | 2020-01-31 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Top electrode via with low contact resistance |
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| US11430513B1 (en) * | 2021-08-02 | 2022-08-30 | International Business Machines Corporation | Non-volatile memory structure and method for low programming voltage for cross bar array |
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Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2014208050A1 (ja) | 2013-06-27 | 2014-12-31 | 日本電気株式会社 | スイッチング素子とその製造方法および半導体装置とその製造方法 |
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| US10164182B1 (en) * | 2017-06-26 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Switching layer scheme to enhance RRAM performance |
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| US11527713B2 (en) * | 2020-01-31 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Top electrode via with low contact resistance |
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2020
- 2020-07-06 US US16/921,133 patent/US11527713B2/en active Active
- 2020-10-12 KR KR1020200131259A patent/KR102436169B1/ko active IP Right Grant
- 2020-11-06 TW TW109138800A patent/TWI770662B/zh active
- 2020-12-31 CN CN202011629122.9A patent/CN113285018A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI770662B (zh) | 2022-07-11 |
| TW202131533A (zh) | 2021-08-16 |
| US20210242399A1 (en) | 2021-08-05 |
| US11527713B2 (en) | 2022-12-13 |
| KR102436169B1 (ko) | 2022-08-24 |
| CN113285018A (zh) | 2021-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |