KR20210016263A - 메모리 셀을 위한 집적 방법 - Google Patents

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KR20210016263A
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Abstract

일부 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은 기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들을 포함한다. 하부 절연 구조물이 하부 유전체 구조물 위에 있고, 하부 절연 구조물을 관통하여 연장된 측벽들을 갖는다. 하부 전극이 하부 절연 구조물의 측벽들과 윗면을 따라 배열된다. 하부 절연 구조물의 윗면은 하부 전극의 최외각 측벽들을 지나 연장된다. 데이터 저장 구조물이 하부 전극 상에 배치되고 데이터 상태(data state)를 저장하도록 구성된다. 상부 전극이 데이터 저장 구조물 상에 배치된다. 하부 전극은 하부 전극의 윗면 내에 리세스를 규정하도록 수평 연장면에 결합된 내부 측벽들을 갖는다. 수평 연장면은 하부 절연 구조물의 윗면 아래에 있다.

Description

메모리 셀을 위한 집적 방법{INTEGRATION METHOD FOR MEMORY CELL}
본 출원은 2019년 7월 31일에 출원된 미국 가특허 출원 제62/880,816호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
오늘날의 많은 전자 디바이스들은 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전력이 공급되었을 때 데이터를 저장하는 반면에, 비휘발성 메모리는 전력이 제거된 경우에도 데이터를 저장할 수 있다. 강유전체 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 디바이스는 차세대 비휘발성 메모리 기술의 하나의 전도유망한 후보이다. 이는 FeRAM 디바이스가 고속 기록 시간, 높은 내구성, 낮은 전력 소비, 및 복사선으로부터의 손상에 대한 낮은 취약성을 비롯하여, 많은 장점들을 제공하기 때문이다.
강유전체 랜덤 액세스 메모리(FeRAM) 디바이스는 강유전체 물질에 의해 상부 전극으로부터 분리된 하부 전극을 갖는다. 강유전체 물질은 외부 전기장의 인가에 의해 반대 극성들 사이를 스위칭할 수 있는 고유 전기 쌍극자를 갖는다. 상이한 극성들은 상이한 데이터 상태(data state)들(예컨대, 논리 '0' 또는 '1')을 나타내는 상이한 커패시턴스들을 FeRAM 디바이스에 제공하여, FeRAM 디바이스가 데이터를 디지털 방식으로 저장할 수 있게 한다. 예를 들어, 판독 동작 동안, 상이한 커패시턴스들이 FeRAM 디바이스에 부착된 비트 라인 상의 전압으로부터 감지되어, FeRAM 디바이스에 의해 저장된 데이터 상태를 출력할 수 있다.
FeRAM 디바이스는 일반적으로 복수의 상호연결층들을 둘러싸는 유전체 구조물 위에 하부 절연 구조물을 퇴적함으로써 형성된다. 하부 절연 구조물은 복수의 상호연결층들 중 하나 이상을 노출시키는 개구를 형성하도록 패터닝된다. 하부 전극층은 개구 내에 그리고 하부 절연 구조물 위에 형성된다. 실질적으로 평면인 윗면을 규정하기 위해 하부 전극층에 대해 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정이 후속적으로 수행된다. 하부 전극층의 실질적으로 평면인 윗면 위에 강유전체층이 형성되고, 강유전체층 위에 상부 전극층이 형성된다. 상부 전극과 강유전체 구조물을 규정하기 위해 상부 전극층과 강유전체층에 대해 제1 패터닝 공정이 수행된다. 그런 후, 측벽 스페이서들이 상부 전극의 측면들을 따라 형성되고, 이어서 하부 전극을 규정하기 위한 제2 패터닝 공정이 뒤따른다.
하부 전극을 형성하기 위해 CMP 공정을 사용하는 비용은, CMP 공정들이 비교적 고가의 공정들이기 때문에, FeRAM 디바이스를 형성하는 비용을 상당히 증가시킨다. 또한, CMP 공정에 의해 사용된 슬러리의 잔류물이 CMP 공정이 완료된 후에 기판 상에 남을 수 있다는 것이 이해되었다. 슬러리 잔류물은 후속 리소그래피 공정들 동안에 사용되는 정렬 마크들 위에 축적될 수 있어서, 정렬 마크들을 가릴 수 있다. 정렬 마크들을 가림으로써, 위에 있는 층들의 포토리소그래피 공정 윈도우가 감소되어, FeRAM 디바이스의 수율 및/또는 신뢰성을 낮추게 된다.
일부 실시예들에서, 본 발명개시는 하부 전극을 형성하는데 있어서 CMP 공정을 사용하지 않는 FeRAM 디바이스를 형성하는 방법에 관한 것이다. 하부 전극을 형성하는데 있어서 CMP 공정을 사용하지 않음으로써, FeRAM 디바이스를 형성하는 비용이 감소될 수 있고, 위에 있는 층들의 포토리소그래피 공정 윈도우가 개선될 수 있다. 일부 실시예들에서, 결과적인 FeRAM 디바이스는, 아래에 있는 하부 절연 구조물의 측벽들과 윗면을 따라 일반적으로 형성된 하부 전극, 하부 전극 위에 배치된 강유전체 물질, 및 강유전체 물질 위에 있는 상부 전극을 포함한다. 하부 전극은 CMP 공정을 사용하지 않고서 형성되기 때문에, 하부 전극은 하부 전극의 윗면 내에 배치된 제1 리세스를 규정하는 내부 측벽들을 갖는다. 강유전체 물질 및/또는 상부 전극은 제1 리세스 내에 배치되고, 또한 추가적인 리세스들을 규정하는 내부 측벽들을 가질 수 있다.
일부 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들; 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 관통하여 연장된 측벽들을 가짐 -; 하부 절연 구조물의 측벽들과 윗면을 따라 배열된 하부 전극 - 하부 절연 구조물의 윗면은 하부 전극의 최외각 측벽들을 지나 연장됨 -; 하부 전극 상에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물; 데이터 저장 구조물 상에 배치된 상부 전극을 포함하고, 하부 전극은, 하부 전극의 윗면 내에 리세스를 규정하도록 수평 연장면에 결합된 내부 측벽들을 갖고, 하부 전극의 수평 연장면은 하부 절연 구조물의 윗면 아래에 있다. 일부 실시예들에서, 제1 수평 평면은 하부 전극의 수평 연장면을 따라 그리고 하부 절연 구조물의 측벽들을 관통하여 연장된다. 일부 실시예들에서, 하부 절연 구조물의 측벽들은 하부 절연 구조물의 바닥부를 따라 연장된 라인에 대해 측정된 약 40°와 약 50° 사이의 각도로 배향된다. 이러한 일부 실시예들에서, 하부 전극은 하부 전극의 최저면을 이등분하는 라인에 대해 실질적으로 대칭이다. 일부 실시예들에서, 하부 전극의 윗면은 하부 전극의 내부 측벽들을 지나 반대 방향들로 실질적으로 동일한 거리들만큼 연장된다. 일부 실시예들에서, 집적 칩은 상부 전극과 하부 절연 구조물 위에 배치된 상부 유전체 구조물, 및 상부 유전체 구조물의 윗면으로부터 상부 전극까지 연장된 상부 상호연결 구조물을 더 포함한다. 일부 실시예들에서, 상부 상호연결 구조물은 하부 전극의 최저면 바로 위에 있는 위치에서 상부 전극과 접촉한다. 일부 실시예들에서, 집적 칩은 상부 전극 위에 배치된 하드 마스크를 더 포함하고, 하드 마스크는 상부 전극의 윗면 내에 제2 리세스를 규정하는 상부 전극의 내부 측벽들을 따라 배치된다. 일부 실시예들에서, 집적 칩은, 데이터 저장 구조물 위에 배치되고 상부 전극과 하드 마스크의 최외각 측벽들을 완전히 덮는 측벽 스페이서들을 더 포함한다. 일부 실시예들에서, 집적 칩은 하드 마스크 위에 배치된 보호층을 더 포함하고, 보호층은 하드 마스크의 윗면 내에 제3 리세스를 규정하는 하드 마스크의 내부 측벽들을 따라 배치된다. 일부 실시예들에서, 상부 유전체 구조물은 보호층의 윗면 내에 제4 리세스를 규정하는 보호층의 내부 측벽들을 따라 배치된다.
다른 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들; 하부 유전체 구조물 위에 배치되고 개구를 규정하는 측벽들을 갖는 하부 절연 구조물; 개구를 관통하여 복수의 하부 상호연결층들까지 연장된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는, 하부 절연 구조물의 윗면과 측벽들을 따라 배열된 하부 전극(하부 전극은, 하부 전극의 윗면 내에 제1 리세스를 규정하도록 수평 연장면에 결합된 내부 측벽들을 가짐), 하부 전극 상에 배치된 강유전체 물질, 및 강유전체 물질 상에 배치된 상부 전극을 포함함 -; 및 상기 상부 전극 상에 배치된 하드 마스크를 포함하며, 강유전체 물질, 상부 전극, 및 하드 마스크는 하부 전극의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 갖는다. 일부 실시예들에서, 상부 전극은 강유전체 물질의 윗면 바로 위로부터 하부 전극의 최저면 바로 위까지 횡측으로 연장된 윗면을 가지며, 상기 상부 전극의 윗면 전체는 강유전체 물질의 윗면으로부터 수직 위에 있다. 일부 실시예들에서, 상부 전극의 윗면은 곡면이다. 일부 실시예들에서, 집적 칩은 하드 마스크 상에 배치된 보호층을 더 포함하고, 보호층은 하부 전극의 최저면 위에 배치된 추가적인 리세스를 규정하는 측벽들을 갖는다. 일부 실시예들에서, 하부 절연 구조물의 윗면을 따라 연장된 수평 평면은 상부 전극의 측벽들과 교차한다. 일부 실시예들에서, 집적 칩은 하부 전극의 윗면 바로 위에 있는 위치에서 상부 전극의 윗면과 접촉하는 상부 상호연결 구조물을 더 포함한다. 일부 실시예들에서, 집적 칩은 하부 전극의 최저면 바로 위에 있는 위치에서 상부 전극의 윗면과 접촉하는 상부 상호연결 구조물을 더 포함한다. 일부 실시예들에서, 집적 칩은 하드 마스크 위에 배치된 보호층을 더 포함하고, 보호층은 보호층의 윗면을 따라 연장된 수평 평면에 대해 측정된 0이 아닌 각도로 상부 상호연결 구조물과 교차하는 측벽들을 갖는다.
또다른 실시예들에서, 본 발명개시는 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은, 기판 위의 하부 유전체 구조물 내에서 복수의 상호연결층들 위에 하부 절연 구조물을 형성하는 단계; 하부 절연 구조물을 관통하여 복수의 상호연결층들까지 연장된 개구들을 규정하도록 하부 절연 구조물의 일부를 제거하는 단계; 하부 절연 구조물 위에 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층을 순차적으로 퇴적하는 단계 - 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층은 하부 전극층의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 가짐 -; 및 하부 전극과 상부 전극 사이에 배치된 강유전체 물질을 갖는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 규정하도록 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층을 패터닝하는 단계를 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 실시예들의 단면도를 나타낸다.
도 2a는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 갖는 집적 칩의 일부 실시예들의 단면도를 나타낸다.
도 2b는 도 2a의 집적 칩의 일부 실시예들의 평면도를 나타낸다.
도 3은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 4a와 도 4b는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩들의 일부 추가적인 실시예들의 단면도들을 나타낸다.
도 5는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 6은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 7 내지 도 17은 FeRAM 디바이스의 하부 전극을 규정하는데 있어서 평탄화 공정을 사용하지 않고서 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들을 나타낸다.
도 18은 FeRAM 디바이스의 하부 전극을 규정하는데 있어서 평탄화 공정을 사용하지 않고서 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 메모리 디바이스를 갖는 집적 칩(100)의 일부 실시예들의 단면도를 나타낸다.
집적 칩(100)은 기판(102) 내에 배열된 액세스 디바이스(104)를 포함한다. 일부 실시예들에서, 액세스 디바이스(104)는 트랜지스터 디바이스(예컨대, MOSFET, 바이폴라 접합 트랜지스터(bi-polar junction transistor; BJT), 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 등)를 포함할 수 있다. 일부 실시예들에서, 기판(102)은 반도체 물질(예컨대, 실리콘, 게르마늄 등)을 포함할 수 있다. 하부 유전체 구조물(106)이 기판(102) 위에 배열되고, 액세스 디바이스(104)를 둘러싼다. 하부 유전체 구조물(106)은 액세스 디바이스(104)에 전기적으로 결합된 복수의 하부 상호연결층들(108)을 추가로 둘러싼다. 하부 절연 구조물(110)이 하부 유전체 구조물(106) 위에 배치된다. 하부 절연 구조물(110)은 복수의 하부 상호연결층들(108)의 상호연결 구조물(108a) 위에 개구를 규정하는 측벽들(110s)을 포함한다.
메모리 디바이스(112)가 개구 내에 그리고 하부 절연 구조물(110)의 윗면(110u) 위에 배치된다. 메모리 디바이스(112)는 하부 전극(114)과 상부 전극(118) 사이에 배열된 데이터 저장 구조물(116)을 포함한다. 데이터 저장 구조물(116)은 하부 전극(114) 및 상부 전극(118)에 인가된 바이어스 전압들에 따라 제1 데이터 상태(예를 들어, '0') 또는 제2 데이터 상태(예를 들어, '1')를 저장하도록 구성된다. 예를 들어, 데이터 저장 구조물(116) 내에 제1 데이터 상태를 저장하기 위해, 제1 세트의 바이어스 조건들이 하부 전극(114) 및 상부 전극(118)에 인가될 수 있다. 대안적으로, 데이터 저장 구조물(116) 내에 제2 데이터 상태를 저장하기 위해, 제2 세트의 바이어스 조건들이 하부 전극(114) 및 상부 전극(118)에 인가될 수 있다.
하부 전극(114)은 일반적으로 상호연결 구조물(108a)의 윗면, 하부 절연 구조물(110)의 측벽들(110s), 및 하부 절연 구조물(110)의 윗면을 따라 형성된 도전성 물질을 포함한다. 하부 전극(114)의 도전성 물질은 일반적으로 아래에 있는 층들을 따라 형성되기 때문에, 하부 전극(114)은 하부 전극(114)의 윗면(114u) 내에 제1 리세스(115)를 규정하는 내부 측벽들(114s)과 수평 연장면(horizontally extending surface)(114h)을 갖는다. 데이터 저장 구조물(116) 및/또는 상부 전극(118)은 제1 리세스(115) 내에 배치된다. 일부 실시예들에서, 데이터 저장 구조물(116) 및/또는 상부 전극(118)은 또한 추가적인 리세스들을 규정하는 내부 측벽들을 가질 수 있다.
하드 마스크(120)가 메모리 디바이스(112) 위에 배치되고, 측벽 스페이서들(122)이 상부 전극(118) 및 하드 마스크(120)의 최외각 측벽들을 따라 연장된다. 보호층(124)이 하드 마스크(120), 측벽 스페이서들(122), 및 하부 절연 구조물(110)을 덮는다. 일부 실시예들에서, 하드 마스크(120)와 보호층(124)은 또한 추가적인 리세스들을 규정하는 내부 측벽들을 가질 수 있다. 상부 상호연결 구조물(128)이 보호층(124) 위의 상부 유전체 구조물(126) 내에 배치된다. 상부 상호연결 구조물(128)은 상부 유전체 구조물(126)의 윗면으로부터 상부 전극(118)까지 연장된다.
하부 전극(114)의 윗면 내에 있는 제1 리세스(115)는 평탄화 공정(예를 들어, CMP 공정)을 사용하지 않고서 하부 전극(114)이 형성되었다는 것을 나타낸다. 평탄화 공정을 사용하지 않고서 하부 전극(114)을 형성함으로써, 하부 전극(114)은 CMP 공정을 사용하여 하부 전극을 형성하는 공정들에 비해 저렴한 비용으로 형성될 수 있다. 또한, CMP 공정을 사용하여 하부 전극을 형성하는 공정들에 비해 위에 있는 층들의 포토리소그래피 공정 윈도우가 또한 개선될 수 있다.
도 2a는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 갖는 집적 칩의 일부 실시예들의 단면도(200A)를 나타낸다.
단면도(200A)에서 도시된 바와 같이, 집적 칩은 기판(102) 위에 배치된 하부 유전체 구조물(106)을 포함한다. 하부 유전체 구조물(106)은 서로 적층되고 에칭 정지층들(107a~107b)에 의해 분리된 복수의 하부 레벨간 유전체(inter-level dielectric; ILD)층들(106a~106c)을 포함한다. 일부 실시예들에서, 복수의 하부 ILD층들(106a~106c)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예컨대, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass) 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 에칭 정지층들(107a~107b)은 실리콘 탄화물, 실리콘 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
복수의 하부 상호연결층들(108)은 하부 유전체 구조물(106) 내에 배열된다. 복수의 하부 상호연결층들(108)은 복수의 하부 ILD층들(106a~106c) 중 하나에 의해 각각 둘러싸인, 도전성 콘택트(202), 상호연결 배선(204), 및 상호연결 비아(206)를 포함한다. 예를 들어, 도전성 콘택트(202)는 제1 하부 ILD층(106a)에 의해 둘러싸일 수 있고, 상호연결 배선들(204) 중 첫번째 것은 제2 하부 ILD층(106b)에 의해 둘러싸일 수 있다. 일부 실시예들에서, 상호연결 배선(204)과 상호연결 비아(206)는 각각 금속 코어를 둘러싸는 확산 배리어층을 포함한다. 일부 실시예들에서, 금속 코어는 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 일부 실시예들에서, 확산 배리어층은 탄탈륨 질화물, 티타늄 질화물 등을 포함할 수 있다. 일부 실시예들에서, 금속 코어와 확산 배리어층은 실질적으로 동평면을 이루는 최상면들을 가질 수 있다. 다른 실시예들에서, 확산 배리어층은 금속 코어의 최외각 가장자리들로부터 수직 위로 연장될 수 있다.
하부 절연 구조물(110)은 복수의 하부 ILD층들(106a~106c) 위에 배치될 수 있다. 일부 실시예들에서, 하부 절연 구조물(110)은 약 200옹스트롬과 약 400옹스트롬 사이의 범위 내의 두께를 가질 수 있다. 일부 실시예들에서, 하부 절연 구조물(110)은 약 225옹스트롬과 약 325옹스트롬 사이의 범위 내의 두께를 가질 수 있다. 하부 절연 구조물(110)은 하부 절연 구조물(110)을 관통하여 연장되는 개구를 규정하는 측벽들(110s)을 포함한다. 일부 실시예들에서, 측벽들(110s)은 하부 절연 구조물(110)의 바닥면에 대해 측정된 예각(α)으로 배향될 수 있다. 일부 실시예들에서, 측벽들(110s) 각각의 최상부와 바닥부 사이에서 연장된 라인은 하부 절연 구조물(110)의 바닥면에 대해 측정된 예각(α)으로 배향될 수 있다. 일부 실시예들에서, 예각(α)은 약 40°와 약 50° 사이의 범위 내에 있다. 그러한 실시예들에서, 예각(α)은 위에 있는 메모리 디바이스의 제조 동안 갭 충전 문제를 제한시킬 수 있다. 또한, 예각(α)은 위에 있는 층들의 우수한 균일성을 제공하여 위에 있는 메모리 디바이스의 일관된 성능을 초래시킨다. 다양한 실시예들에서, 하부 절연 구조물(110)은 실리콘 산질화물, 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물, TEOS(tetraethyl orthosilicate; TEOS), 로우 k 유전체 등 중 하나 이상을 포함할 수 있다.
하부 절연 구조물(110) 위에 FeRAM 디바이스(208)가 배치된다. FeRAM 디바이스(208)는 하부 전극(114)과 상부 전극(118) 사이에 배열된 강유전체 물질(210)을 포함한다. 하부 전극(114), 강유전체 물질(210), 및 상부 전극(118)은 각각 외부 영역(214)에 의해 횡측으로 둘러싸인 내부 영역(212)을 갖는다. 내부 영역(212) 내의 층들은 각각 외부 영역(214) 내의 대응하는 층의 윗면들 사이에서 횡측으로 그리고 상기 윗면들로부터 수직 아래에 배열된 리세싱된 수평 연장면을 갖는다. 예를 들어, 하부 전극(114)은 외부 영역(214) 내의 하부 전극(114)의 윗면들 사이에서 횡측으로 있고 상기 윗면들로부터 수직 아래에 있는 내부 영역(212) 내의 수평 연장면을 갖는다.
일부 실시예들에서, 도 2b의 평면도(200B)(도 2a의 A-A' 라인을 따라 절단하여 바라본 도면)에서 도시된 바와 같이, 외부 영역(214)은, FeRAM 디바이스(208)의 평면도에서 바라볼 때, 내부 영역(212) 주위에서 끊어지지 않은 링으로 연속적으로 연장될 수 있다. 일부 실시예들에서, 하부 전극(114)의 윗면은 내부 영역(212)의 대향 가장자리를 지나 반대 방향들로 거리들(d1, d2)만큼 연장되며, 거리들(d1, d2)은 실질적으로 동일하다. 이러한 일부 실시예들에서, 하부 전극(114)은 하부 전극(114)의 최저면을 이등분하는 라인(220)에 대해 실질적으로 대칭이다. 다른 실시예들에서, 거리들(d1, d2)은 상이할 수 있어서, 하부 전극(114)은 라인(220)에 대해 비대칭이다.
(도 2b의 B-B' 라인을 따라 절단하여 바라본) 도 2a의 단면도(200A)를 다시 참조하면, 하부 전극(114)은 복수의 하부 상호연결층들(108) 바로 위에 있는 최저면(114b)으로부터 연속적으로 연장되어 측벽들(110s)과 하부 절연 구조물(110)의 윗면(110u)을 라이닝(line)한다. 하부 전극(114)은 최저면(114b) 위에 배치된 내부 측벽들을 갖는다. 내부 측벽들은 하부 전극(114)의 윗면 내에 제1 리세스를 규정하도록 수평 연장면에 결합된다. 강유전체 물질(210)은 제1 리세스 내에 배치되고, 하부 전극(114)의 내부 측벽들과 윗면을 라이닝한다. 강유전체 물질(210)은, 하부 전극(114)의 최저면 위에 배치되고 강유전체 물질(210)의 윗면 내에 제2 리세스를 규정하는 내부 측벽들을 갖는다. 상부 전극(118)은 제2 리세스 내에 배치되고, 강유전체 물질(210)의 내부 측벽들과 윗면을 라이닝한다. 일부 실시예들에서, 상부 전극(118)은, 하부 전극(114)의 최저면 위에 배치되고 상부 전극(118)의 윗면 내에 제3 리세스를 규정하는 내부 측벽들을 갖는다.
일부 실시예들에서, 하부 전극(114)과 상부 전극(118)은 티타늄, 탄탈륨, 텅스텐, 탄탈륨 질화물, 티타늄 질화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 강유전체 물질(210)은 금속, 금속 산질화물, 또는 화합물 금속 산화물을 포함할 수 있다. 예를 들어, 다양한 실시예들에서, 강유전체 물질(210)은 납 티타네이트, PZT(lead zirconate titanate), 납 란타늄 지르코네이트 티타네이트, SBT(strontium bismuth tantalate), BLT(bismuth lanthanum titanateT), 및 BNT(bismuth neodymium titanate) 등을 포함할 수 있다.
일부 실시예들에서, 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)은 각각 약 50옹스트롬과 약 150옹스트롬 사이의 범위 내에 있는 두께를 가질 수 있다. 다른 실시예들에서, 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)은 각각 약 100옹스트롬과 동일한 두께를 가질 수 있다. 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)의 언급된 두께들은 FeRAM 디바이스(208)의 전체 높이가, 집적 칩의 다른 영역들 내(예컨대, 논리 영역 내) 및/또는 집적 칩의 위에 있는 층들 내에서 공정 문제들을 제공할 정도로 충분히 커지는 것을 방지한다. 일부 실시예들에서, 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)은 각각 최외각 측벽들 간에 실질적으로 동일한 두께를 가질 수 있다. 일부 대안적인 실시예들에서, 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)의 내부 영역(212)은 제1 두께를 가질 수 있고, 하부 전극(114), 강유전체 물질(210), 및/또는 상부 전극(118)의 외부 영역(214)은 제1 두께보다 작은 제2 두께를 가질 수 있다.
하드 마스크(120)는 상부 전극(118) 위에 배치된다. 측벽 스페이서(122)는 상부 전극(118)과 하드 마스크(120)의 대향 측면들을 따라 배치된다. 일부 실시예들에서, 측벽 스페이서들(122)은 하드 마스크(120)와 동일한 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 하드 마스크(120)와 측벽 스페이서들(122)은 탄화물(예를 들어, 실리콘 탄화물), 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다. 다른 실시예들에서, 측벽 스페이서들(122)은 하드 마스크(120)와는 상이한 물질을 포함할 수 있다. 이러한 일부 실시예들에서, 측벽 스페이서들(122)과 하드 마스크(120)는 상이한 높이들로 연장될 수 있다(예를 들어, 하드 마스크(120)는 측벽 스페이서들(122)의 최상면 아래에 리세싱된 최상면을 가질 수 있거나, 그 반대일 수 있다).
측벽 스페이서들(122)과 하드 마스크(120) 위에 보호층(124)이 배치된다. 보호층(124)은 하드 마스크(120) 위에서부터 하부 절연 구조물(110)까지 연속적으로 연장된다. 일부 실시예들에서, 보호층(124)은 탄화물, 산화물, 질화물, TEOS(Tetraethyl orthosilicate) 등을 포함할 수 있다. 일부 실시예들에서, 하드 마스크(120)와 보호층(124)은 각각 약 50옹스트롬과 약 150옹스트롬 사이의 범위 내의 두께를 가질 수 있다. 다른 실시예들에서, 하드 마스크(120)와 보호층(124)은 각각 약 100옹스트롬과 동일한 두께를 가질 수 있다.
보호층(124) 위에 상부 유전체 구조물(126)이 배치된다. 상부 유전체 구조물(126)은 보호층(124)의 측벽들에 의해 규정된 리세스 내로 연장될 수 있다. 상부 상호연결 구조물(128)이 상부 유전체 구조물(126) 내에 배치된다. 상부 상호연결 구조물(128)은 상부 유전체 구조물(126)의 윗면으로부터 상부 전극(118)까지 연장된다. 일부 실시예들에서, 상부 유전체 구조물(126)은 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 다공성 유전체 물질 등을 포함할 수 있다. 다양한 실시예들에서, 상부 상호연결 구조물(128)은 상호연결 비아(216) 및/또는 상호연결 배선(218)을 포함할 수 있다. 일부 실시예들에서, 상부 상호연결 구조물(128)은 구리, 텅스텐, 및/또는 알루미늄과 같은 도전성 물질을 포함할 수 있다.
동작 동안, 바이어스 전압들이 하부 전극(114) 및/또는 상부 전극(118)에 인가될 수 있다. 예를 들어, 기록 동작 동안, 전하 캐리어들(예를 들어, 전자 및/또는 정공)이 하부 전극(114) 및/또는 상부 전극(118) 내에 축적되도록 하나 이상의 바이어스 전압이 인가될 수 있다. 전하 캐리어들은 강유전체(210)를 관통하여 연장되는 전기장을 생성한다. 전기장은 바이어스 전압들에 따라 강유전체 물질(210) 내의 전기 쌍극자들의 위치들을 변경하도록 구성된다. 강유전체 물질(210) 내의 전기 쌍극자들의 위치들이 제1 편광을 규정하는 경우, FeRAM 디바이스(208)는 데이터를 제1 비트 값(예를 들어, 논리 "0")으로서 디지털 방식으로 저장할 것이다. 대안적으로, 강유전체 물질(210) 내의 전기 쌍극자들의 위치들이 제2 편광을 규정하는 경우, FeRAM 디바이스(208)는 데이터를 제2 비트 값(예를 들어, 논리 "1")으로서 디지털 방식으로 저장할 것이다.
도 3은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(300)의 일부 실시예들의 단면도를 나타낸다.
집적 칩(300)은 기판(102) 위의 하부 절연 구조물(110) 위에 배치된 FeRAM 디바이스(208)를 포함한다. FeRAM 디바이스(208)는 하부 전극(114)과 상부 전극(118) 사이에 배열된 강유전체 물질(210)을 포함한다. 일부 실시예들에서, 하부 전극(114)은 라이너(302), 및 라이너(302) 위에 배치된 도전층(304)을 포함한다. 라이너(302)는 하부 절연 구조물(110)의 측벽들과 윗면을 따라 연장된다. 일부 실시예들에서, 라이너(302)는 탄탈륨 질화물, 티타늄 질화물 등을 포함할 수 있다. 일부 실시예들에서, 도전층(304)은 티타늄, 탄탈륨 등을 포함할 수 있다.
하부 전극(114)은 하부 전극(114)의 최저면 위에 배치된 내부 측벽들을 갖는다. 내부 측벽들은 하부 전극(114)의 수평 연장면과 하부 전극(114)의 윗면 간에 결합된다. 일부 실시예들에서, 하부 전극(114)의 수평 연장면은 하부 절연 구조물(110)의 측벽들(110s)을 가로지르는 제1 수평 평면(horizontal plane)(306)을 따라 연장된다. 일부 실시예들에서, 강유전체 물질(210)과 상부 전극(118)은 하부 절연 구조물(110) 바로 위로부터 하부 절연 구조물(110)의 윗면(110u)을 따라 연장된 제2 수평 평면(308) 아래의 위치들까지 연속적으로 연장된다. 강유전체 물질(210)과 상부 전극(118)을 제2 수평 평면(308) 아래로 유지함으로써, FeRAM 디바이스(208)의 높이가 상대적으로 낮게 유지될 수 있고, 이에 의해 FeRAM 디바이스 위에 놓인 층들에 대한 공정 문제들을 완화시킬 수 있다.
하드 마스크(120)는 상부 전극(118) 위에 배치된다. 하드 마스크(120)는 수평 연장면에 결합된 내부 측벽들을 포함한다. 일부 실시예들에서, 수평 연장면은 상부 전극(118)의 아랫면 아래에 있는 제3 수평 평면(310)을 따라 연장된다. 다른 실시예들(미도시됨)에서, 제3 수평 평면(310)은 상부 전극(118)의 최상면 위에 있을 수 있다.
도 4a와 도 4b는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩들의 일부 실시예들의 단면도들을 나타낸다.
도 4a에서 도시된 바와 같이, 통합 칩(400)은 기판(102) 내에 배치된 제1 액세스 디바이스(104a)와 제2 액세스 디바이스(104b)를 포함한다. 제1 FeRAM 디바이스(208a)는 제1 액세스 디바이스(104a)에 결합되고, 제2 FeRAM 디바이스(208b)는 제2 액세스 디바이스(104b)에 결합된다. 제1 FeRAM 디바이스(208a)와 제2 FeRAM 디바이스(208b)는 각각 하부 전극(114)과 상부 전극(118) 사이에 배치된 강유전체 물질(210)을 갖는다. 하부 전극(114)은 하부 전극(114)의 윗면 내에 제1 리세스를 규정하는 측벽들을 갖는다. 강유전체 물질(210)은 강유전체 물질(210)의 윗면 내에 제2 리세스를 규정하는 측벽들을 갖는다. 상부 전극(118)은 제2 리세스 내에 배치되고 제2 리세스를 완전히 채운다. 상부 전극(118)은 완전히 강유전체 물질(210) 위에 있는 윗면을 갖는다. 일부 실시예들에서, 상부 전극(118)은 제2 리세스 위로 연속적으로 연장되는 실질적으로 평면인 윗면을 갖는다.
상부 상호연결 구조물(128)은 상부 전극(118)과 접촉하기 위해 제1 FeRAM 디바이스(208a) 위에 배치된 상부 유전체 구조물(126)을 관통하여 연장된다. 일부 실시예들에서, 상부 상호연결 구조물(128)은 하부 전극(114)의 윗면(114u) 바로 위에 있는 위치에서 상부 전극(118)과 접촉할 수 있다. 일부 추가적인 실시예들에서, 상부 상호연결 구조물(128)은 하부 전극(114)의 윗면(114u)의 외부 가장자리에 횡측으로 걸쳐 있는(straddle) 위치에서 상부 전극(118)과 접촉할 수 있다. 또다른 실시예들에서, 도 4b에서 도시된 바와 같이, 집적 칩(402)은 하부 전극(114) 내의 리세스 바로 위의 한정된 위치에서 상부 전극(118)과 접촉하는 상부 상호연결 구조물(128)을 포함한다. 상부 상호연결 구조물(128)을 하부 전극 내의 리세스 바로 위에 있는 위치에서 상부 전극(118)과 접촉시키는 것은 상부 상호연결 구조물(128)을 형성하는데 사용되는 리소그래피 공정들 동안 오버레이 오차들과 연관된 위험성을 완화시킬 수 있음을 이해할 것이다.
도 5는 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(500)의 일부 실시예들의 단면도를 나타낸다.
집적 칩(500)은 하부 전극(114)과 상부 전극(118) 사이에 배치된 강유전체 물질(210)을 각각 포함하는 FeRAM 디바이스들(208a~208b)을 포함한다. 하드 마스크(120)와 보호층(124)은 FeRAM 디바이스들(208a~208b) 위에 배치된다.
상부 전극(118)은 강유전체 물질(210)의 윗면(210u) 바로 위에서부터 하부 전극(114)의 최저면(114b) 바로 위까지 횡측으로 연장되는 윗면(118u)을 갖는다. 일부 실시예들에서, 상부 전극(118)의 윗면(118u)은 완전히 하부 전극(114)의 최상부 위에 배열된다. 일부 추가적인 실시예들에서, 상부 전극(118)의 윗면(118u)은 또한 완전히 강유전체 물질(210)의 최상부 위에 있을 수 있다. 이러한 실시예들에서, 상부 전극(118)은 강유전체 물질(210)의 윗면(210u) 내의 리세스를 완전히 채운다. 일부 실시예들에서, 상부 전극(118)의 윗면(118u)은 곡면이다.
상부 상호연결 구조물(128)은 하드 마스크(120) 및 보호층(124)을 관통하여 연장되어 상부 전극(118)과 접촉한다. 일부 실시예들에서, 상부 상호연결 구조물(128)은 하부 전극(114)의 최저면(114b) 바로 위에 있는 위치에서 상부 전극(118)과 접촉할 수 있다. 이러한 실시예들에서, 상부 전극(118)의 윗면(118u)은 수평면에 대해 측정된 0이 아닌(non-zero) 각도로 상부 전극(118)의 측벽들과 교차하도록 경사질 수 있다. 일부 실시예들에서, 하드 마스크(120)와 보호층(124)은 또한 수평면들에 대해 측정된 0이 아닌 각도들로 상부 전극(118)의 측벽들과 교차하도록 경사진 윗면들을 가질 수 있다. 다른 실시예들(미도시됨)에서, 상부 상호연결 구조물(128)은 상부 전극(118)의 윗면(118u)을 따라 최저 지점으로부터 횡측으로 오프셋된 위치에서 상부 전극(118)과 접촉할 수 있다.
도 6은 리세스를 갖는 윗면을 포함하는 하부 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(600)의 일부 실시예들의 단면도를 나타낸다.
집적 칩(600)은 임베딩된 메모리 영역(602)과 논리 영역(604)을 포함하는 기판(102)을 포함한다. 임베딩된 메모리 영역(602) 내에서, 복수의 하부 상호연결층들(108)이 하부 유전체 구조물(106) 내에 배치된다. 복수의 하부 상호연결층들(108)은 기판(102) 내에 배열된 액세스 디바이스들(104a~104b)과 하부 절연 구조물(110) 위에 배열된 FeRAM 디바이스들(208a~208b) 사이에 결합된다. FeRAM 디바이스들(208a~208b)은 각각 하부 전극(114)과 상부 전극(118) 사이에 배치된 강유전체 물질(210)을 포함한다.
일부 실시예들에서, 액세스 디바이스들(104a~104b)은, 기판(102)으로부터 수직 위로 있고 소스 영역(104s)과 드레인 영역(104d) 사이에서 횡측으로 배열된 게이트 전극(104g)을 각각 포함한다. 게이트 전극(104g)은 워드 라인(WL1 또는 WL2)에 결합될 수 있는 반면, 소스 영역(104s)은 소스 라인(SL)에 결합될 수 있다. 드레인 영역(104d)은 FeRAM 디바이스(208a 또는 208b) 중 하나에 결합되고, FeRAM 디바이스(208a 또는 208b) 중 하나는 비트 라인(BL1 또는 BL2)에 추가로 결합된다.
논리 영역(604) 내에서, 하나 이상의 추가적인 상호연결층들(608~612)이 기판(102) 위의 하부 유전체 구조물(106) 내에 배치된다. 하나 이상의 추가적인 상호연결층들(608~612)은 도전성 콘택트(608), 상호연결 배선(610), 및 상호연결 비아(612)를 포함한다. 하나 이상의 추가적인 상호연결층들(608~612)은 기판(102) 내에 배열된 논리 디바이스(606)에 결합된다. 일부 실시예들에서, 논리 디바이스(606)는 트랜지스터 디바이스(예컨대, MOSFET, 바이폴라 접합 트랜지스터(BJT), 고 전자 이동도 트랜지스터(HEMT) 등)를 포함할 수 있다.
도 7 내지 도 17은 FeRAM 디바이스의 하부 전극을 규정하는데 있어서 평탄화 공정을 사용하지 않고서 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들(700~1700)을 나타낸다. 도 7 내지 도 17은 방법과 관련하여 기술되지만, 도 7 내지 도 17에서 개시된 구조물들은 이러한 방법으로 제한되지 않으며, 대신에 본 방법과는 독립적인 구조물들로서 자립할 수 있다는 것을 알 것이다.
도 7의 단면도(700)에서 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 임베딩된 메모리 영역(602)과 논리 영역(604)을 포함한다. 액세스 디바이스(104)는 기판(102)의 임베딩된 메모리 영역(602) 내에 형성되고, 논리 디바이스(606)는 기판(102)의 논리 영역(604) 내에 형성된다. 다양한 실시예들에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층들일 수 있다. 일부 실시예들에서, 액세스 디바이스(104) 및/또는 논리 디바이스(606)는 트랜지스터를 포함할 수 있다. 이러한 일부 실시예들에서, 액세스 디바이스(104) 및/또는 논리 디바이스(606)는 기판(102) 위에 게이트 유전체막과 게이트 전극막을 퇴적함으로써 형성될 수 있다. 이어서, 게이트 유전체(예컨대, 104g)와 게이트 전극(예컨대, 104e)을 형성하기 위해 게이트 유전체막과 및 게이트 전극막이 패터닝된다. 이어서, 게이트 전극(예컨대, 104e)의 대향 측면들 상의 기판(102) 내에 소스 영역(예컨대, 104s)과 드레인 영역(예컨대, 104d)을 형성하도록 기판(102)은 임플란트(implant)될 수 있다.
도 8의 단면도(800)에서 도시된 바와 같이, 복수의 하부 상호연결층들(108)이 기판(102) 위의 하나 이상의 하부 레벨간 유전체(ILD)층들(106a~106b)을 포함하는 하부 유전체 구조물(106) 내에 형성된다. 일부 실시예들에서, 하나 이상의 하부 ILD층들(106a~106b)은 제1 에칭 정지층(107a)에 의해 분리된 제1 하부 ILD층(106a)과 제2 하부 ILD층(106b)을 포함할 수 있다. 일부 실시예들에서, 복수의 하부 상호연결층들(108)은 도전성 콘택트(202)와 상호연결 배선(204)을 포함할 수 있다. 일부 추가적인 실시예들(미도시됨)에서, 복수의 하부 상호연결층들(108)은 상호연결 비아를 더 포함할 수 있다. 복수의 하부 상호연결층들(108)은, 기판(102) 위에 하나 이상의 하부 ILD층(106a~106b)(예컨대, 산화물, 로우 k 유전체, 또는 울트라 로우 k 유전체) 중 하나를 형성하고, 하부 ILD층 내에 비아 홀 및/또는 트렌치를 규정하도록 하부 ILD층을 선택적으로 에칭하고, 비아 홀 및/또는 트렌치 내에 도전성 물질(예컨대, 구리, 알루미늄 등)을 형성하며, 평탄화 공정(예컨대, 화학적 기계적 평탄화 공정)을 수행함으로써 형성될 수 있다.
도 9의 단면도(900)에서 도시된 바와 같이, 하부 절연 구조물(110)이 하부 유전체 구조물(106) 위에 형성된다. 일부 실시예들에서, 하부 절연 구조물(110)은 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, TEOS 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 하부 절연 구조물(110)은 하나 이상의 상이한 퇴적 공정들(예컨대, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), PE-CVD, 원자층 증착(atomic layer deposition; ALD), 스퍼터링 등)에 의해 약 20옹스트롬과 약 400옹스트롬 사이의 범위 내의 두께로 형성될 수 있다.
도 10의 단면도(1000)에서 도시된 바와 같이, 하부 절연 구조물(110)은 하부 절연 구조물(110)을 관통하여 연장되는 복수의 개구들(1002)을 규정하도록 선택적으로 패터닝된다. 복수의 개구들(1002)은 복수의 하부 상호연결층들(108)의 상호연결 구조물(108a)을 노출시킨다. 일부 실시예들에서, 하부 절연 구조물(110)은 하부 절연 구조물(110) 상에 배치된 패터닝된 마스킹층(1006)에 따라 하부 절연 구조물(110)을 에천트(1004)에 노출시킴으로써 선택적으로 패터닝될 수 있다. 일부 실시예들에서, 패터닝된 마스킹층(1006)은 포토레지스트 물질, 하드 마스크 등을 포함할 수 있다. 일부 실시예들에서, 에천트(1004)는 건식 에천트(예를 들어, 불소 또는 염소를 포함함)를 포함할 수 있다.
도 11a의 단면도(1100A)에서 도시된 바와 같이, 하부 전극층(1102)이 하부 절연 구조물(110) 위에 그리고 개구들(1002) 내에 형성된다. 하부 전극층(1102)은 하부 절연 구조물(110)을 관통하여 상호연결 구조물(108a)까지 연장된다. 하부 전극층(1102)은 하부 전극층(1102)의 윗면(1102u) 내에 리세스(115)를 규정하는 측벽들(1102s)과 수평 연장면(1102h)을 갖는다. 리세스(115)는 하부 전극층(1102)의 최저면(1102b) 바로 위에 있다. 일부 실시예들에서, 하부 전극층(1102)은 라이너를 퇴적하고, 이어서 도전성 물질을 퇴적함으로써 형성될 수 있다. 다양한 실시예들에서, 라이너는 인접층들 간의 접착을 증가시키도록 구성된 접착제층 및/또는 인접층들 간의 확산을 방지하도록 구성된 확산 배리어층을 포함할 수 있다.
도 11b의 단면도(1100B)에서 도시된 바와 같이, 강유전체층(1104)이 하부 전극층(1102) 위에 그리고 제1 리세스(도 11a의 115) 내에 형성된다. 강유전체층(1104)은 강유전체층(1104)의 윗면(1104u) 내에 그리고 하부 전극층(1102)의 최저면(1102b) 바로 위에 제2 리세스(1106)를 규정하는 측벽들(1104s)과 수평 연장면(1104h)을 갖는다.
도 11c의 단면도(1100C)에서 도시된 바와 같이, 상부 전극층(1108)이 강유전체층(1104) 위에 그리고 제2 리세스(도 11b의 1106) 내에 형성된다. 상부 전극층(1108)은 상부 전극층(1108)의 윗면(1108u) 내에 그리고 하부 전극층(1102)의 최저면(1102b) 바로 위에 제3 리세스(1110)를 규정하는 측벽들(1108s)과 수평 연장면(1108h)을 갖는다.
도 11d의 단면도(1100D)에서 도시된 바와 같이, 하드 마스크층(1112)이 상부 전극층(1108) 위에 그리고 제3 리세스(도 11c의 1110) 내에 형성된다. 하드 마스크층(1112)은 하드 마스크층(1112)의 윗면(1112u) 내에 그리고 하부 전극층(1102)의 최저면(1102b) 바로 위에 제4 리세스(1114)를 규정하는 측벽들(1112s)과 수평 연장면(1112h)을 갖는다.
도 12의 단면도(1200)에서 도시된 바와 같이, 상부 전극(118)과 하드 마스크(120)를 규정하도록 제1 패터닝 공정이 수행된다. 상부 전극(118)과 하드 마스크(120)를 규정하기 위해 제1 패터닝 공정은 하드 마스크층(도 11d의 1112)과 상부 전극층(도 11d의 1108)을 마스킹층(1202)(예를 들어, 포토레지스트 물질, 하드 마스크 등)에 따라 에천트(1204)에 선택적으로 노출시킨다.
도 13의 단면도(1300)에서 도시된 바와 같이, 측벽 스페이서들(122)이 상부 전극(118)과 하드 마스크(120)의 측벽들을 따라 형성된다. 일부 실시예들에서, 측벽 스페이서들(122)은 상부 전극(118) 및/또는 하드 마스크(120)의 측벽들을 완전히 덮을 수 있다. 다양한 실시예들에서, 측벽 스페이서들(122)은 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 측벽 스페이서들(122)은 기판 위에 스페이서층을 형성함으로써 형성될 수 있다. 일부 실시예들에서, 스페이서층은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 형성될 수 있다. 이어서, 스페이서층은 에천트(예를 들어, 건식 에천트)에 노출되고, 이 에천트는 수평면들로부터 스페이서층을 제거한다. 수평면들부터 스페이서층을 제거하는 것은 상부 전극(118)과 하드 마스크(120)의 대향 측면들을 따라 스페이서층의 일부를 측벽 스페이서들(122)로서 남긴다.
도 14의 단면도(1400)에서 도시된 바와 같이, 제1 FeRAM 디바이스(208a)와 제2 FeRAM 디바이스(208b)를 규정하기 위해 제2 패터닝 공정이 수행되며, 이 다바이스들 각각은 하부 전극(114)과 상부 전극(118) 사이에 배치된 강유전체 물질(210)을 포함한다. 제2 패터닝 공정은, 강유전체 물질(210)과 하부 전극(114)을 규정하기 위해, 강유전체층(도 13의 1104) 및 하부 전극층들(도 13의 1102)을 에천트(1402)에 선택적으로 노출시킨다. 일부 실시예들에서, 제2 패터닝 공정은, 하부 절연 구조물(110)이 하부 전극(114) 바로 아래보다 하부 전극(114)의 횡측 외부에서 더 작은 두께를 갖도록, 하부 절연 구조물(110)을 추가로 에칭할 수 있다.
도 15의 단면도(1500)에서 도시된 바와 같이, 보호층(124)이 제1 FeRAM 디바이스(208a)와 제2 FeRAM 디바이스(208b) 위에 형성된다. 보호층(124)은 보호층(124)의 윗면(124u) 내에 있고 하부 전극(114)의 최저면(114b) 바로 위에 있는 제5 리세스(1502)를 규정하는 측벽들(124s)과 수평 연장면(124h)을 갖는다. 일부 실시예들에서, 보호층(124)은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 형성될 수 있다. 다양한 실시예들에서, 보호층(124)은 실리콘 탄화물, TEOS(Tetraethyl orthosilicate) 등 중 하나 이상을 포함할 수 있다.
도 16의 단면도(1600)에서 도시된 바와 같이, 상부 유전체 구조물(126)이 보호층(124) 위에 형성된다. 상부 유전체 구조물(126)은 제1 FeRAM 디바이스(208a)와 제2 FeRAM 디바이스(208b)를 덮도록 형성된다. 일부 실시예들에서, 상부 유전체 구조물(126)은 퇴적 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다양한 실시예들에서, 상부 유전체 구조물(126)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 다공성 유전체 물질 등을 포함할 수 있다.
도 17의 단면도(1700)에서 도시된 바와 같이, 상부 상호연결 구조물(128)이 임베딩된 메모리 영역(602) 내의 상부 유전체 구조물(126) 내에 형성되고, 하나 이상의 추가적인 상호연결층들(610~612)이 논리 영역(604) 내의 상부 유전체 구조물(126) 내에 형성된다. 일부 실시예들에서, 상부 상호연결 구조물(128)은 상호연결 비아(216)와 상호연결 배선(218)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 추가적인 상호연결층들(610~612)은 상호연결 비아(612)와 상호연결 배선(610)을 포함할 수 있다.
상부 상호연결 구조물(128)과 하나 이상의 추가적인 상호연결층들(610~612)은, 상부 유전체 구조물(126) 내에 비아 홀들 및/또는 트렌치들을 규정하도록 상부 유전체 구조물(126)을 선택적으로 에칭하고, 비아 홀들 및/또는 트렌치들 내에 도전성 물질(예컨대, 구리, 알루미늄 등)을 형성하며, 평탄화 공정(예컨대, 화학적 기계적 평탄화 공정)을 수행함으로써, 동시에 형성될 수 있다. 일부 실시예들에서, 평탄화 공정은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있다.
도 18은 FeRAM 디바이스의 하부 전극을 규정하는데 있어서 평탄화 공정을 사용하지 않고서 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법(1800)의 일부 실시예들의 흐름도를 나타낸다.
여기서의 방법(1800)은 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 더 나아가, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(1802)에서, 액세스 디바이스가 기판 내에 형성된다. 도 7은 동작(1802)에 대응하는 일부 실시예들의 단면도(700)를 나타낸 것이다.
동작(1804)에서, 기판 위의 하부 유전체 구조물 내에 복수의 하부 상호연결층들이 형성된다. 도 8은 동작(1804)에 대응하는 일부 실시예들의 단면도(800)를 나타낸 것이다.
동작(1806)에서, 하부 절연 구조물이 하부 유전체 구조물 위에 형성된다. 하부 절연 구조물은 복수의 하부 상호연결층들의 상호연결 구조물 위에 놓이는 개구들을 갖도록 형성된다. 도 9와 도 10은 동작(1806)에 대응하는 일부 실시예들의 단면도들(900~1000)을 나타낸 것이다.
동작(1808)에서, 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층이 순차적으로 하부 절연 구조물 위에 형성된다. 도 11a 내지 도 11d는 동작(1808)에 대응하는 일부 실시예들의 단면도들(1100A~1100D)을 나타낸 것이다.
동작(1810)에서, 상부 전극과 하드 마스크를 규정하기 위해 상부 전극층과 하드 마스크층에 대해 제1 패터닝 공정이 수행된다. 도 12는 동작(1810)에 대응하는 일부 실시예들의 단면도(1200)를 나타낸 것이다.
동작(1812)에서, 측벽 스페이서들이 상부 전극과 하드 마스크의 측벽들을 따라 형성된다. 도 13은 동작(1812)에 대응하는 일부 실시예들의 단면도(1300)를 나타낸 것이다.
동작(1814)에서, 제1 FeRAM 디바이스와 제2 FeRAM 디바이스를 규정하기 위해 강유전체층과 하부 전극층에 대해 제2 패터닝 공정이 수행되며, 이 FeRAM 디바이스들 각각은 하부 전극과 상부 전극 사이에 배치된 강유전체 물질을 갖는다. 도 14는 동작(1814)에 대응하는 일부 실시예들의 단면도(1400)를 나타낸 것이다.
동작(1816)에서, 보호층이 제1 FeRAM 디바이스와 제2 FeRAM 디바이스 위에 형성된다. 도 15는 동작(1816)에 대응하는 일부 실시예들의 단면도(1500)를 나타낸 것이다.
동작(1818)에서, 상부 상호연결 구조물이 보호층 위에 배치된 상부 유전체 구조물 내에 형성된다. 도 16과 도 17은 동작(1818)에 대응하는 일부 대안적인 실시예들의 단면도들(1600~1700)을 나타낸 것이다.
이에 따라, 일부 실시예들에서, 본 발명개시는 하부 전극을 규정하는데 있어서 평탄화 공정을 사용하지 않는 FeRAM 디바이스를 형성하는 방법에 관한 것이다. 결과적인 FeRAM 디바이스는 리세스를 갖는 윗면을 포함한 하부 전극을 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들;
상기 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 관통하여 연장된 측벽들을 가짐 -;
상기 하부 절연 구조물의 측벽들과 윗면을 따라 배열된 하부 전극 - 상기 하부 절연 구조물의 윗면은 상기 하부 전극의 최외각 측벽들을 지나 연장됨 -;
상기 하부 전극 상에 배치되고 데이터 상태(data state)를 저장하도록 구성된 데이터 저장 구조물;
상기 데이터 저장 구조물 상에 배치된 상부 전극을 포함하고,
상기 하부 전극은, 상기 하부 전극의 윗면 내에 리세스를 규정하도록 수평 연장면(horizontally extending surface)에 결합된 내부 측벽들을 갖고, 상기 하부 전극의 수평 연장면은 상기 하부 절연 구조물의 윗면 아래에 있는 것인 집적 칩.
실시예 2. 실시예 1에 있어서, 제1 수평 평면(horizontal plane)이 상기 하부 전극의 수평 연장면을 따라 그리고 상기 하부 절연 구조물의 측벽들을 관통하여 연장된 것인 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 하부 절연 구조물의 측벽들은 상기 하부 절연 구조물의 바닥부를 따라 연장된 라인에 대해 측정된 약 40°와 약 50° 사이의 각도로 배향된 것인 집적 칩.
실시예 4. 실시예 1에 있어서, 상기 하부 전극은 상기 하부 전극의 최저면을 이등분하는 라인에 대해 실질적으로 대칭인 것인 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 하부 전극의 윗면은 상기 하부 전극의 내부 측벽들을 지나 반대 방향들로 실질적으로 동일한 거리들만큼 연장된 것인 집적 칩.
실시예 6. 실시예 1에 있어서,
상기 상부 전극과 상기 하부 절연 구조물 위에 배치된 상부 유전체 구조물; 및
상기 상부 유전체 구조물의 윗면으로부터 상기 상부 전극까지 연장된 상부 상호연결 구조물을 더 포함하는 집적 칩.
실시예 7. 실시예 6에 있어서, 상기 상부 상호연결 구조물은 상기 하부 전극의 최저면 바로 위에 있는 위치에서 상기 상부 전극과 접촉한 것인 집적 칩.
실시예 8. 실시예 6에 있어서,
상기 상부 전극 위에 배치된 하드 마스크를 더 포함하고, 상기 하드 마스크는 상기 상부 전극의 윗면 내에 제2 리세스를 규정하는 상기 상부 전극의 내부 측벽들을 따라 배치된 것인 집적 칩.
실시예 9. 실시예 8에 있어서,
상기 데이터 저장 구조물 위에 배치되고, 상기 상부 전극과 상기 하드 마스크의 최외각 측벽들을 완전히 덮는 측벽 스페이서들을 더 포함하는 집적 칩.
실시예 10. 실시예 8에 있어서,
상기 하드 마스크 위에 배치된 보호층을 더 포함하고, 상기 보호층은 상기 하드 마스크의 윗면 내에 제3 리세스를 규정하는 상기 하드 마스크의 내부 측벽들을 따라 배치된 것인 집적 칩.
실시예 11. 실시예 10에 있어서, 상기 상부 유전체 구조물은 상기 보호층의 윗면 내에 제4 리세스를 규정하는 상기 보호층의 내부 측벽들을 따라 배치된 것인 집적 칩.
실시예 12. 집적 칩에 있어서,
기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들;
상기 하부 유전체 구조물 위에 배치되고 개구를 규정하는 측벽들을 갖는 하부 절연 구조물;
상기 개구를 관통하여 상기 복수의 하부 상호연결층들까지 연장된 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스 - 상기 FeRAM 디바이스는,
상기 하부 절연 구조물의 측벽들과 윗면을 따라 배열된 하부 전극 - 상기 하부 전극은 상기 하부 전극의 윗면 내에 제1 리세스를 규정하도록 수평 연장면에 결합된 내부 측벽들을 가짐 -;
상기 하부 전극 상에 배치된 강유전체 물질;
상기 강유전체 물질 상에 배치된 상부 전극을 포함함 -; 및
상기 상부 전극 상에 배치된 하드 마스크를 포함하며, 상기 강유전체 물질, 상기 상부 전극, 및 상기 하드 마스크는 상기 하부 전극의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 갖는 것인 집적 칩.
실시예 13. 실시예 12에 있어서, 상기 상부 전극은 상기 강유전체 물질의 윗면 바로 위로부터 상기 하부 전극의 최저면 바로 위까지 횡측으로 연장된 윗면을 가지며, 상기 상부 전극의 윗면 전체는 상기 강유전체 물질의 윗면으로부터 수직 위에 있는 것인 집적 칩.
실시예 14. 실시예 13에 있어서, 상기 상부 전극의 윗면은 곡면인 것인 집적 칩.
실시예 15. 실시예 12에 있어서,
상기 하드 마스크 상에 배치된 보호층을 더 포함하고, 상기 보호층은 상기 하부 전극의 최저면 위에 배치된 추가적인 리세스를 규정하는 측벽들을 갖는 것인 집적 칩.
실시예 16. 실시예 12에 있어서, 상기 하부 절연 구조물의 윗면을 따라 연장된 수평 평면은 상기 상부 전극의 측벽들과 교차한 것인 집적 칩.
실시예 17. 실시예 12에 있어서,
상기 하부 전극의 윗면 바로 위에 있는 위치에서 상기 상부 전극의 윗면과 접촉하는 상부 상호연결 구조물을 더 포함하는 집적 칩.
실시예 18. 실시예 12에 있어서,
상기 하부 전극의 최저면 바로 위에 있는 위치에서 상기 상부 전극의 윗면과 접촉하는 상부 상호연결 구조물을 더 포함하는 집적 칩.
실시예 19. 실시예 18에 있어서,
상기 하드 마스크 위에 배치된 보호층을 더 포함하고, 상기 보호층은, 상기 보호층의 윗면을 따라 연장된 수평 평면에 대해 측정된 0이 아닌 각도(non-zero angle)로 상기 상부 상호연결 구조물과 교차하는 측벽들을 갖는 것인 집적 칩.
실시예 20. 집적 칩을 형성하는 방법에 있어서,
기판 위의 하부 유전체 구조물 내에서 복수의 상호연결층들 위에 하부 절연 구조물을 형성하는 단계;
상기 하부 절연 구조물을 관통하여 상기 복수의 상호연결층들까지 연장된 개구들을 규정하도록 상기 하부 절연 구조물의 일부를 제거하는 단계;
상기 하부 절연 구조물 위에 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층을 순차적으로 퇴적하는 단계 - 상기 하부 전극층, 상기 강유전체층, 상기 상부 전극층, 및 상기 하드 마스크층은 상기 하부 전극층의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 가짐 -; 및
하부 전극과 상부 전극 사이에 배치된 강유전체 물질을 갖는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 규정하도록 상기 하부 전극층, 상기 강유전체층, 상기 상부 전극층, 및 상기 하드 마스크층을 패터닝하는 단계를 포함하는 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들;
    상기 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 관통하여 연장된 측벽들을 가짐 -;
    상기 하부 절연 구조물의 측벽들과 윗면을 따라 배열된 하부 전극 - 상기 하부 절연 구조물의 윗면은 상기 하부 전극의 최외각 측벽들을 지나 연장됨 -;
    상기 하부 전극 상에 배치되고 데이터 상태(data state)를 저장하도록 구성된 데이터 저장 구조물;
    상기 데이터 저장 구조물 상에 배치된 상부 전극
    을 포함하고,
    상기 하부 전극은, 상기 하부 전극의 윗면 내에 리세스를 규정하도록 수평 연장면(horizontally extending surface)에 결합된 내부 측벽들을 갖고,
    상기 하부 전극의 수평 연장면은 상기 하부 절연 구조물의 윗면 아래에 있는 것인 집적 칩.
  2. 제1항에 있어서,
    제1 수평 평면(horizontal plane)이 상기 하부 전극의 수평 연장면을 따라 그리고 상기 하부 절연 구조물의 측벽들을 관통하여 연장된 것인 집적 칩.
  3. 제1항에 있어서,
    상기 하부 절연 구조물의 측벽들은 상기 하부 절연 구조물의 바닥부를 따라 연장된 라인에 대해 측정된 40°와 50° 사이의 각도로 배향된 것인 집적 칩.
  4. 제1항에 있어서,
    상기 하부 전극은 상기 하부 전극의 최저면을 이등분하는 라인에 대해 대칭인 것인 집적 칩.
  5. 제1항에 있어서,
    상기 하부 전극의 윗면은 상기 하부 전극의 내부 측벽들을 지나 반대 방향들로 동일한 거리들만큼 연장된 것인 집적 칩.
  6. 제1항에 있어서,
    상기 상부 전극과 상기 하부 절연 구조물 위에 배치된 상부 유전체 구조물; 및
    상기 상부 유전체 구조물의 윗면으로부터 상기 상부 전극까지 연장된 상부 상호연결 구조물
    을 더 포함하는 집적 칩.
  7. 집적 칩에 있어서,
    기판 위의 하부 유전체 구조물 내에 배치된 복수의 하부 상호연결층들;
    상기 하부 유전체 구조물 위에 배치되고 개구를 규정하는 측벽들을 갖는 하부 절연 구조물;
    상기 개구를 관통하여 상기 복수의 하부 상호연결층들까지 연장된 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스 -
    상기 FeRAM 디바이스는,
    상기 하부 절연 구조물의 측벽들과 윗면을 따라 배열된 하부 전극 - 상기 하부 전극은 상기 하부 전극의 윗면 내에 제1 리세스를 규정하도록 수평 연장면에 결합된 내부 측벽들을 가짐 -;
    상기 하부 전극 상에 배치된 강유전체 물질;
    상기 강유전체 물질 상에 배치된 상부 전극
    을 포함함 -; 및
    상기 상부 전극 상에 배치된 하드 마스크
    를 포함하며,
    상기 강유전체 물질, 상기 상부 전극, 및 상기 하드 마스크는 상기 하부 전극의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 갖는 것인 집적 칩.
  8. 제7항에 있어서,
    상기 상부 전극은 상기 강유전체 물질의 윗면 바로 위로부터 상기 하부 전극의 최저면 바로 위까지 횡측으로 연장된 윗면을 가지며,
    상기 상부 전극의 윗면 전체는 상기 강유전체 물질의 윗면으로부터 수직 위에 있는 것인 집적 칩.
  9. 제7항에 있어서,
    상기 하드 마스크 상에 배치된 보호층
    을 더 포함하고,
    상기 보호층은 상기 하부 전극의 최저면 위에 배치된 추가적인 리세스를 규정하는 측벽들을 갖는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 위의 하부 유전체 구조물 내에서 복수의 상호연결층들 위에 하부 절연 구조물을 형성하는 단계;
    상기 하부 절연 구조물을 관통하여 상기 복수의 상호연결층들까지 연장된 개구들을 규정하도록 상기 하부 절연 구조물의 일부를 제거하는 단계;
    상기 하부 절연 구조물 위에 하부 전극층, 강유전체층, 상부 전극층, 및 하드 마스크층을 순차적으로 퇴적하는 단계 - 상기 하부 전극층, 상기 강유전체층, 상기 상부 전극층, 및 상기 하드 마스크층은 상기 하부 전극층의 최저면 위에 배치된 리세스를 규정하는 측벽들을 각각 가짐 -; 및
    하부 전극과 상부 전극 사이에 배치된 강유전체 물질을 갖는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 규정하도록 상기 하부 전극층, 상기 강유전체층, 상기 상부 전극층, 및 상기 하드 마스크층을 패터닝하는 단계
    를 포함하는 집적 칩을 형성하는 방법.
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