TW202107678A - 積體晶片及其形成方法 - Google Patents

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Abstract

本揭露在一些實施例中是有關於一種積體晶片。所述積體晶片包括設置於基底之上的下部介電結構內的多個下部內連層。下部絕緣結構位於下部介電結構之上且具有延伸穿過下部絕緣結構的側壁。底部電極沿下部絕緣結構的側壁及上表面排列。下部絕緣結構的上表面延伸超過底部電極的最外側壁。資料儲存結構設置於底部電極上且被配置成儲存資料狀態。頂部電極設置於資料儲存結構上。底部電極具有內側壁，內側壁耦合至水平延伸的表面以在底部電極的上表面內界定凹槽。底部電極的所述水平延伸的表面位於下部絕緣結構的上表面下方。

Description

記憶體單元的集成方法
許多當今的電子裝置包含被配置成儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在被供電時儲存資料，而非揮發性記憶體能夠在電源被移除時儲存資料。鐵電式隨機存取記憶體（ferroelectric random-access memory，FeRAM）裝置有望成為下一代非揮發性記憶體技術的候選項。此是由於FeRAM裝置提供許多優點，包括快的寫入時間、高耐久性、低功耗及不易受到輻射損壞。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
鐵電式隨機存取記憶體（FeRAM）裝置具有底部電極，所述底部電極藉由鐵電材料與頂部電極分隔開。鐵電材料具有可藉由施加外部電場而在相反的極性之間切換的固有電偶極（electric dipole）。不同的極性為FeRAM裝置提供代表不同資料狀態（例如，邏輯「0」或「1」）的不同電容，藉此使得FeRAM裝置數位地儲存資料。舉例而言，在讀取操作期間，可自附接至FeRAM裝置的位元線上的電壓感測不同的電容，從而輸出由FeRAM裝置儲存的資料狀態。
FeRAM裝置通常藉由在環繞多個內連層的介電結構之上沉積下部絕緣結構來形成。將下部絕緣結構圖案化以形成暴露出所述多個內連層中的一者或多者的開口。在開口內及下部絕緣結構之上形成底部電極層。隨後對底部電極層實行化學機械平坦化（chemical mechanical planarization，CMP）製程以界定實質上平坦的上表面。在底部電極層的實質上平坦的上表面之上形成鐵電層且在鐵電層之上形成頂部電極層。對頂部電極層及鐵電層實行第一圖案化製程以界定頂部電極及鐵電結構。然後沿頂部電極的側形成側壁間隙壁，接著進行第二圖案化製程以界定底部電極。
使用CMP製程來形成底部電極的成本會使形成FeRAM裝置的成本顯著增加，此是由於CMP製程是相對昂貴的製程。此外，已經理解，在完成CMP製程之後，CMP製程所使用的漿料的殘留物可保留在基底上。漿料殘留物可積聚在隨後的微影製程中所使用的對準標記上，從而使對準標記模糊。藉由使對準標記模糊，上覆層的微影製程裕度減小，進而導致FeRAM裝置的較低的良率及/或較低的可靠性。
本揭露在一些實施例中是有關於一種不使用CMP製程來形成底部電極的形成FeRAM裝置的方法。藉由不使用CMP製程來形成底部電極，可降低形成FeRAM裝置的成本，且可改善上覆層的微影製程裕度。在一些實施例中，所得到的FeRAM裝置包括一般而言與下伏的下部絕緣結構的側壁及上表面共形的底部電極、設置於底部電極之上的鐵電材料、以及位於鐵電材料之上的頂部電極。由於底部電極是在不使用CMP製程的條件下形成，因此底部電極具有界定設置於底部電極的上表面內的第一凹槽的內側壁。鐵電材料及/或頂部電極設置於第一凹槽內且亦可具有界定附加凹槽的內側壁。
圖1示出具有記憶體裝置的積體晶片100的一些實施例的剖視圖，所述記憶體裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
積體晶片100包括排列在基底102內的存取裝置104。在一些實施例中，存取裝置104可包括電晶體裝置（例如，金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、雙極接面電晶體（bi-polar junction transistor，BJT）、高電子遷移率電晶體（high electron mobility transistor，HEMT）等。在一些實施例中，基底102可包含半導體材料（例如，矽、鍺等）。在基底102之上排列有下部介電結構106，且所述下部介電結構106環繞存取裝置104。下部介電結構106更環繞電性耦合至存取裝置104的多個下部內連層108。在下部介電結構106之上設置有下部絕緣結構110。下部絕緣結構110包括側壁110s，側壁110s在所述多個下部內連層108的內連結構108a之上界定開口。
在開口內及下部絕緣結構110的上表面110u之上設置有記憶體裝置112。記憶體裝置112包括排列在底部電極114與頂部電極118之間的資料儲存結構116。資料儲存結構116被配置成根據施加至底部電極114及頂部電極118的偏置電壓來儲存第一資料狀態（例如，「0」）或第二資料狀態（例如，「1」）。舉例而言，為在資料儲存結構116內儲存第一資料狀態，可將第一組偏置條件施加至底部電極114及頂部電極118。作為另一種選擇，為在資料儲存結構116內儲存第二資料狀態，可將第二組偏置條件施加至底部電極114及頂部電極118。
底部電極114包含一般而言與內連結構108a的上表面、下部絕緣結構110的側壁110s及下部絕緣結構110的上表面共形的導電材料。由於底部電極114的導電材料一般而言與下伏層共形，因此底部電極114具有在底部電極114的上表面114u內界定第一凹槽115的內側壁114s及水平延伸的表面114h。資料儲存結構116及/或頂部電極118設置於第一凹槽115內。在一些實施例中，資料儲存結構116及/或頂部電極118亦可具有界定附加凹槽的內側壁。
在記憶體裝置112之上設置有硬罩幕120，且側壁間隙壁122沿頂部電極118的最外側壁及硬罩幕120的最外側壁延伸。保護層124覆蓋硬罩幕120、側壁間隙壁122及下部絕緣結構110。在一些實施例中，硬罩幕120及保護層124亦可具有界定附加凹槽的內側壁。在保護層124之上的上部介電結構126內設置有上部內連結構128。上部內連結構128自上部介電結構126的上表面延伸至頂部電極118。
位於底部電極114的上表面內的第一凹槽115指示底部電極114是在不使用平坦化製程（例如，CMP製程）的條件下形成。與使用CMP製程形成底部電極的製程相比，藉由在不使用平坦化製程的條件下形成底部電極114能夠以更低的成本形成底部電極114。此外，與使用CMP製程形成底部電極的製程相比，上覆層的微影製程裕度亦可得到改善。
圖2A示出具有鐵電式隨機存取記憶體（FeRAM）裝置的積體晶片的一些實施例的剖視圖200A，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
如剖視圖200A中所示，積體晶片包括設置於基底102之上的下部介電結構106。下部介電結構106包括彼此堆疊且被蝕刻停止層107a至107b分隔開的多個下部層間介電（lower inter-level dielectric，ILD）層106a至106c。在一些實施例中，所述多個下部ILD層106a至106c可包含以下材料中的一者或多者：二氧化矽、經摻雜的二氧化矽（例如，摻雜有碳的二氧化矽）、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）等。在一些實施例中，蝕刻停止層107a至107b可包含碳化矽、氮化矽、氮化鈦、氮化鉭等。
在下部介電結構106內排列有多個下部內連層108。所述多個下部內連層108包括分別被所述多個下部ILD層106a至106c中的一者環繞的導電接觸件202、內連線204及內連通孔206。舉例而言，導電接觸件202可被第一下部ILD層106a環繞，內連線204中的第一條內連線204可被第二下部ILD層106b環繞等等。在一些實施例中，內連線204及內連通孔206分別包括環繞金屬芯體的擴散障壁層。在一些實施例中，金屬芯體可包含銅、鎢、鋁等。在一些實施例中，擴散障壁層可包含氮化鈦、氮化鉭等。在一些實施例中，金屬芯體及擴散障壁層可具有實質上共面的頂表面。在其他實施例中，擴散障壁層可在金屬芯體的最外邊緣上方垂直地延伸。
在所述多個下部ILD層106a至106c之上可設置有下部絕緣結構110。在一些實施例中，下部絕緣結構110可具有介於近似200埃與近似400埃之間的範圍內的厚度。在其他實施例中，下部絕緣結構110可具有介於近似225埃與近似325埃之間的範圍內的厚度。下部絕緣結構110包括側壁110s，側壁110s界定延伸穿過下部絕緣結構110的開口。在一些實施例中，側壁110s可被定向成相對於下部絕緣結構110的底表面量測而具有銳角α。在一些實施例中，在側壁110s中的相應的一者的頂部與底部之間延伸的線可被定向成相對於下部絕緣結構110的底表面量測而具有銳角α。在一些實施例中，銳角α介於近似40度與近似50度之間的範圍內。在這種實施例中，銳角α可在製作上覆的記憶體裝置期間限制間隙填充問題。此外，銳角α提供上覆層的良好的均勻度，這會使得上覆的記憶體裝置具有一致的效能。在各種實施例中，下部絕緣結構110可包含以下材料中的一者或多者：氮氧化矽、二氧化矽、碳化矽、氮化矽、原矽酸四乙酯（Tetraethyl orthosilicate，TEOS）、低介電常數電介質等。
在下部絕緣結構110之上設置有FeRAM裝置208。FeRAM裝置208包括排列在底部電極114與頂部電極118之間的鐵電材料210。底部電極114、鐵電材料210及頂部電極118分別具有在橫向上被外部區214環繞的內部區212。內部區212內的層分別具有在外部區214內在橫向上排列在對應層的上表面之間且在垂直方向上位於所述對應層的上表面下方的凹陷的水平延伸的表面。舉例而言，底部電極114在內部區212內具有在外部區214內在橫向上位於底部電極114的上表面之間且在垂直方向上位於底部電極114的上表面下方的水平延伸的表面。
在一些實施例中，如圖2B的俯視圖200B（沿圖2A的線A-A’截取）中所示，當在FeRAM裝置208的俯視圖中觀察時，外部區214可圍繞內部區212連續地延伸成不間斷的環。在一些實施例中，底部電極114的上表面在相反的方向上延伸超過內部區212的相對邊緣實質上相等的距離d1 與d2 。在一些這種實施例中，底部電極114以對底部電極114的最底部表面進行平分的線220為中心實質上對稱。在其他實施例中，距離d1 與距離d2 可不同，使得底部電極114不以線220為中心對稱。
再次參照圖2A的剖視圖200A（沿圖2B的線B-B’截取），底部電極114自位於所述多個下部內連層108正上方的最底部表面114b連續地延伸以對下部絕緣結構110的側壁110s及上表面110u進行襯墊。底部電極114具有設置於最底部表面114b之上的內側壁。內側壁耦合至水平延伸的表面以在底部電極114的上表面內界定第一凹槽。鐵電材料210設置於第一凹槽內且對底部電極114的內側壁及上表面進行襯墊。鐵電材料210具有設置於底部電極114的最底部表面之上且在鐵電材料210的上表面內界定第二凹槽的內側壁。頂部電極118設置於第二凹槽內且對鐵電材料210的內側壁及上表面進行襯墊。在一些實施例中，頂部電極118具有設置於底部電極114的最底部表面之上且在頂部電極118的上表面內界定第三凹槽的內側壁。
在一些實施例中，底部電極114及頂部電極118可包含鈦、鉭、鎢、氮化鉭、氮化鈦等中的一者或多者。在一些實施例中，鐵電材料210可包含金屬、金屬氮氧化物或化合物金屬氧化物。舉例而言，在各種實施例中，鐵電材料210可包含鈦酸鉛、鋯鈦酸鉛（lead zirconate titanate，PZT）、鋯鈦酸鉛鑭（lead lanthanum zirconate titanate）、鉭酸鍶鉍（strontium bismuth tantalate，SBT）、鈦酸鉍鑭（bismuth lanthanum titanate，BLT）及鈦酸鉍釹（bismuth neodymium titanate，BNT）等。
在一些實施例中，底部電極114、鐵電材料210及/或頂部電極118可分別具有介於近似50埃與近似150埃之間的範圍內的厚度。在其他實施例中，底部電極114、鐵電材料210及/或頂部電極118可分別具有等於近似100埃的厚度。底部電極114、鐵電材料210及/或頂部電極118的所述厚度會防止FeRAM裝置208的總高度變得足夠大以至於在積體晶片的其他區內（例如，在邏輯區內）及/或在積體晶片的上覆層內出現製程問題。在一些實施例中，底部電極114、鐵電材料210及/或頂部電極118可分別在最外側壁之間具有實質上相等的厚度。在一些替代實施例中，底部電極114、鐵電材料210及/或頂部電極118的內部區212可具有第一厚度，且底部電極114、鐵電材料210及/或頂部電極118的外部區214可具有小於第一厚度的第二厚度。
在頂部電極118之上設置有硬罩幕120。側壁間隙壁122沿頂部電極118的相對側及硬罩幕120的相對側設置。在一些實施例中，側壁間隙壁122可包含與硬罩幕120相同的材料。舉例而言，在一些實施例中，硬罩幕120及側壁間隙壁122可包含碳化物（例如碳化矽）、氮化物（例如氮化矽）、氧化物（例如氮氧化矽）等。在其他實施例中，側壁間隙壁122可包含與硬罩幕120不同的材料。在一些這種實施例中，側壁間隙壁122與硬罩幕120可延伸至不同的高度（例如，硬罩幕120可具有凹陷於側壁間隙壁122的頂表面下方的頂表面，或反之亦然）。
在側壁間隙壁122及硬罩幕120之上設置有保護層124。保護層124自硬罩幕120之上連續地延伸至下部絕緣結構110。在一些實施例中，保護層124可包含碳化物、氧化物、氮化物、TEOS（原矽酸四乙酯）等。在一些實施例中，硬罩幕120及保護層124可分別具有介於近似50埃與近似150埃的範圍內的厚度。在其他實施例中，硬罩幕120及保護層124可分別具有等於近似100埃的厚度。
在保護層124之上排列有上部介電結構126。上部介電結構126可延伸至由保護層124的側壁界定的凹槽內。在上部介電結構126內設置有上部內連結構128。上部內連結構128自上部介電結構126的上表面延伸至頂部電極118。在一些實施例中，上部介電結構126可包含摻雜有碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、多孔介電材料等。在各種實施例中，上部內連結構128可包括內連通孔216及/或內連線218。在一些實施例中，上部內連結構128可包含導電材料，例如銅、鎢及/或鋁。
在操作期間，可對底部電極114及/或頂部電極118施加偏置電壓。舉例而言，在寫入操作期間，可施加一個或多個偏置電壓以使電荷載流子（例如，電子及/或電洞）積聚在底部電極114及/或頂部電極118中。電荷載流子產生延伸穿過鐵電材料210的電場。電場被配置成根據偏置電壓改變鐵電材料210內的電偶極的位置。若鐵電材料210內的電偶極的位置界定第一極化，則FeRAM裝置208將資料數位地儲存為第一位元值（例如，邏輯「0」）。作為另一種選擇，若鐵電材料210內的電偶極的位置界定第二極化，則FeRAM裝置208將資料數位地儲存為第二位元值（例如，邏輯「1」）。
圖3示出具有FeRAM裝置的積體晶片300的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
積體晶片300包括設置於基底102之上的下部絕緣結構110之上的FeRAM裝置208。FeRAM裝置208包括排列在底部電極114與頂部電極118之間的鐵電材料210。在一些實施例中，底部電極114包括襯層302及設置於襯層302之上的導電層304。襯層302沿下部絕緣結構110的側壁及上表面延伸。在一些實施例中，襯層302可包含氮化鈦、氮化鉭等。在一些實施例中，導電層304可包含鈦、鉭等。
底部電極114具有設置於底部電極114的最底部表面之上的內側壁。內側壁耦合在底部電極114的水平延伸的表面與底部電極114的上表面之間。在一些實施例中，底部電極114的水平延伸的表面沿與下部絕緣結構110的側壁110s相交的第一水平面306延伸。在一些實施例中，鐵電材料210及頂部電極118自下部絕緣結構110正上方連續地延伸至位於沿下部絕緣結構110的上表面110u延伸的第二水平面308下方的位置。藉由將鐵電材料210及頂部電極118保持在第二水平面308下方，FeRAM裝置208的高度可保持相對低，從而減輕上覆在FeRAM裝置上的層上的製程問題。
在頂部電極118之上設置有硬罩幕120。硬罩幕120包括耦合至水平延伸的表面的內側壁。在一些實施例中，水平延伸的表面沿位於頂部電極118的下表面下方的第三水平面310延伸。在其他實施例（未示出）中，第三水平面310可位於頂部電極118的頂表面上方。
圖4A至圖4B示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
如圖4A中所示，積體晶片400包括設置於基底102內的第一存取裝置104a及第二存取裝置104b。第一FeRAM裝置208a耦合至第一存取裝置104a且第二FeRAM裝置208b耦合至第二存取裝置104b。第一FeRAM裝置208a及第二FeRAM裝置208b分別具有設置於底部電極114與頂部電極118之間的鐵電材料210。底部電極114具有在底部電極114的上表面內界定第一凹槽的側壁。鐵電材料210具有在鐵電材料210的上表面內界定第二凹槽的側壁。頂部電極118設置於第二凹槽內且完全填充第二凹槽。頂部電極118具有完全位於鐵電材料210之上的上表面。在一些實施例中，頂部電極118具有在第二凹槽之上連續地延伸的實質上平坦的上表面。
上部內連結構128延伸穿過設置於第一FeRAM裝置208a之上的上部介電結構126以接觸頂部電極118。在一些實施例中，上部內連結構128可在位於底部電極114的上表面114u正上方的位置處接觸頂部電極118。在一些附加實施例中，上部內連結構128可於在橫向上橫跨底部電極114的上表面114u的外邊緣的位置處接觸頂部電極118。在又一些其他實施例中，如圖4B中所示，積體晶片402包括上部內連結構128，所述上部內連結構128在限定於底部電極114內的凹槽正上方的位置處接觸頂部電極118。應理解，使上部內連結構128在位於底部電極內的凹槽正上方的位置處接觸頂部電極118可減輕在用於形成上部內連結構128的微影製程期間與上覆誤差相關聯的風險。
圖5示出具有FeRAM裝置的積體晶片500的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
積體晶片500包括分別包括設置於底部電極114與頂部電極118之間的鐵電材料210的FeRAM裝置208a至208b。在FeRAM裝置208a至208b之上設置有硬罩幕120及保護層124。
頂部電極118具有在橫向上自鐵電材料210的上表面210u正上方延伸至底部電極114的最底部表面114b正上方的上表面118u。在一些實施例中，頂部電極118的上表面118u完全排列在底部電極114的頂部上方。在一些附加實施例中，頂部電極118的上表面118u亦可完全位於鐵電材料210的頂部上方。在這種實施例中，頂部電極118完全填充鐵電材料210的上表面210u內的凹槽。在一些實施例中，頂部電極118的上表面118u是彎曲表面。
上部內連結構128延伸穿過硬罩幕120及保護層124以接觸頂部電極118。在一些實施例中，上部內連結構128可在位於底部電極114的最底部表面114b正上方的位置處接觸頂部電極118。在這種實施例中，頂部電極118的上表面118u可傾斜以便以相對於水平面量測的非零角度與頂部電極118的側壁相交。在一些實施例中，硬罩幕120及保護層124亦可具有傾斜的上表面以便以相對於水平面量測的非零角度與頂部電極118的側壁相交。在其他實施例（未示出）中，上部內連結構128可在沿頂部電極118的上表面118u與最低點在橫向上偏置開的位置處接觸頂部電極118。
圖6示出具有FeRAM裝置的積體晶片600的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
積體晶片600包括基底102，基底102包括嵌入式記憶體區602及邏輯區604。在嵌入式記憶體區602內，在下部介電結構106內設置有多個下部內連層108。所述多個下部內連層108耦合在排列於基底102內的存取裝置104a至104b與排列於下部絕緣結構110之上的FeRAM裝置208a至208b之間。FeRAM裝置208a至208b分別包括設置於底部電極114與頂部電極118之間的鐵電材料210。
在一些實施例中，存取裝置104a至104b分別包括在垂直方向上排列於基底102之上且在橫向上排列於源極區104s與汲極區104d之間的閘極電極104e。閘極電極104e可耦合至字元線WL1 或WL2 ，而源極區104s可耦合至源極線SL 。汲極區104d耦合至FeRAM裝置208a或208b中的一者，FeRAM裝置208a或208b中的所述一者進一步耦合至位元線BL1 或BL2 。
在邏輯區604內，在基底102之上的下部介電結構106內設置有一個或多個附加內連層608至612。所述一個或多個附加內連層608至612包括導電接觸件、內連線及內連通孔。在一些實施例中，附加內連層608包括導電接觸件，附加內連層610包括內連線，及附加內連層612包括內連通孔。所述一個或多個附加內連層608至612耦合至排列於基底102內的邏輯裝置606。在一些實施例中，邏輯裝置606可包括電晶體裝置（例如，MOSFET、雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT）等）。
圖7至圖17示出在不使用平坦化製程來界定FeRAM裝置的底部電極的條件下形成具有FeRAM裝置的積體晶片的方法的一些實施例的剖視圖700至剖視圖1700。儘管圖7至圖17是針對一種方法進行闡述，然而應理解，圖7至圖17中所揭露的結構並不限於此種方法，而是可單獨地作為獨立於所述方法的結構。
如圖7的剖視圖700中所示，提供基底102。基底102包括嵌入式記憶體區602及邏輯區604。在基底102的嵌入式記憶體區602內形成存取裝置104，且在基底102的邏輯區604內形成邏輯裝置606。在各種實施例中，基底102可為任何類型的半導體本體（例如，矽、矽鍺（SiGe）、絕緣體上矽（silicon-on-insulator，SOI）等），例如半導體晶圓及/或晶圓上的一或多個晶粒、以及與晶圓相關的任何其他類型的半導體層及/或磊晶層。在一些實施例中，存取裝置104及/或邏輯裝置606可包括電晶體。在一些這種實施例中，可藉由在基底102之上沉積閘極介電膜及閘極電極膜來形成存取裝置104及/或邏輯裝置606。隨後將閘極介電膜及閘極電極膜圖案化以形成閘極電介質（例如，閘極電介質104g）及閘極電極（例如，閘極電極104e）。隨後可植入基底102以在閘極電極（例如閘極電極104e）的相對側上的基底102內形成源極區（例如源極區104s）及汲極區（例如汲極區104d）。
如圖8的剖視圖800中所示，在基底102之上的包括一個或多個下部層間介電（ILD）層106a至106b的下部介電結構106內形成多個下部內連層108。在一些實施例中，所述一個或多個下部ILD層106a至106b可包括被第一蝕刻停止層107a分隔開的第一下部ILD層106a與第二下部ILD層106b。在一些實施例中，所述多個下部內連層108可包括導電接觸件202及內連線204。在一些附加實施例（未示出）中，所述多個下部內連層108可更包括內連通孔。所述多個下部內連層108可藉由以下步驟形成：在基底102之上形成所述一個或多個下部ILD層106a至106b中的一者（例如，氧化物、低介電常數電介質或超低介電常數電介質）；選擇性地蝕刻下部ILD層以在下部ILD層內界定通孔洞（via hole）及/或溝渠；在通孔洞及/或溝渠內形成導電材料（例如，銅、鋁等）；以及實行平坦化製程（例如，化學機械平坦化製程）。
如圖9的剖視圖900中所示，在下部介電結構106之上形成下部絕緣結構110。在一些實施例中，下部絕緣結構110可包含氧化物、氮化矽、碳化矽、氮氧化矽、TEOS等中的一者或多者。在一些實施例中，可藉由一種或多種不同的沉積製程（例如，物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型（plasma-enhanced，PE）-CVD、原子層沉積（atomic layer deposition，ALD）、濺鍍等）將下部絕緣結構110形成為介於近似200埃與近似400埃之間的範圍內的厚度。
如圖10的剖視圖1000中所示，選擇性地將下部絕緣結構110圖案化以界定延伸穿過下部絕緣結構110的多個開口1002。所述多個開口1002暴露出所述多個下部內連層108的內連結構108a。在一些實施例中，可藉由根據設置於下部絕緣結構110上的圖案化掩蔽層1006將下部絕緣結構110暴露至蝕刻劑1004來選擇性地將下部絕緣結構110圖案化。在一些實施例中，圖案化掩蔽層1006可包含光阻材料、硬罩幕等。在一些實施例中，蝕刻劑1004可包括乾蝕刻劑（例如，包含氟或氯）。
如圖11A的剖視圖1100A中所示，在下部絕緣結構110之上以及開口1002內形成底部電極層1102。底部電極層1102穿過下部絕緣結構110延伸至內連結構108a。底部電極層1102具有在底部電極層1102的上表面1102u內界定凹槽115的側壁1102s及水平延伸的表面1102h。凹槽115位於底部電極層1102的最底部表面1102b正上方。在一些實施例中，底部電極層1102可藉由沉積襯層然後沉積導電材料來形成。在各種實施例中，襯層可包括被配置成增加相鄰層之間的黏著的膠層及/或被配置成防止相鄰層之間的擴散的擴散障壁層。
如圖11B的剖視圖1100B中所示，在底部電極層1102之上及第一凹槽（圖11A的第一凹槽115）內形成鐵電層1104。鐵電層1104具有在鐵電層1104的上表面1104u內以及在底部電極層1102的最底部表面1102b正上方界定第二凹槽1106的側壁1104s及水平延伸的表面1104h。
如圖11C的剖視圖1100C中所示，在鐵電層1104之上及第二凹槽（圖11B的第二凹槽1106）內形成頂部電極層1108。頂部電極層1108具有在頂部電極層1108的上表面1108u內以及在底部電極層1102的最底部表面1102b正上方界定第三凹槽1110的側壁1108s及水平延伸的表面1108h。
如圖11D的剖視圖1100D中所示，在頂部電極層1108之上及第三凹槽（圖11C的第三凹槽1110）內形成硬罩幕層1112。硬罩幕層1112具有在硬罩幕層1112的上表面1112u內以及在底部電極層1102的最底部表面1102b正上方界定第四凹槽1114的側壁1112s及水平延伸的表面1112h。
如圖12的剖視圖1200中所示，實行第一圖案化製程以界定頂部電極118及硬罩幕120。第一圖案化製程根據掩蔽層1202（例如，光阻材料、硬罩幕等）選擇性地將硬罩幕層（圖11D的硬罩幕層1112）及頂部電極層（圖11D的頂部電極層1108）暴露至蝕刻劑1204，以界定頂部電極118及硬罩幕120。
如圖13的剖視圖1300中所示，沿頂部電極118的側壁及硬罩幕120的側壁形成側壁間隙壁122。在一些實施例中，側壁間隙壁122可完全覆蓋頂部電極118的側壁及/或硬罩幕120的側壁。在各種實施例中，側壁間隙壁122可包含氮化矽、二氧化矽、氮氧化矽等。在一些實施例中，可藉由在基底之上形成間隙壁層來形成側壁間隙壁122。在一些實施例中，可使用沉積技術（例如，PVD、CVD、PE-CVD、ALD、濺鍍等）形成間隙壁層。隨後將間隙壁層實質上暴露至蝕刻劑（例如，乾蝕刻劑），所述蝕刻劑自水平表面移除間隙壁層。自水平表面移除間隙壁層沿頂部電極118的相對側及硬罩幕120的相對側留下間隙壁層的一部分作為側壁間隙壁122。
如圖14的剖視圖1400中所示，實行第二圖案化製程以界定分別包含設置於底部電極114與頂部電極118之間的鐵電材料210的第一FeRAM裝置208a及第二FeRAM裝置208b。第二圖案化製程選擇性地將鐵電層（圖13的鐵電層1104）及底部電極層（圖13的底部電極層1102）暴露至蝕刻劑1402以界定鐵電材料210及底部電極114。在一些實施例中，第二圖案化製程可進一步蝕刻下部絕緣結構110，進而使得下部絕緣結構110在橫向上在底部電極114的外側具有小於在底部電極114正下方的厚度。
如圖15的剖視圖1500中所示，在第一FeRAM裝置208a及第二FeRAM裝置208b之上形成保護層124。保護層124具有界定位於保護層124的上表面124u內以及位於底部電極114的最底部表面114b正上方的第五凹槽1502的側壁124s及水平延伸的表面124h。在一些實施例中，可使用沉積技術（例如，PVD、CVD、PE-CVD、ALD、濺鍍等）形成保護層124。在各種實施例中，保護層124可包含碳化矽、原矽酸四乙酯（TEOS）等中的一者或多者。
如圖16的剖視圖1600中所示，在保護層124之上形成上部介電結構126。上部介電結構126被形成為覆蓋第一FeRAM裝置208a及第二FeRAM裝置208b。在一些實施例中，上部介電結構126可藉由沉積製程（例如，PVD、CVD、PE-CVD、ALD等）形成。在各種實施例中，上部介電結構126可包含二氧化矽、摻雜有碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、多孔介電材料等。
如圖17的剖視圖1700中所示，在嵌入式記憶體區602內的上部介電結構126中形成上部內連結構128，且在邏輯區604內的上部介電結構126中形成一個或多個附加內連層610至612。在一些實施例中，上部內連結構128可包括內連通孔216及內連線218。在一些實施例中，所述一個或多個附加內連層610至612可包括內連通孔及內連線。在一些實施例中，附加內連層610包括內連線，及附加內連層612包括內連通孔。
上部內連結構128與所述一個或多個附加內連層610至612可藉由以下步驟同時形成：選擇性蝕刻上部介電結構126以在上部介電結構126內界定通孔洞及/或溝渠；在通孔洞及/或溝渠中形成導電材料（例如銅、鋁等）；以及實行平坦化製程（例如，化學機械平坦化製程）。在一些實施例中，平坦化製程可包括化學機械平坦化（CMP）製程。
圖18示出在不使用平坦化製程來界定FeRAM裝置的底部電極的條件下形成具有FeRAM裝置的積體晶片的方法1800的一些實施例的流程圖。
儘管本文中將方法1800示出並闡述為一系列動作或事件，然而應理解，該些動作或事件的示出次序不應被解釋為具有限制性意義。舉例而言，一些動作可能以不同的次序發生及/或與除本文中示出及/或闡述的動作或事件之外的其他動作或事件同時發生。另外，在實施本文說明的一或多個態樣或實施例時可能並不需要所有所示出的動作。此外，本文中所繪示的動作中的一或多個動作可在一或多個單獨的動作及/或階段中施行。
在動作1802處，在基底內形成存取裝置。圖7示出與動作1802對應的一些實施例的剖視圖700。
在動作1804處，在基底之上的下部介電結構內形成多個下部內連層。圖8示出與動作1804對應的一些實施例的剖視圖800。
在動作1806處，在下部介電結構之上形成下部絕緣結構。下部絕緣結構被形成為具有上覆在所述多個下部內連層的內連結構上的開口。圖9至圖10示出與動作1806對應的一些實施例的剖視圖900至剖視圖1000。
在動作1808處，在下部絕緣結構之上依序形成底部電極層、鐵電層、頂部電極層及硬罩幕層。圖11A至圖11D示出與動作1808對應的一些實施例的剖視圖1100A至剖視圖1100D。
在動作1810處，對頂部電極層及硬罩幕層實行第一圖案化製程以界定頂部電極及硬罩幕。圖12示出與動作1810對應的一些實施例的剖視圖1200。
在動作1812處，沿頂部電極的側壁及硬罩幕的側壁形成側壁間隙壁。圖13示出與動作1812對應的一些實施例的剖視圖1300。
在動作1814處，對鐵電層及底部電極層實行第二圖案化製程以界定分別具有設置於底部電極與頂部電極之間的鐵電材料的第一FeRAM裝置及第二FeRAM裝置。圖14示出與動作1814對應的一些實施例的剖視圖1400。
在動作1816處，在第一FeRAM裝置及第二FeRAM裝置之上形成保護層。圖15示出與動作1816對應的一些實施例的剖視圖1500。
在動作1818處，在設置於保護層之上的上部介電結構內形成上部內連結構。圖16至圖17示出與動作1818對應的一些替代實施例的剖視圖1600至剖視圖1700。
因此，在一些實施例中，本揭露是有關於一種不使用平坦化製程來界定底部電極的形成FeRAM裝置的方法。所得到的FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。
在一些實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：多個下部內連層，設置於基底之上的下部介電結構內；下部絕緣結構，設置於所述下部介電結構之上且具有延伸穿過所述下部絕緣結構的側壁；底部電極，沿所述下部絕緣結構的所述側壁及上表面排列，所述下部絕緣結構的所述上表面延伸超過所述底部電極的最外側壁；資料儲存結構，設置於所述底部電極上且被配置成儲存資料狀態；以及頂部電極，設置於所述資料儲存結構上，且所述底部電極具有內側壁，所述內側壁耦合至水平延伸的表面以在所述底部電極的上表面內界定凹槽且所述底部電極的所述水平延伸的表面位於所述下部絕緣結構的所述上表面下方。在一些實施例中，第一水平面沿所述底部電極的所述水平延伸的表面延伸且延伸穿過所述下部絕緣結構的所述側壁。在一些實施例中，所述下部絕緣結構的所述側壁被定向成相對於沿所述下部絕緣結構的底部延伸的線量測而具有近似40度與近似50度之間的角度。在一些實施例中，所述底部電極以對所述底部電極的最底部表面進行平分的線為中心實質上對稱。在一些實施例中，所述底部電極的所述上表面在相反的方向上延伸超過所述底部電極的所述內側壁實質上相等的距離。在一些實施例中，所述積體晶片更包括：上部介電結構，設置於所述頂部電極及所述下部絕緣結構之上；以及上部內連結構，自所述上部介電結構的上表面延伸至所述頂部電極。在一些實施例中，所述上部內連結構在位於所述底部電極的最底部表面正上方的位置處接觸所述頂部電極。在一些實施例中，所述積體晶片更包括：硬罩幕，設置於所述頂部電極之上，所述硬罩幕沿所述頂部電極的在所述頂部電極的上表面內界定第二凹槽的內側壁設置。在一些實施例中，所述積體晶片更包括：側壁間隙壁，設置於所述資料儲存結構之上且完全覆蓋所述頂部電極的最外側壁及所述硬罩幕的最外側壁。在一些實施例中，所述積體晶片更包括：保護層，設置於所述硬罩幕之上，所述保護層沿所述硬罩幕的在所述硬罩幕的上表面內界定第三凹槽的內側壁設置。在一些實施例中，所述上部介電結構沿所述保護層的在所述保護層的上表面內界定第四凹槽的內側壁設置。
在其他實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：多個下部內連層，設置於基底之上的下部介電結構內；下部絕緣結構，設置於所述下部介電結構之上且具有側壁，所述側壁界定開口；鐵電式隨機存取記憶體（FeRAM）裝置，穿過所述開口延伸至所述多個下部內連層，所述鐵電式隨機存取記憶體裝置包括：底部電極，沿所述下部絕緣結構的所述側壁及上表面排列且具有內側壁，所述內側壁耦合至水平延伸的表面以界定所述底部電極的上表面內的第一凹槽；鐵電材料，設置於所述底部電極上；以及頂部電極，設置於所述鐵電材料上；以及硬罩幕，設置於所述頂部電極上，所述鐵電材料、所述頂部電極及所述硬罩幕分別具有對設置於所述底部電極的最底部表面之上的凹槽進行界定的側壁。在一些實施例中，所述頂部電極具有在橫向上自所述鐵電材料的上表面正上方延伸至所述底部電極的所述最底部表面正上方的上表面，所述頂部電極的整個所述上表面在垂直方向上位於所述鐵電材料的所述上表面之上。在一些實施例中，所述頂部電極的所述上表面是彎曲表面。在一些實施例中，所述積體晶片更包括：保護層，設置於所述硬罩幕上，所述保護層具有側壁，所述側壁界定設置於所述底部電極的所述最底部表面之上的附加凹槽。在一些實施例中，沿所述下部絕緣結構的所述上表面延伸的水平面與所述頂部電極的側壁相交。在一些實施例中，所述積體晶片更包括：上部內連結構，在位於所述底部電極的所述上表面正上方的位置處接觸所述頂部電極的所述上表面。在一些實施例中，所述積體晶片更包括：上部內連結構，在位於所述底部電極的所述最底部表面正上方的位置處接觸所述頂部電極的上表面。在一些實施例中，所述積體晶片更包括：保護層，設置於所述硬罩幕之上，所述保護層具有側壁，所述側壁以相對於沿所述保護層的上表面延伸的水平面量測的非零角度與所述上部內連結構相交。
在又一些其他實施例中，本揭露是有關於一種形成積體晶片的方法。所述方法包括：在基底之上的下部介電結構內的多個內連層之上形成下部絕緣結構；移除所述下部絕緣結構的一部分，以界定穿過所述下部絕緣結構延伸至所述多個內連層的開口；在所述下部絕緣結構之上依序沉積底部電極層、鐵電層、頂部電極層及硬罩幕層，所述底部電極層、所述鐵電層、所述頂部電極層及所述硬罩幕層分別具有對設置於所述底部電極層的最底部表面之上的凹槽進行界定的側壁；以及將所述底部電極層、所述鐵電層、所述頂部電極層及所述硬罩幕層圖案化，以界定具有設置於底部電極與頂部電極之間的鐵電材料的鐵電式隨機存取記憶體（FeRAM）裝置。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、300、400、402、500、600:積體晶片 102:基底 104:存取裝置 104a、104b:存取裝置 104d:汲極區 104e:閘極電極 104g:閘極電介質 104s:源極區 106:下部介電結構 106a、106b、106c:下部層間介電（ILD） 107a、107b:蝕刻停止層 108:下部內連層 108a:內連結構 110:下部絕緣結構 110s、124s、1102s、1104s、1108s、1112s:側壁 110u、114u、118u、124u、210u、1102u、1104u、1108u、1112u:上表面 112:記憶體裝置 114:底部電極 114b、1102b:最底部表面 114h、124h、1102h、1104h、1108h、1112h:水平延伸的表面 114s:內側壁 115:凹槽 116:資料儲存結構 118:頂部電極 120:硬罩幕 122:側壁間隙壁 124:保護層 126:上部介電結構 128:上部內連結構 200A:剖視圖 200B:俯視圖 202:導電接觸件 204、218:內連線 206、216:內連通孔 208、208a、208b:FeRAM裝置 210:鐵電材料 212:內部區 214:外部區 220、A-A’、B-B’:線 302:襯層 304:導電層 306:第一水平面 308:第二水平面 310:第三水平面 602:嵌入式記憶體區 604:邏輯區 606:邏輯裝置 608、610、612:附加內連層 700、800、900、1000、1100A、1100B、1100C、1100D、1200、1300、1400、1500、1600、1700:剖視圖 1002:開口 1004、1204、1402:蝕刻劑 1006:圖案化掩蔽層 1102:底部電極層 1104:鐵電層 1106:第二凹槽 1108:頂部電極層 1110:第三凹槽 1112:硬罩幕層 1114:第四凹槽 1202:掩蔽層 1502:第五凹槽 1800:方法 1802、1804、1806、1808、1810、1812、1814、1816、1818:動作: α:銳角BL1 、BL2 :位元線d1 、d2 :距離SL:源極線WL1 、WL2 :字元線
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出具有記憶體裝置的積體晶片的一些實施例的剖視圖，所述記憶體裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖2A示出具有鐵電式隨機存取記憶體（FeRAM）裝置的積體晶片的一些實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖2B示出圖2A的積體晶片的一些實施例的俯視圖。 圖3示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖4A至圖4B示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖5示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖6示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖7至圖17示出在不使用平坦化製程來界定FeRAM裝置的底部電極的條件下形成具有FeRAM裝置的積體晶片的方法的一些實施例的剖視圖。 圖18示出在不使用平坦化製程來界定FeRAM裝置的底部電極的條件下形成具有FeRAM裝置的積體晶片的方法的一些實施例的流程圖。
100:積體晶片
102:基底
104:存取裝置
106:下部介電結構
108:下部內連層
108a:內連結構
110:下部絕緣結構
110s:側壁
110u、114u:上表面
112:記憶體裝置
114:底部電極
114h:水平延伸的表面
114s:內側壁
115:凹槽
116:資料儲存結構
118:頂部電極
120:硬罩幕
122:側壁間隙壁
124:保護層
126:上部介電結構
128:上部內連結構

Claims (20)

  1. 一種積體晶片，包括： 多個下部內連層，設置於基底之上的下部介電結構內； 下部絕緣結構，設置於所述下部介電結構之上且具有延伸穿過所述下部絕緣結構的側壁； 底部電極，沿所述下部絕緣結構的所述側壁及上表面排列，其中所述下部絕緣結構的所述上表面延伸超過所述底部電極的最外側壁； 資料儲存結構，設置於所述底部電極上且被配置成儲存資料狀態；以及 頂部電極，設置於所述資料儲存結構上；且 其中所述底部電極具有內側壁，所述內側壁耦合至水平延伸的表面以在所述底部電極的上表面內界定凹槽，所述底部電極的所述水平延伸的表面位於所述下部絕緣結構的所述上表面下方。
  2. 如申請專利範圍第1項所述的積體晶片，其中第一水平面沿所述底部電極的所述水平延伸的表面延伸且延伸穿過所述下部絕緣結構的所述側壁。
  3. 如申請專利範圍第1項所述的積體晶片，其中所述下部絕緣結構的所述側壁被定向成相對於沿所述下部絕緣結構的底部延伸的線量測而具有近似40度與近似50度之間的角度。
  4. 如申請專利範圍第1項所述的積體晶片，其中所述底部電極以對所述底部電極的最底部表面進行平分的線為中心實質上對稱。
  5. 如申請專利範圍第1項所述的積體晶片，其中所述底部電極的所述上表面在相反的方向上延伸超過所述底部電極的所述內側壁實質上相等的距離。
  6. 如申請專利範圍第1項所述的積體晶片，更包括： 上部介電結構，設置於所述頂部電極及所述下部絕緣結構之上；以及 上部內連結構，自所述上部介電結構的上表面延伸至所述頂部電極。
  7. 如申請專利範圍第6項所述的積體晶片，其中所述上部內連結構在位於所述底部電極的最底部表面正上方的位置處接觸所述頂部電極。
  8. 如申請專利範圍第6項所述的積體晶片，更包括： 硬罩幕，設置於所述頂部電極之上，所述硬罩幕沿所述頂部電極的在所述頂部電極的上表面內界定第二凹槽的內側壁設置。
  9. 如申請專利範圍第8項所述的積體晶片，更包括： 側壁間隙壁，設置於所述資料儲存結構之上且完全覆蓋所述頂部電極的最外側壁及所述硬罩幕的最外側壁。
  10. 如申請專利範圍第8項所述的積體晶片，更包括： 保護層，設置於所述硬罩幕之上，所述保護層沿所述硬罩幕的在所述硬罩幕的上表面內界定第三凹槽的內側壁設置。
  11. 如申請專利範圍第10項所述的積體晶片，其中所述上部介電結構沿所述保護層的在所述保護層的上表面內界定第四凹槽的內側壁設置。
  12. 一種積體晶片，包括： 多個下部內連層，設置於基底之上的下部介電結構內； 下部絕緣結構，設置於所述下部介電結構之上且具有側壁，所述側壁界定開口； 鐵電式隨機存取記憶體（FeRAM）裝置，穿過所述開口延伸至所述多個下部內連層，所述鐵電式隨機存取記憶體裝置包括： 底部電極，沿所述下部絕緣結構的所述側壁及上表面排列，其中所述底部電極具有內側壁，所述內側壁耦合至水平延伸的表面以界定所述底部電極的上表面內的第一凹槽； 鐵電材料，設置於所述底部電極上； 頂部電極，設置於所述鐵電材料上；以及 硬罩幕，設置於所述頂部電極上，其中所述鐵電材料、所述頂部電極及所述硬罩幕分別具有對設置於所述底部電極的最底部表面之上的凹槽進行界定的側壁。
  13. 如申請專利範圍第12項所述的積體晶片，其中所述頂部電極具有在橫向上自所述鐵電材料的上表面正上方延伸至所述底部電極的所述最底部表面正上方的上表面，且所述頂部電極的整個所述上表面在垂直方向上位於所述鐵電材料的所述上表面之上。
  14. 如申請專利範圍第13項所述的積體晶片，其中所述頂部電極的所述上表面是彎曲表面。
  15. 如申請專利範圍第12項所述的積體晶片，更包括： 保護層，設置於所述硬罩幕上，其中所述保護層具有側壁，所述側壁界定設置於所述底部電極的所述最底部表面之上的附加凹槽。
  16. 如申請專利範圍第12項所述的積體晶片，其中沿所述下部絕緣結構的所述上表面延伸的水平面與所述頂部電極的側壁相交。
  17. 如申請專利範圍第12項所述的積體晶片，更包括： 上部內連結構，在位於所述底部電極的所述上表面正上方的位置處接觸所述頂部電極的所述上表面。
  18. 如申請專利範圍第12項所述的積體晶片，更包括： 上部內連結構，在位於所述底部電極的所述最底部表面正上方的位置處接觸所述頂部電極的上表面。
  19. 如申請專利範圍第18項所述的積體晶片，更包括： 保護層，設置於所述硬罩幕之上，其中所述保護層具有側壁，所述側壁以相對於沿所述保護層的上表面延伸的水平面量測的非零角度與所述上部內連結構相交。
  20. 一種形成積體晶片的方法，包括： 在基底之上的下部介電結構內的多個內連層之上形成下部絕緣結構； 移除所述下部絕緣結構的一部分，以界定穿過所述下部絕緣結構延伸至所述多個內連層的開口； 在所述下部絕緣結構之上依序沉積底部電極層、鐵電層、頂部電極層及硬罩幕層，其中所述底部電極層、所述鐵電層、所述頂部電極層及所述硬罩幕層分別具有對設置於所述底部電極層的最底部表面之上的凹槽進行界定的側壁；以及 將所述底部電極層、所述鐵電層、所述頂部電極層及所述硬罩幕層圖案化，以界定具有設置於底部電極與頂部電極之間的鐵電材料的鐵電式隨機存取記憶體（FeRAM）裝置。
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