KR20050114042A - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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KR20050114042A
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Abstract

본 발명은 강유전체 캐패시터를 형성할 때, 공정 단순화를 위해 하나의 공정으로 상,하부전극 및 캐패시터를 패터닝하면서도, 이웃한 캐패시터 형성용 절연막이 손실되지 않아 신뢰성있는 캐패시터를 제조할 수 있는 강유전체 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 캐패시터 형성용 절연막을 형성하는 단계; 상기 캐패시터 형성용 절연막 상에 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 하여, 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 형성용 홀 패턴을 따라 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및 상기 하부전극용 도전막, 상기 유전체 박막, 상부전극용 도전막을 패터닝하여 하부전극/ 유전체박막/ 상부전극으로 적층된 캐패시터를 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory,DRAM)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C= ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.
한편, 전원이 나가면 저장된 데이터가 지워지는 디램의 한계를 극복하기 위해서, 캐패시터의 유전체 박막으로 강유전체(ferroelectric) 재료를 사용한 강유전체 메모리 장치가 개발되어 왔다.
강유전체 메모리 소자(ferroelectric random access memory,FeRAM) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 종래의 디램에 필적하여 차세대 기억소자로 각광받고 있다.
강유전체 박막을 이용한 메모리 소자는 강유전체에 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고, 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호(digital) 1과 0을 저장하게 되는 원리를 이용하는 것이다.
강유전체 메모리 소자의 제작에 있어 핵심이 되지만, 어려운 공정으로는 강유전체 캐패시터를 형성하는 공정과 배선 공정 등을 들 수가 있다. 강유전체 캐패시터의 전극으로 사용하는 백금(Pt), 이리듐(Ir), 루세늄(Ru)등의 금속과, PZT 또는 SBT 등의 강유전체 박막은 식각이 어려우면서 식각후 측벽에 금속성 폴리머가 남게 되어 팬스(fence) 현상을 일으키는 문제점이 있다.
도1a 내지 도1e는 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 살펴보면, 먼저 도1a에 도시된 바와 같이 활성영역(5)이 형성된 반도체기판(10) 상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역(5)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(12)를 형성한다.
이어서 콘택플러그(12)의 상단을 일정부분 리세스(recess)시켜고, 리세스시킨 영역에 베리어 메탈(13)을 형성한다.
이어서 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 절연막(14)을 형성한다. 이어서 캐패시터 형성용 절연막(14)의 상부에 캐패시터 형성용 홀(X)을 위한 하드마스크 패턴(15)를 형성한다.
이어서, 하드마스크 패턴(15)를 식각마스크로 사용하여 캐패시터가 형성될 영역의 절연막(14)을 선택적으로 제거하여 콘택플러그(12) 상단이 노출되는 캐패시터 형성용 홀(X)을 형성한다. 이어서 하드마스크 패턴(15)을 제거한다.
이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(X)의 내부표면을 따라서 하부전극용 도전막(16)을 형성한다. 이어서 하부전극용 도전막(16) 상단에 하부전극을 분리하기 위한 완충막(17)을 형성한다. 완충막(17)은 감광막 또는 SOG(sin on glass)막등을 사용한다.
이어서 도1c에 도시된 바와 같이, 캐패시터 형성용 절연막(14) 상단에 형성된 하부전극용 도전막(16)을 제거하여 캐패시터 형성용 홀의 내부에만 하부전극용 도전막(16)이 남도록 하여 하부전극(18)을 형성시킨다. 이어서 캐패시터 형성용 홀(X)의 내부에 남게되는 완충막(17)을 제거한다.
이 때 에치백 공정을 이용하여 하부전극용 도전막(16)을 분리시키게 되는데, 하부전극용 도전막(16)을 완전히 분리시키기 위해서는 과도 에치백공정을 진행해야 하고, 이 공정에서는 하부전극용 도전막(16) 보다는 캐패시터 형성용 절연막(14)이 더 잘 식각이 되기 때문에 하부전극의 주변에 있는 캐패시터 형성용 절연막이 일정부분 제거된다.(도1c의 A 참조)
이어서 도1d에 도시된 바와 같이, 하부전극(18) 상에 강유전체 물질을 이용하여 유전체 박막(19)를 형성하고, 그 상부에 상부전극용 도전막(20)을 형성한다. 이 때 상,하부전극은 이리듐, 루테늄 등의 귀금속을 이용하여 형성하게 된다.
이 때 캐패시터 형성용 절연막(14)의 상단부분이 제거된 상태이기 때문에 하부전극과 하부전극의 사이에 형성되는 상부전극용 도전막(20)은 상당히 두껍게 형성이 된다.
이어서 도1e에 도시된 바와 같이, 상부전용 도전막(20)과 유전체 박막(19)를 패터닝하기 위한 감광막 패턴(21)을 형성한다.
이어서 감광막 패턴(21)을 식각마스크로 사용하여 상부전용 도전막(20)과 유전체 박막(19)을 패터닝하여 강유전체 캐패시터를 형성한다.
강유전체 소자는 일반적인 디램에 구비되는 캐패시터와는 달리 각 캐패시터의 상부전극을 분리시켜야 한다. 그러나, 전술한 바와 같이 상부전극용 도전막(20)이 하부전극과 하부전극의 사이에는 두껍게 형성이 되는데, 이를 식각해 내기가 무척 어렵다.
또한, 강유전체 특성 향상을 위한 열처리 공정시 하부전극(18)과 유전체 박막(19)의 계면을 통해 침투되는 산소가 베리어메탈(13)이 산화될 수도 있다. 즉, 기판의 이질성으로 인해 강유전체의 특성이 균일하지 못하며, 납등과 같이 산화막에서 빨리 확산되는 원소를 사용하지 못한다.
상기의 문제점을 개선하기 위해서 상부전극, 강유전체 박막, 하부전극을 한꺼번에 식각하는 제2 종래기술에 의한 캐패시터 제조방법이 제안되었다.
도2a 내지 도2c는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
제2 종래기술에 의한 캐패시터 제조방법을 살펴보면, 먼저 도2a에 도시된 바와 같이, 전술한 방법과 같은 공정으로 캐패시터 형성용 홀을 형성하고, 홀 패턴에 따라 하부전극용 도전막(16), 유전체 박막(19), 상부전극용 도전막(20)을 차례로 형성한다.
이어서 도2b에 도시된 바와 같이, 하부전극용 도전막(16), 유전체 박막(19), 상부전극용 도전막(20)을 하나의 공정으로 패터닝하여 하부전극(18), 패터닝된 유전체 박막(22), 상부전극(23)을 형성한다.
그러나, 이 때 귀금속등으로 형성된 상, 하부전극용 도전막(20, 16) 및 유전체 박막(19)을 한번의 공정으로 패터닝하기 위해서는 과식각을 필연적으로 해야하고, 이로 인해 캐패시터 형성용 절연막(15)에 스파이크(spike)가 생긴다.(B 참조)
이어서 도2c에 도시된 바와 같이, 층간절연막(24)를 형성하고, 캐패시터 상부전극(23)이 노출되도록 선택적으로 층간절연막(24)를 제거하고, 제거된 곳에 도전성물질을 매립하여 배선층을 형성한다.
그러나, 전술한 바와 같이 캐패시터 형성용 절연막(15)에 형성될 스파이크(B) 때문에 층간절연막(24)이 평탄하게 형성되지 못한다. 이로 인해 그 상부에 형성되는 배선층도 평탄화가 되질 못해 에러를 유발할 수 있다.(C 참조)
또한 상,하부전극시 발생하는 전도성 폴리머(polymer)가 스파이크 안으로 들어가게 되면, 이를 제거하기가 쉽지않고, 하부전극간에 단락이 형성될 가능성이 매우 높다.(D 참조)
본 발명은 상기의 문제점을 해결하기 위하 제안된 것으로, 강유전체 캐패시터를 형성할 때, 공정 단순화를 위해 하나의 공정으로 상,하부전극 및 캐패시터를 패터닝하면서도, 이웃한 캐패시터 형성용 절연막이 손실되지 않아 신뢰성있는 캐패시터를 제조할 수 있는 강유전체 캐패시터 제조방법을 제공함을 목적으로 한다.
상기의 과제를 해결하기 위해 본 발명은 기판상에 캐패시터 형성용 절연막을 형성하는 단계; 상기 캐패시터 형성용 절연막 상에 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 하여, 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 형성용 홀 패턴을 따라 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및 상기 하부전극용 도전막, 상기 유전체 박막, 상부전극용 도전막을 패터닝하여 하부전극/ 유전체박막/ 상부전극으로 적층된 캐패시터를 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 제1 실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.
본 실시예에 따른 캐패시터 제조방법은 도3a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 이어서 콘택플러그(33)의 상단을 일정부분 리세스시켜고, 리세스시킨 영역에 베리어 메탈(34)을 형성한다.
이어서 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 절연막(35)을 형성한다. 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 캐패시터 형성용 절연막(35)의 상부에 캐패시터 형성용 홀(X)을 위한 하드마스크 패턴(36)를 형성한다. 여기서 하드마스크 패턴(36)은 TiN, TiAlN 또는 TaN을 사용하며, 그 두께는 100 ~ 1000Å범위로 한다.
이어서, 하드마스크 패턴(36)를 식각마스크로 사용하여 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 콘택플러그(33) 상단이 노출되는 캐패시터 형성용 홀(X)을 형성한다.
이어서 도3b에 도시된 바와 같이, 캐패시터 형성용 홀(X)의 내부표면을 따라서 하부전극용 도전막(37), 유전체 박막(38), 상부전극용 도전막(39)을 형성한다. 여기서 상, 하부전극용 도전막(37,39)와 유전체 박막(38)은 화학기상증착법 또는 원자층증착법을 이용하여 형성한다.
또한, 상,하부전극용 도전막(37,39)은 폴리실리콘막, 텅스텐막(W) 또는 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. 이어서 유전체 박막(38)의 특성향상을 위한 열처리공정을 진행한다.
또한, 유전체박막으로는 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다. 또한, Ta2O5, Al2O3, HfO2, SrTiO 3, BST등의 고유전체 물질을 사용할 수도 있다.
이어서 도3c에 도시된 바와 같이, 하부전극용 도전막(37), 유전체 박막(38), 상부전극용 도전막(39)을 패터닝하여 하부전극(40), 패터닝된 유전체 박막(41), 상부전극(42)을 형성한다. 이어서 유전체 박막(38)의 특성향상을 위한 후속 열공정을 진행한다. 여기서 도시되지는 않았지만 하부전극(40)과 하부층인 층간절연막과의 접착특성 향상을 위한 접착층을 형성하는데, 접착층으로는 금속산화막을 사용하고, 그 두께는 1~25Å의 범위로 한다.
이 때 하부전극용 도전막(37), 유전체 박막(38), 상부전극용 도전막(39)을 하나의 공정으로 패터닝할 때에 하드마스크 패턴(36)이 캐패시터 형성용 절연막(35)의 상단에 형성되어 식각 마스크로 작용하기 때문에, 종래기술과는 달리 캐패시터 형성용 절연막(35)의 상단부분에 손실이 생기지 않는다. 즉, 종래기술에서 설명한 것과 같은 스파이크 현상이 생기지 않는다.
하나의 공정으로 하부전극용 도전막(37), 유전체 박막(38), 상부전극용 도전막(39)을 하나의 공정으로 패터닝할 때에 하드마스크 패턴(36)이 있기 때문에 스파이크 현상이 생기지 않게 되고, 이로 인해, 전도성 폴리머가 거의 발생하지 않으며, 발생하더라도 스파이크로 들어가지 않게 되어 쉽게 제거할 수 있다. 또한 이 때 생긴 전도성폴리머는 후속 하드마스크 패턴(36) 제거시 쉽게 제거될 수 있다.
또한 하드마스크 패턴(36)으로 인해 유전체 박막의 특성향상을 위한 열공정시 베리어메탈의 산화를 방지할 수 있다. 또한, 유전체 박막을 형성할 때 기판의 불균형일성에 오는 불량을 방지할 수 있다.
이어서 도3d에 도시된 바와 같이, 하드마스크 패턴(36)을 습식식각공정을 이용하여 선택적으로 제거한다. 이 때 습식식각공정시 사용하는 용액으로는 1 ~ 50%범위의 황산용액, 질산용액, 인산용액, 암모니아수용액 또는 과산화수소수용액을 사용한다. 이어서 유전체 박막의 특성향상을 위한 회복 열처리 공정을 진행한다.
이어서 도3e에 도시된 바와 같이, 층간절연막(43)을 형성하고 캐패시터의 상부전극(42)이 노출되도록 층간절연막(43)을 선택적으로 제거하고, 제거된 영역에 도전성물질로 매립하여 배선층(44)을 형성한다. 층간절연막(43)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
도4를 참조하여 살펴보면, 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법은 제1 실시예에서와 같이 하부전극용 도전막, 유전체 박막, 상부전극용 도전막을 형성하는 공정을 진행한 다음, 처음에 상부전극용 도전막과 유전체 박막을 처음 식각하여 패터닝시켜 상부전극(42)과 패터닝된 유전체 박막(38')(a 참조)을 형성하고, 두번째 공정에서 남아있는 유전체 박막(38')과 하부전극용 도전막(37)을 패터닝하여 하부전극(40)과 패터닝된 유전체 박막(41')을 형성한다. 이후에 하드마스크 패턴(36)을 제거한다.(b 참조) 제2 실시예에서와 같이 두번에 나누어 패터닝하는 것은 상,하부전극간의 단락을 방지하기 위해서이다.
도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
도5를 참조하여 살펴보면, 제3 실시예에서 따른 반도체 장치의 캐패시터 제조방법은 제1 실시예에서와 같이 하부전극용 도전막, 유전체 박막, 상부전극용 도전막을 하나의 공정으로 패터닝하여 하부전극(40), 유전체 박막(41), 상부전극(42)으로 형성된 캐패시터를 형성한 다음(a 참조), 다시 상부전극(42)와 유전체 박막의 일부를 패터닝한다. 이어서 하드마스크 패턴(36)을 제거한다.(b 참조)
제3 실시예에서와 같이 두번에 나누어 패터닝하는 것은 상, 하부전극의 단락을 방지하기 위한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 캐패시터를 제조하게 되면, 캐패시터 형성용 절연막의 손실없이 콘케이브형의 캐패시터를 형성할 수 있다. 이로 인해 상,하부전극 및 유전체 박막을 패터닝한 후에 유전체 박막의 특성향상을 위한 열처리시에 하부구조인 베리어 메탈의 산화를 방지할 수 있다.
또한, 캐패시터 형성을 위해 셀영역에 과식각공정(상, 하부전극용 도전막 및 유전체 박막의 식각 공정시)을 종래보다 줄일수 있어 주변영역이 과도하게 식각되는 것을 방지할 수 있다.
또한 본 발명에 의한 캐패시터 제조방법에 의하면, 하부전극의 에치백 공정을 하지 않아도 되어 공정 단순화 효과를 기대할 수 있다.
도1a 내지 도1e는 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2c는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
34 : 베리어메탈
35 : 캐패시터 형성용 절연막
36 : 하드마스크 패턴
40 : 하부전극
41 : 유전체 박막
42 : 상부전극

Claims (13)

  1. 기판상에 캐패시터 형성용 절연막을 형성하는 단계;
    상기 캐패시터 형성용 절연막 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 하여, 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;
    상기 캐패시터 형성용 형성용 홀 패턴을 따라 하부전극용 도전막을 형성하는 단계;
    상기 하부전극용 도전막상에 유전체 박막을 형성하는 단계;
    상기 유전체 박막상에 상부전극용 도전막을 형성하는 단계; 및
    상기 하부전극용 도전막, 상기 유전체 박막, 상부전극용 도전막을 패터닝하여 하부전극/ 유전체박막/ 상부전극으로 적층된 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 패턴을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극용 도전막, 상기 유전체 박막, 상부전극용 도전막을 패터닝하여 캐패시터를 형성하는 단계는,
    제1 식각공정에서 상기 상부전극용 도전막과 상기 유전체 박막의 일정 두께까지 패터닝하는 제1 식각단계; 및
    제2 식각공정에서 상기 제1 식각공정에 패터닝된 상부전극용 도전막보다 양방향으로 일정부분 더 큰 폭으로 상기 제2 하부전극용 도전막과 상기 나머지 유전체 박막을 패터닝하는 제2 식각단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극용 도전막, 상기 유전체 박막, 상부전극용 도전막을 패터닝하여 캐패시터를 형성하는 단계는,
    제1 식각공정에서 상기 상부전극용 도전막과 상기 유전체 박막과 상기 하부전극용 도전막을 패터닝하는 제1 식각단계; 및
    제2 식각공정에서, 상기 제1 식각공정에서 상기 하부전극용 도전막보다 일정부부분 더 작은 폭으로 상기 상부전극용 도전막과 상기 유전체 박막의 일정두께까지 식각하는 제2 식각단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 유전체 박막은 강유전체 박막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 강유전체 박막은
    BLT, BTO, BNT, SBT, PZT 또는 PLZT중에서 적어도 하나를 선택하여 사용하는 것을 특징으로 반도체 장치의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 하드마스크 패턴은
    TiN막, TiAlN막 또는 TaN막중 선택된 하나를 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 하드마스크 패턴은
    100 ~ 1000Å의 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 상부전극용 도전막은
    백금막, 이리듐막, 루테늄막, 이리듐산화막 또는 루테늄산화막중 선택된 하나를 사용하거나 또는 이들의 조합을 적층하여 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 하부전극용 도전막은
    백금막, 이리듐막, 루테늄막, 이리듐산화막 또는 루테늄산화막중 선택된 하나를 사용하거나 또는 이들의 조합을 적층하여 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  11. 제 2 항에 있어서
    상기 하드마스크 패턴을 제거하는 공정은 습식식각공정을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 습식식각공정은
    1 ~ 50%범위의 황산용액, 질산용액, 인산용액, 암모니아수용액 또는 과산화수소수용액중 하나를 선택하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 유전체 박막의 특성 향상을 위한 열처리공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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KR20210016263A (ko) * 2019-07-31 2021-02-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 셀을 위한 집적 방법

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