KR20190001555A - Rram 성능 향상을 위한 전극 구조물 - Google Patents
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Abstract
본 개시는 산소 이동을 완화시키키고 이에 의해 유전체 데이터 저장 층의 근처 내에 산소를 유지함으로써 RRAM 신뢰성을 향상시키도록 구성된, 산소 장벽 구조물을 포함하는 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스, 및 관련된 형성 방법에 관한 것이다. 일부 실시예에서, RRAM 디바이스는 ILD 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극을 갖는다. 가변 저항을 갖는 유전체 데이터 저장 층은 하부 전극 위에 위치되고, 다층 상부 전극은 유전체 데이터 저장 층 위에 배치된다. 다층 상부 전극은 다층 상부 전극 내의 산소 이동을 완화시키도록 구성된 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층을 갖는다. 상부 전극 내에 산소 장벽 구조물을 포함함으로써, 산소가 유전체 데이터 저장 층에 가깝게 유지되기 때문에 RRAM 디바이스의 신뢰성이 향상된다.
Description
본 출원은 2017년 6월 26일자로 출원된 미국 가출원 번호 제62/524,720호의 우선권을 주장하며, 이에 의해 그 내용은 그 전체가 참고로 포함된다.
많은 현대의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비-휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급되는 동안 데이터를 저장하는 반면, 비-휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM)는 간단한 구조와 CMOS 로직 제조 공정과의 호환성으로 인해 차세대 비-휘발성 메모리 기술의 하나의 유력한 후보이다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 신뢰성을 향상시키도록 구성된 산소 장벽 구조물을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 일부 실시 예의 단면도를 도시한다.
도 2는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스의 일부 실시 예의 단면도를 도시한다.
도 3a-3b는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스의 일부 실시 예의 단면도를 도시한다.
도 4는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스의 몇몇 추가 실시 예의 단면도를 도시한다.
도 5는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 집적 칩의 일부 실시 예의 단면도를 도시한다.
도 6-15는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스를 형성하는 방법을 도시하는 단면도의 일부 실시 예를 도시한다.
도 16은 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스를 형성하는 방법의 몇몇 대안적인 실시 예의 흐름도를 예시한다.
도 1은 신뢰성을 향상시키도록 구성된 산소 장벽 구조물을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 일부 실시 예의 단면도를 도시한다.
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도 5는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 집적 칩의 일부 실시 예의 단면도를 도시한다.
도 6-15는 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스를 형성하는 방법을 도시하는 단면도의 일부 실시 예를 도시한다.
도 16은 산소 장벽 구조물을 포함하는 다층 상부 전극을 갖는 RRAM 디바이스를 형성하는 방법의 몇몇 대안적인 실시 예의 흐름도를 예시한다.
다음의 개시는 제공된 주제(subject matter)의 상이한 피처를 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배치의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위의(over) 또는 제2 피처 상의(on) 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 추가 피처가 제1 피처 및 제2 피처 사이에 형성될 수 있어서, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "아래쪽(lower)", "위에(above)" "위쪽(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 본 명세서에서 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 유사한 기술어(descriptor)는 유사하게 해석될 수 있다.
RRAM 디바이스는 가변 저항을 갖는 유전체 데이터 저장 층에 의해 상부의 상부 전극으로부터 분리된 하부 전극을 갖는다. RRAM 디바이스는 유전체 데이터 저장 층의 저항 상태에 기초하여 데이터를 저장하도록 구성된다. 예를 들어, 유전체 데이터 저장 층은 제1 데이터 상태(예를 들면, '0')와 관련된 높은 저항 상태 또는 제2 데이터 상태(예를 들어, '1')와 관련된 낮은 저항 상태를 가질 수 있다.
RRAM 디바이스의 동작 중에, 바이어스 전압이 하부 전극 및 상부 전극에 인가되어 유전체 데이터 저장 층의 저항 상태를 가역적으로 변화시킨다. 바이어스 전압은 전극과 유전체 데이터 저장 층 사이의 산소 이동을 제어함으로써 유전체 데이터 저장 층의 저항 상태를 변화시켜서, 유전체 데이터 저장 층을 통해 연장되는 도전성 필라멘트를 형성하거나 파괴한다. 예를 들어, 바이어스 전압의 제1 세트는 유전체 데이터 저장 층을 가로 질러 형성되어 낮은 저항 상태를 달성하도록 도전성 경로/필라멘트(예를 들어, 산소 공극(oxygen vacancy)의 체인)를 유도할 수 있는 반면, 바이어스 전압의 제2 세트는 높은 저항 상태를 달성하도록 유전체 데이터 저장 층 내에 도전성 경로/필라멘트를 파괴할 수 있다.
낮은 저항 상태를 달성하기 위해 도전성 필라멘트를 형성하는 경우, 바이어스 전압은 유전체 데이터 저장 층으로부터의 산소가 상부 전극 내 및/또는 상부 층(overlying layer) 내에서 깊은 곳으로 이동하게 할 수 있음이 인식되었다. 그러나, 산소가 유전체 데이터 저장 층으로부터 멀리 이동하면, 유전체 데이터 저장 층으로 산소를 다시 끌어 당겨, 후에 도전성 필라멘트를 파괴하는 것이 어려울 수 있다. RRAM 디바이스가 많은 사이클에 걸쳐 작동됨에 따라, 상부 전극 및/또는 상부 층 내의 깊은 곳으로 이동된 산소의 양은 증가하고, 결국 RRAM 고장으로 이어진다.
본 개시는 유전체 데이터 저장 층의 근처(close proximity) 내에 산소를 유지함으로써 RRAM 신뢰성을 향상시키도록 구성된 산소 장벽 구조물을 포함하는 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스 및 관련된 형성 방법에 관한 것이다. 일부 실시 예에서, RRAM 디바이스는 아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극을 포함한다. 가변 저항을 갖는 유전체 데이터 저장 층은 하부 전극 위에 위치되고, 다층 상부 전극은 유전체 데이터 저장 층 위에 배치된다. 다층 상부 전극은 다층 상부 전극 내의 산소 이동을 완화시키도록 구성된 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층을 포함한다. 다층 상부 전극 내의 산소의 이동을 완화시킴으로써, 산소가 유전체 정보 저장 층에 가깝게 유지될 수 있고, RRAM 디바이스의 신뢰성이 향상될 수 있다.
도 1은 신뢰성을 향상시키도록 구성된 산소 장벽 구조물을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 포함하는 집적 칩(100)의 일부 실시 예의 단면도를 도시한다.
집적 칩(100)은 기판(102) 위에 배치된 층간 유전체(ILD) 구조물(104)로 둘러싸인 RRAM 디바이스(101)를 포함한다. RRAM 디바이스(101)는 하부 전극(108), 유전체 데이터 저장 층(110), 다층 상부 전극(112)을 포함한다. 하부 전극(108)은 하나 이상의 아래쪽 상호 접속 층(106)(예를 들어, 금속 비아 및/또는 금속 와이어)에 의해 기판(102)으로부터 분리된다. 유전체 데이터 저장 층(110)은 하부 전극(108) 위에 배치되고, 다층 상부 전극(112)은 유전체 데이터 저장 층(110)과 위쪽(upper) 상호 접속 층(120)(예를 들어, 금속 비아 및/또는 금속 와이어) 사이에 배치된다.
유전체 데이터 저장 층(110)은 제1 데이터 상태(예를 들어, '0')와 관련된 높은 저항 상태와 제2 데이터 상태(예를 들어, '1')와 관련된 낮은 저항 상태 사이에서 가역적인 변화를 겪음으로써 데이터 상태를 저장하도록 구성된다. 예를 들어, 유전체 데이터 저장 층(110) 내에서 낮은 저항 상태를 달성하기 위해, 바이어스 조건들의 제1 세트가 하부 전극(108) 및 다층 상부 전극(112)에 인가될 수 있다. 바이어스 조건들의 제1 세트는 유전체 데이터 저장 층(110)으로부터 다층 상부 전극(112)으로 산소를 유도(drive)함으로써, 유전체 데이터 저장 층(110)에 걸쳐 산소 공극의 도전성 필라멘트를 형성한다. 대안적으로, 유전체 데이터 저장 층(110) 내에 높은 저항 상태를 달성하기 위하여 제2 세트의 바이어스 조건이 하부 전극(108) 및 다층 상부 전극(112)에 인가될 수 있다. 제2 세트의 바이어스 조건은 다층 상부 전극(112)으로부터 유전체 데이터 저장 층(110)으로 산소를 유도함으로써, 도전성 필라멘트를 파괴한다.
다층 상부 전극(112)은 하나 이상의 산소 장벽 층을 포함하는 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층을 포함한다. 산소 장벽 구조물은 산소(예를 들어, 산소 이온)의 이동을 완화시킴으로써 RRAM 디바이스(101)의 신뢰성을 향상시키고 이에 의해 유전체 데이터 저장 층(110)의 근처 내에 큰 산소 농도(예를 들어, 산소 이온)를 유지하도록 구성된다. 유전체 데이터 저장 층(110)의 근처 내에 산소 농도를 높게 유지함으로써. 유전체 데이터 저장 층(110)으로 산소를 쉽게 끌어 당겨 높은 저항 상태를 얻을 수 있다.
예를 들어, 일부 실시 예에서, 다층 상부 전극(112)은 아래쪽 상부 전극 층(114), 산소 장벽 구조물(116) 및 위쪽 상부 전극 층(118)을 포함할 수 있다. 아래쪽 상부 전극 층(114)은 아래쪽 상부 전극 층(114)으로부터 위쪽 상부 전극 층(118)으로의 산소의 이동을 완화시키도록 구성된 산소 장벽 구조물(116)에 의해 위쪽 상부 전극 층(118)으로부터 분리된다. 아래쪽 상부 전극 층(114)으로부터 위쪽 상부 전극 층(118)으로의 산소의 이동을 완화시키기 위하여 산소 장벽 구조물(116)을 사용함으로써, (예를 들어, RRAM 디바이스(101)에 낮은 저항 상태를 기록할 때) 유전체 데이터 저장 층(110)으로부터 유도되는 산소가 유전체 데이터 저장 층(110)에 가까이 유지된다. 이는 (예를 들어, RRAM 디바이스(101)에 높은 저항 상태를 기록할 때) 산소가 유전체 데이터 저장 층(110)으로 더 용이하게 되돌아가도록 하여, 이에 의해 데이터 상태들 간의 스위칭의 신뢰성을 향상시킨다.
도 2는 신뢰성을 향상시키도록 구성된 산소 장벽 구조물을 포함하는 상부 전극을 갖는 RRAM 디바이스를 포함하는 집적 칩(200)의 일부 실시 예의 단면도를 도시한다.
집적 칩(200)은 아래쪽 상호 접속 층(202) 위에 배치된 RRAM 디바이스(201)를 포함한다. 아래쪽 상호 접속 층(202)은 아래쪽 층간 유전체(ILD) 층(204)에 의해 둘러싸여 있다. 일부 실시 예에서, 아래쪽 상호 접속 층(202)은 RRAM 디바이스(201)와 하부 기판(102) 사이에 배치된 복수의 상호 접속 층들(예를 들어, 금속 와이어들, 비아들 등) 중 하나를 포함할 수 있다. 아래쪽 상호 접속 층(202)은 예를 들어, 구리, 알루미늄 및/또는 텅스텐과 같은 도전성 금속을 포함할 수 있다. 아래쪽 유전체 층(210)은 아래쪽 상호 접속 층(202)의 대향 측면 위에 위치된다. 아래쪽 유전체 층(210)은 아래쪽 유전체 층(210)을 통해 아래쪽 상호 접속 층(202)까지 연장되는 캐비티(cavity)(211)를 형성한다.
RRAM 디바이스(201)는 하부 전극(108), 가변 저항을 갖는 유전체 데이터 저장 층(212), 및 다층 상부 전극(112)을 포함한다. 하부 전극(108)은 캐비티(211) 내에 그리고 아래쪽 유전체 층(210) 위에 배치된다. 일부 실시 예에서, 하부 전극(108)은 제1 하부 전극 층(206) 및 제2 하부 전극 층(208)을 포함할 수 있다. 제1 하부 전극 층(206)은 캐비티(211)를 통해 연장되어 아래쪽 상호 접속 층(202)에 접촉하는 돌출부(protrusion)를 갖는 비-평면 아래쪽 표면을 포함한다. 일부 실시 예에서, 제1 하부 전극 층(206)은 확산 장벽 층을 포함할 수 있다. 제2 하부 전극 층(208)은 제1 하부 전극 층(206) 위에 배치된다. 일부 실시 예에서, 제1 하부 전극 층(206)은 질화 탄탈륨(TaN)을 포함할 수 있는 반면, 제2 하부 전극 층(208)은 질화 티타늄(TiN)을 포함할 수 있다.
유전체 데이터 저장 층(212)은 하부 전극(108) 위에 위치된다. 일부 실시 예에서, 유전체 데이터 저장 층(212)은 하부 전극(108)과 직접 접촉할 수 있다. 유전체 데이터 저장 층(212)은 가변 저항을 갖는 하이(high)-k 유전체 물질을 포함한다. 다양한 실시 예에서, 유전체 데이터 저장 층(212)은 하프늄 산화물(HfOx), 니켈 산화물(NiOX), 탄탈륨 산화물(TayOX), 티타늄 산화물(TiOX), 텅스텐 산화물(WOX), 지르코늄 산화물(ZrOX) 및/또는 다른 유사한 물질을 포함할 수 있다.
다층 상부 전극(112)은 유전체 데이터 저장 층(212) 위에 위치된다. 다층 상부 전극(112)은 아래쪽 상부 전극 층(114), 아래쪽 상부 전극 층(114) 위에 배치된 산소 장벽 구조물(116), 및 산소 장벽 구조물(116) 위에 배치된 위쪽 상부 전극 층(118)을 포함한다. 산소 장벽 구조물(116)은 RRAM 디바이스(102)의 작동 중에 다층 상부 전극(112)을 통과하는 산소(예를 들어, 산소 이온)의 이동을 완화시키도록 구성된다. 예를 들어, 산소 장벽 구조물(116)은 아래쪽 상부 전극 층(114)이 위쪽 상부 전극 층(118)보다 더 큰 산소 농도를 갖도록 제공할 수 있다. 일부 실시 예에서, 산소 장벽 구조물(116)은 아래쪽 상부 전극 층(114)의 하부로부터 상부 전극 층(114)으로 증가하는(예를 들어, 단조롭게 증가하는) 다층 상부 전극(112) 내에 경사진(gradient) 산소 농도 프로파일의 형성을 초래할 수 있다. 일부 실시 예에서, 산소 장벽 구조물(116)은 아래쪽 상부 전극 층(114)의 위쪽 표면과 접촉하는 아래쪽 표면과 위쪽 상부 전극 층(118)의 하부 표면과 접촉하는 위쪽 표면 사이에서 연속적으로 연장된다.
일부 실시 예에서, 아래쪽 상부 전극 층(114)은 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속을 포함할 수 있다. 산소 장벽 구조물(116)은 하나 이상의 금속 산화물 및/또는 금속 산질화물 층을 포함한다. 일부 실시 예에서, 금속 산화물 및/또는 금속 산질화물 층은 티타늄 산화물(TiO), 탄탈륨 산화물(TaO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산질화물(TiON), 탄탈륨 산질화물(TaON), 및 산화 인듐 주석(ITO) 중 하나 이상을 포함할 수 있다. 위쪽 상부 전극 층(118)은 질화 티타늄(TiN) 또는 질화 탄탈륨(TaN)과 같은 금속 질화물을 포함한다.
일부 실시 예에서, 아래쪽 상부 전극 층(114) 및 산소 장벽 구조물(116)은 동일한 금속을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 아래쪽 상부 전극 층(114)은 티타늄을 포함할 수 있고, 산소 장벽 구조물(116)은 티타늄 산화물 또는 티타늄 산질화물을 포함할 수 있다. 다른 실시 예에서, 아래쪽 상부 전극 층(114) 및 산소 장벽 구조물(116)은 상이한 금속을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 아래쪽 상부 전극 층(114)은 티타늄을 포함할 수 있고, 산소 장벽 구조물(116)은 하프늄 산화물을 포함할 수 있다. 다양한 실시 예에서, 위쪽 상부 전극 층(118)은 아래쪽 상부 전극 층(114)과 동일한 금속 또는 아래쪽 상부 전극 층(114)과 상이한 금속을 포함할 수 있다.
마스킹 층(214)은 다층 상부 전극(112) 위에 배치될 수 있다. 일부 실시 예에서, 마스킹 층(214)은 실리콘 산질화물(SiON) 하드 마스크 층, 실리콘 이산화물(SiO2) 하드 마스크 층, 또는 PE-SiN 하드 마스크를 포함할 수 있다. 일부 실시 예들에서, 측벽 스페이서들(216)은 다층 상부 전극(112) 및 마스킹 층(214)의 대향 측면들 상에 배치된다. 위쪽 ILD 층(220)은 다층 상부 전극(112) 상에 배치된 위쪽 상호 접속 층(221)을 둘러싸는 위치에서 마스킹 층(214) 위에 배치된다. 위쪽 상호 접속 층(221)은 마스킹 층(214)을 통해 다층 상부 전극(112)으로부터 위쪽 금속 와이어(224)까지 연장되는 위쪽 금속 비아(222)를 포함한다.
일부 실시 예에서, 위쪽 유전체 층(218)은 RRAM 디바이스(201) 위에 배치된다. 위쪽 유전체 층(218)은 마스킹 층(214)의 상부 표면과 접하는 제1 위치로부터 아래쪽 유전체 층(210)의 위쪽 표면에 접하는 제2 위치까지 연속적으로 연장된다. 위쪽 유전체 층(218)은 RRAM 디바이스(201)를 위쪽 ILD 층(220)으로부터 분리한다. 일부 실시 예에서, 위쪽 유전체 층(218)은 예를 들어 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 3a-3b는 산소의 이동을 완화시키도록 구성된 산소 장벽 구조물을 포함하는 상부 전극을 갖는 RRAM 디바이스를 포함하는 집적 칩의 일부 실시 예를 도시한다.
도 3a의 단면도(300)에 도시된 바와 같이, RRAM 디바이스(201)가 낮은 저항 상태에 있을 때, 도전성 필라멘트(302)는 유전체 데이터 저장 층(212)을 통해 연장되고, 산소 이온(304)(예를 들어, O2- 이온)은 아래쪽 상부 전극 층에 존재한다. 아래쪽 상부 전극 층(114) 내에서, 산소 이온(304)은 (예를 들어, 자유 전자의 이동으로) 자유롭게 이동할 수 있다. 그러나, 산소 이온(304)은 그것이 절연체이기 때문에 산소 장벽 구조물(116) 내에서 자유롭게 움직일 수 없다. 따라서, 도전성 필라멘트(302)의 형성 동안, 산소 장벽 구조물(116)은 아래쪽 상부 전극 층(114) 내의 산소 이온(304)의 농도를 산소 장벽 구조물(116) 내에서 보다 더 높게 유지하도록, 유전체 데이터 저장 층(212)으로부터 멀리 산소 이온(304)이 이동하는 것을 완화시킨다.
도 3b는 다층 상부 전극 위의 위치(x-축)의 함수로서 산소 이온 농도(y-축)를 도시하는 그래프(306)를 도시한다. 그래프(306)에 도시된 바와 같이, 아래쪽 상부 전극 층 내의 산소 이온 농도는 위쪽 상부 전극 층(118) 내의 산소 이온 농도보다 크다. 이는 산소 이온(도 3a의 304)이 산소 장벽 구조물(116)에 의해 위쪽 상부 전극 층(118)으로 이동되는 것이 방지되기 때문이다.
도 4는 산소의 이동을 완화시키도록 구성된 산소 장벽 구조물을 포함하는 상부 전극을 갖는 RRAM 디바이스를 포함하는 집적 칩(400)의 일부 추가 실시 예의 단면도를 도시한다.
집적 칩(400)은 다층 상부 전극(112)을 갖는 RRAM 디바이스(401)를 포함한다. 다층 상부 전극(112)은 아래쪽 상부 전극 층(114), 산소 장벽 구조물(404) 및 위쪽 상부 전극 층(118)을 포함한다. 산소 장벽 구조물(404)은 아래쪽 상부 전극 층(114) 위에 배치된 복수의 산소 장벽 층(404a-404c)을 포함한다. 복수의 산소 장벽 층(404a-404c)은 금속 산화물 및/또는 금속 산질화물을 포함한다. 일부 실시 예에서, 복수의 산소 장벽 층(404a-404c)은 둘 이상의 상이한 금속 산화물 및/또는 금속 산질화물을 포함할 수 있다. 예를 들어, 제1 산소 장벽 층(404a)은 질화 티타늄을 포함할 수 있고, 제2 산소 장벽 층(404b)은 하프늄 산질화물을 포함할 수 있다. 일부 실시 예에서, 제1 산소 장벽 층(404a)은 아래쪽 상부 전극 층(114)에 직접 접촉하는 자연 산화물 층(native oxide layer)(예를 들어, 티타늄을 포함하는 아래쪽 상부 전극 층(114) 상에 직접 배치된 티타늄 산화물 층)을 포함할 수 있다.
일부 실시 예에서, 캡핑 층(402)은 유전체 데이터 저장 층(212)과 산소 장벽 구조물(404) 사이에 배치될 수 있다. 캡핑 층(402)은 유전체 데이터 저장 층(212) 내의 저항 변화를 용이하게 할 수 있는 산소를 저장하도록 구성된다. 일부 실시 예에서, 캡핑 층(402)은 산소 농도가 비교적 낮은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 캡핑 층(402)은 티타늄(Ti), 하프늄(Hf), 백금(Pt) 및/또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 다른 실시 예에서, 캡핑 층(402)은 티타늄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 게르마늄 산화물(GeO), 세슘 산화물(CeO)과 같은 금속 산화물을 포함할 수 있다.
도 5는 산소 이동을 차단하도록 구성된 산소 장벽 구조물을 포함하는 상부 전극을 갖는 RRAM 디바이스를 포함하는 집적 칩(500)의 일부 실시 예의 단면도를 도시한다.
집적 칩(500)은 반도체 기판(502) 내에 배치된 웰 영역(504)을 포함한다. 트랜지스터(503)는 웰 영역(504) 내에 배치된다. 트랜지스터(503)는 채널 영역(505)에 의해 드레인 영역(506d)으로부터 분리된 소스 영역(506s)을 포함한다. 게이트 구조물(508)은 채널 영역(505) 위에 배치된다. 게이트 구조물(508)은 게이트 유전체 층(510)에 의해 채널 영역(505)으로부터 분리된 게이트 전극(512)을 포함한다. 일부 실시 예에서, 트랜지스터(503)는 반도체 기판(502) 내에 분리 영역(isolation region)(514)(예를 들어, 얕은 트렌치 분리 영역들) 사이에 배치될 수 있다.
제1 ILD 구조물(518)은 반도체 기판(502) 위에 배치된다. 일부 실시예에서, 제1 ILD 구조물(518)은 산화물, 로우(low)-k 유전체 또는 울트라 로우-k 유전체의 하나 이상의 층을 포함할 수 있다. 컨택(516a), 금속 와이어 층(516b) 및 금속 비아 층(516c)을 포함하는 복수의 상호 접속 층은 제1 ILD 구조물(518)에 의해 둘러싸여 있다. 일부 실시 예에서, 복수의 컨택(516a), 금속 와이어 층(516b) 및 금속 비아 층(516c)은 구리, 텅스텐 및/또는 알루미늄을 포함할 수 있다. 금속 와이어 층(516b)은 소스 영역(506s)에 전기적으로 결합된 제1 상호 접속 와이어를 포함하는 소스-라인(source-line, SL)을 포함한다. 일부 실시예에서, 소스-라인(SL)은 컨택, 제1 금속 와이어 층 및 제1 금속 비아 층을 통해 소스 영역(506s)에 연결된 제2 금속 와이어 층에 배치될 수 있다. 금속 와이어 층(516b)은 게이트 전극(512)에 전기적으로 결합된 제2 상호 접속 와이어를 포함하는 워드-라인(word-line, WL)을 더 포함한다. 일부 실시예에서, 워드-라인(WL)은 컨택에 의해 게이트 전극(512)에 연결된 제1 금속 와이어 층에 배치될 수 있다.
RRAM 디바이스(520)는 제1 ILD 구조물(518) 위에 배치된다. RRAM 디바이스(520)는 아래쪽 유전체 층(210)에 의해 제1 ILD 구조물(518)로부터 수직으로 분리된 하부 전극(108)을 포함한다. 하부 전극(108)은 복수의 상호 접속 층에 의해 드레인 영역(506d)에 직접 연결된다. RRAM 디바이스(520)는 하부 전극(108) 위에 위치된 유전체 데이터 저장 층(212), 및 유전체 데이터 저장 층(212) 위에 배치된 다층 상부 전극(112)을 더 포함한다. 다층 상부 전극(112)은 아래쪽 상부 전극 층(114), 산소 장벽 구조물(116) 및 위쪽 상부 전극 층(118)을 포함한다. 일부 실시 예에서, 마스킹 층(214)은 다층 상부 전극(112) 상에 배치될 수 있다. 위쪽 유전체 층(218)은 마스킹 층(214)의 상부와 접하는 위치로부터 아래쪽 유전체 층(210)의 위쪽 표면에 접하는 위치들까지 연속적으로 연장된다. 위쪽 유전체 층(218)은 RRAM 디바이스(201)를 위쪽 금속 비아(222) 및 위쪽 금속 와이어(224)를 둘러싸는 제2 ILD 층(220)으로부터 분리한다.
도 6-15는 산소의 이동을 완화시키도록 구성된 산소 장벽 구조물을 갖는 RRAM 디바이스를 형성하는 방법을 도시하는 단면도의 일부 실시 예를 도시한다. 도 6-15가 방법과 관련하여 설명되었지만, 도 6-15에 개시된 구조물은 그러한 방법에 국한되지 않고, 대신 그 방법과 독립적인 구조물로서 단독으로 있을 수 있다는 것을 이해할 것이다.
도 6의 단면도(600)에 도시된 바와 같이, 아래쪽 상호 접속 층(202)은 기판(102) 위의 아래쪽 ILD 층(204) 내에 형성된다. 기판(102)은 임의의 유형의 반도체 및/또는 에피택셜 층뿐만 아니라, 반도체 웨이퍼 및/또는 그와 관련된 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 본체(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 일부 실시 예에서, 아래쪽 상호 접속 층(202)은 아래쪽 ILD 층(204) 내에 개구를 정의하기 위하여 아래쪽 ILD 층(204)(예를 들어, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체)을 선택적으로 에칭함으로써 형성될 수 있다. 그 후 금속(예를 들어, 구리, 알루미늄 등)이 증착되어 개구를 채우고, 여분의 금속을 제거하기 위해 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정)이 수행된다.
아래쪽 유전체 층(602)이 아래쪽 상호 접속 층(202) 및 아래쪽 ILD 층(204) 상에 형성된다. 일부 실시 예에서, 아래쪽 유전체 층(602)은 실리콘-질화물(SiN), 실리콘-카바이드(SiC) 또는 유사한 복합 유전체 막을 포함할 수 있다. 일부 실시 예에서, 아래쪽 유전체 층(602)은 증착 기술(예를 들어, PVD(physical vapor deposition), CVD(chemical vapor deposition), PE-CVD, ALD, 스퍼터링 등)에 의해 약 200 옹스트롬 내지 약 300 옹스트롬의 범위의 두께까지 형성될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 제1 마스킹 층(702)은 아래쪽 유전체 층(도 6의 602) 위에 형성된다. 그 후, 아래쪽 유전체 층(도 6의 602)은 제1 마스킹 층(702)에 의해 덮히지 않은 영역에서 에천트(704)(예를 들어, 건식 에천트)에 선택적으로 노출된다. 에천트(704)는 아래쪽 유전체 층(210) 내에 개구(706)를 정의하고, 이는 아래쪽 유전체 층(210)을 통해 아래쪽 상호 접속 층(202)까지 연장된다.
도 8의 단면도(800)에 도시된 바와 같이, 하부 전극 구조물(801)이 아래쪽 상호 접속 층(202) 및 아래쪽 유전체 층(210) 위에 형성된다. 일부 실시 예에서, 하부 전극 구조물(801)은 제1 하부 전극 막(802)을 형성하고, 이어서 제1 하부 전극 막(802) 위에 제2 하부 전극 막(804)을 형성함으로써 형성된다.
제1 하부 전극 막(802)은 개구(706) 내에서부터 아래쪽 유전체 층(210)을 덮는 위치까지 연장된다. 일부 실시 예에서, 제1 하부 전극 막(802)은 예를 들어, 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 이어서, 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정)이 수행될 수 있다. 일부 실시예에서, 평탄화 공정은 아래쪽 유전체 층(210) 위에 약 100 옹스트롬 내지 약 300 옹스트롬의 범위의 두께를 갖는 제1 하부 전극 막(802)을 초래한다. 제2 하부 전극 막(804)은 제1 하부 전극 막(802) 위에 형성된다. 일부 실시예에서, 제2 하부 전극 막(804)은 탄탈륨(Ta) 또는 티타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 제2 하부 전극 막(804)은 약 100 옹스트롬 내지 약 200 옹스트롬의 범위의 두께로 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 유전체 데이터 저장 막(902)은 하부 전극 구조물(801) 위에 형성된다. 일부 실시 예에서, 유전체 데이터 저장 막(902)은 가변 저항을 갖는 하이-k 유전체 물질을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 유전체 데이터 저장 막(902)은 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 알루미늄 산화물(AlOX), 니켈 산화물(NiOX), 탄탈륨 산화물(TaOX) 또는 티타늄 산화물(TiOX)를 포함할 수 있다. 일부 실시 예에서, 유전체 데이터 저장 막(902)은 약 25 옹스트롬 내지 약 75 옹스트롬의 범위의 두께로 형성될 수 있다.
도 10a의 단면도(1000)에 도시된 바와 같이, 아래쪽 상부 전극 막(1002)이 유전체 데이터 저장 막(902) 위에 형성된다. 일부 실시 예에서, 아래쪽 상부 전극 막(1002)은 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속을 포함할 수 있다. 일부 실시 예에서, 아래쪽 상부 전극 막(1002)은 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 형성될 수 있다. 아래쪽 상부 전극 막(1002)은 제1 두께(t1)를 갖는다. 일부 실시 예에서, 제1 두께(t1)는 약 50 옹스트롬 내지 약 150 옹스트롬의 범위일 수 있다.
도 10b의 단면도(1004)에 도시된 바와 같이, 하나 이상의 산소 장벽 막(1006)이 아래쪽 상부 전극 막(1002) 상에 형성된다. 다양한 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 금속 산화물 및/또는 금속 산질화물 막을 포함할 수 있다. 예를 들어, 다양한 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 티타늄 산화물(TiO), 탄탈륨 산화물(TaO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산질화물(TiON), 탄탈륨 산질화물(TaON), 및 인듐 주석 산화물(ITO) 중 하나 이상을 포함할 수 있다.
일부 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 아래쪽 상부 전극 막(1002)과 동일한 금속을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 아래쪽 상부 전극 막(1002)은 티타늄을 포함할 수 있고, 하나 이상의 산소 장벽 막(1006)은 티타늄 산화물 및/또는 티타늄 산질화물을 포함할 수 있다. 다른 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 아래쪽 상부 전극 막(1002)과 상이한 금속을 포함할 수 있다. 일부 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 약 5 옹스트롬 및 약 150 옹스트롬 범위에 있는 누적 두께를 가질 수 있다. 다른 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 약 50 옹스트롬 내지 약 150 옹스트롬의 범위에 있는 누적 두께를 가질 수 있다. 누적 두께가 5 옹스트롬보다 크면, 하나 이상의 산소 장벽 막(1006)이 유전체 데이터 저장 막(902)으로부터 산소 이동을 완화시킬 수 있다. 또한, 누적 두께가 150 옹스트롬 미만이면, 산소가 메모리 디바이스의 동작 동안 유전체 데이터 저장 막(902)의 근처 내에 유지될 수 있다.
하나 이상의 산소 장벽 막(1006)의 형성 후에, 위쪽 상부 전극 막(1008)이 하나 이상의 산소 장벽 막(1006) 상에 형성된다. 다양한 실시 예에서, 위쪽 상부 전극 막(1008)은 금속 질화물(예를 들어, 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)) 또는 금속(예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta))을 포함할 수 있다. 일부 실시 예에서, 위쪽 상부 전극 막(1008)은 아래쪽 상부 전극 막(1002)의 두께보다 큰 두께까지 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 증착될 수 있다.
일부 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 형성될 수 있다. 그러한 실시 예에서, 하나 이상의 산소 장벽 막(1006)의 형성은 실질적으로 아래쪽 상부 전극 막(1002)의 두께를 감소시키지 않는다(즉, 제2 두께(t2)는 제1 두께(t1)의 5nm 이하의 두께를 갖는다). 일부 실시 예에서, 아래쪽 상부 전극 막(1002) 및 하나 이상의 산소 장벽 막(1006)은 (예를 들어, 프로세싱 챔버상의 진공을 파괴하지 않고) 인시츄 증착될 수 있다. 이러한 실시 예에서, 제1 두께(t1)는 제2 두께(t2)와 동일하다. 다른 실시 예에서, 아래쪽 상부 전극 막(1002) 및 하나 이상의 산소 장벽 막(1006)은 엑스시츄(ex-situ) 형성될 수 있다. 이러한 일부 실시 예에서, 하나 이상의 산소 장벽 막(1006)의 최하부 막은 아래쪽 상부 전극 막(1002) 상에 형성된 자연 산화물 및 자연 산화물 위에 놓인 추가적인 산소 장벽 막을 포함할 수 있다. 다양한 실시 예에서, 추가적인 산소 장벽 막은 자연 산화물과 동일하거나 상이한 금속을 포함할 수 있다.
다른 실시 예에서, 하나 이상의 산소 장벽 막(1006)은 플라즈마 산화 공정 및/또는 플라즈마 질화 공정에 의해 형성될 수 있다. 플라즈마 산화 공정은 산소 분자(예를 들어, O2 가스)로부터 플라즈마를 점화함으로써 형성된 산소 플라즈마에 아래쪽 상부 전극 막(1002)을 노출시킴으로써 금속 산화물을 포함하는 산소 장벽 막을 형성하는데 사용될 수 있다. 플라즈마 질화 공정은 질소 분자(예를 들어, N2 가스)로부터 플라즈마를 점화함으로써 형성된 질소 플라즈마에 아래쪽 상부 전극 막(1002) 상의 금속 산화물 막을 노출시킴으로써 금속 산질화물을 포함하는 산소 장벽 막을 형성하는데 사용될 수 있다. 일부 실시 예에서, 산소 및/또는 질소 플라즈마는 RF 전원 및 RF 안테나를 포함하는 플라즈마 생성 컴포넌트를 사용하여 형성될 수 있다. RF 전원은 RF 전원으로부터 RF 안테나를 통해 프로세싱 챔버 내의 가스로 에너지를 전달하는 설정 주파수(예를 들어, 13.56 MHz)로 동작하는 RF 신호를 생성하도록 구성된다. 충분한 전력이 가스에 전달되었을 때, 플라즈마가 점화된다.
플라즈마 산화 공정 및/또는 플라즈마 질화 공정에 의한 하나 이상의 산소 장벽 막(1006)의 형성은 아래쪽 상부 전극 막(1002)의 일부를 소비함으로써, 아래쪽 상부 전극 막(1002)의 두께를 제1 두께(t1)로부터 상기 제1 두께(t1)보다 작은 제2 두께(t2)로 감소시킨다. 결과로 나온 하나 이상의 산소 장벽 막(1006)은 하나 이상의 산소 장벽 막(1006) 중 가장 낮은 것과 아래쪽 상부 전극 막(1002) 사이의 계면을 따라 아래쪽 상부 전극 막(1002)과 동일한 금속(예를 들어, Ti 또는 Ta)을 포함한다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 패터닝 공정이 수행되어 다층 상부 전극(112)을 정의한다. 일부 실시 예에서, 제1 패터닝 공정은 위쪽 상부 전극 막(도 10a의 1008) 위에 마스킹 층(1104)을 형성하는 것을 포함한다. 다양한 실시 예에서, 마스킹 층(1104)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 실리콘 카바이드(SiC), 또는 유사한 물질을 포함할 수 있다. 그 다음, 기판은 위쪽 상부 전극 막(도 10a의 1008), 하나 이상의 산소 장벽 막(도 10a의 1006), 및 아래쪽 상부 전극 막(도 10a의 1002)의 마스킹되지 않은 부분들을 선택적으로 제거함으로써 다층 상부 전극(112)을 정의하도록 구성된 제1 에천트(1102)에 노출된다. 일부 실시 예에서, 제1 에천트(1102)는 건식 에천트를 포함할 수 있다.
일 실시 예에서, 제1 패터닝 공정은 마스킹 층(1104)의 두께를 감소시킬 수 있다. 예를 들어, 일부 실시 예에서, 제1 패터닝 공정은 마스킹 층의 두께를 약 70%와 약 85% 사이의 범위(예를 들어, 약 550 옹스트롬 내지 약 100 옹스트롬) 만큼 감소시킬 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 측벽 스페이서(216)는 다층 상부 전극(112)의 대향 측면 상에 형성될 수 있다. 일부 실시 예에서, 측벽 스페이서(216)는 스페이서 층을 유전체 데이터 저장 막(902), 다층 상부 전극(112) 및 마스킹 층(1104) 상에 증착함으로써 형성될 수 있다. 일부 실시 예에서, 스페이서 층은 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링)에 의해 약 400 옹스트롬 내지 약 600 옹스트롬의 범위의 두께까지 증착될 수 있다. 이어서, 스페이서 층이 에칭되어 수평 표면으로부터 스페이서 층을 제거하고, 측벽 스페이서(216)로서 스페이서 층을 다층 상부 전극(112)의 대향 측면을 따라 남긴다. 다양한 실시 예에서, 스페이서 층은 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(예를 들어, SiON) 또는 유사한 물질을 포함할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 유전체 데이터 저장 층(212) 및 하부 전극(108)을 정의하기 위해 제2 패터닝 공정이 수행된다. 일부 실시 예에서, 제2 패터닝 공정은 마스킹 층(1104) 및 측벽 스페이서(216)을 포함하는 마스크에 따라, 유전체 데이터 저장 막(도 12의 902), 제1 하부 전극 막(도 12의 802), 및 제2 하부 전극 막(도 12의 804)를 제2 에천트(1302)에 선택적으로 노출시킨다. 제2 에천트(1302)는 유전체 데이터 저장 막(도 12의 902), 제1 하부 전극 막(도 12의 802), 및 제2 하부 전극 막(도 12의 804)의 마스킹되지 않은 부분들을 제거함으로써 하부 전극(108) 및 유전체 데이터 저장 층(212)을 정의하도록 구성된다. 일부 실시 예에서, 제2 에천트(1302)는 건식 에천트를 포함할 수 있다.
일부 실시 예에서, 제2 패터닝 공정은 아래쪽 유전체 층(210)의 마스킹되지 않은 영역의 두께를 감소시킬 수 있다. 예를 들어, 일부 실시 예에서, 제2 패터닝 공정은 아래쪽 유전체 층(210)의 마스킹되지 않은 영역의 두께를 약 20% 내지 약 35% 범위(예를 들어, 약 270 옹스트롬 내지 약 220 옹스트롬)의 범위만큼 감소시킬 수 있다. 아래쪽 유전체 층(210)의 마스킹되지 않은 영역의 두께를 감소시키는 것은 아래쪽 유전체 층(210)이 하부 전극(108)의 외부보다 하부 전극(108) 아래에 더 큰 두께를 갖도록 한다.
도 14의 단면도(1400)에 도시된 바와 같이, 위쪽 유전체 층(1402)이 기판 위에 형성된다. 위쪽 ILD 층(1404)이 후속적으로 위쪽 유전체 층(1402) 위에 형성된다. 위쪽 유전체 층(1402)은 하부 전극(108), 유전체 데이터 저장 층(212), 다층 상부 전극(112) 및 마스킹 층(1104)과 접하는 제1 측면, 및 위쪽 ILD 층(1404)과 접하는 제2 측면을 포함한다.
도 15의 단면도(1500)에 도시된 바와 같이, 위쪽 상호 접속 층(221)은 다층 상부 전극(112)과 접하는 위치에 형성된다. 일부 실시 예에서, 위쪽 상호 접속 층(221)은 위쪽 금속 비아(222) 및 위쪽 금속 와이어(224)를 포함한다. 일부 실시 예에서 위쪽 ILD 층(220)을 에칭하여, 위쪽 유전체 층(218) 및 마스킹 층(214)을 통하여 다층 상부 전극(112)까지 연장되는 개구를 형성함으로써, 위쪽 상호 접촉 층(221)이 형성될 수 있다. 이어서, 개구는 금속(예를 들어, 구리 및/또는 알루미늄)으로 채워져서, 다층 상부 전극(112)의 상부 표면으로부터 위쪽 금속 와이어(224)까지 연장되는 위쪽 금속 비아(222)를 형성한다.
도 16은 산소의 이동을 완화시키도록 구성된 산소 장벽 구조물을 갖는 RRAM 디바이스를 형성하는 방법(1600)의 일부 실시 예의 흐름도를 도시한다.
방법(1600)이 일련의 동작들(acts) 또는 이벤트들(events)로서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안 됨을 이해할 것이다. 예를 들어, 일부 동작들은 여기에 도시 및/또는 설명된 것과 별도로 상이한 순서로 및/또는 다른 동작들 또는 이벤트들과 동시에 일어날 수 있다. 또한, 도시된 모든 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시 예를 구현하도록 요구될 수 있는 것은 아니다. 또한, 여기에 묘사된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
동작(1602)에서, 아래쪽 유전체 층은 반도체 기판 위에 배치된 아래쪽 ILD 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 형성된다. 도 6은 동작(1602)에 대응하는 단면도(600)의 일부 실시 예를 도시한다.
동작(1604)에서, 아래쪽 유전체 층은 선택적으로 에칭되어, 아래쪽 유전체 층을 통해 연장되어 아래쪽 상호 접속 층을 노출시키는 개구를 정의한다. 도 7은 동작(1604)에 대응하는 단면도(700)의 일부 실시 예를 도시한다.
동작(1606)에서, 하부 전극 구조물은 아래쪽 상호 접속 층 및 아래쪽 유전체 층 위에 형성된다. 도 8은 동작(1606)에 대응하는 단면도(800)의 일부 실시 예를 도시한다.
동작(1608)에서, 유전체 데이터 저장 막이 하부 전극 구조물 위에 형성된다. 도 9는 동작(1608)에 대응하는 단면도(900)의 일부 실시 예를 도시한다.
동작(1610)에서, 하나 이상의 산소 장벽 막을 갖는 다층 상부 전극 구조물이 유전체 데이터 저장 막 위에 형성된다. 하나 이상의 산소 장벽 막은 산소(예를 들어, 산소 이온)의 이동을 완화시키도록 구성된다. 도 10a-10b는 동작(1610)에 대응하는 단면도의 일부 실시 예를 도시한다.
일부 실시 예에서, 다층 상부 전극 구조물은 동작(1612-1616)에 따라 형성될 수 있다. 동작(1612)에서, 아래쪽 상부 전극 막이 유전체 데이터 저장 막 위에 형성된다. 동작(1614)에서, 하나 이상의 산소 장벽 막이 아래쪽 상부 전극 막 위에 형성된다. 동작(1616)에서, 위쪽 상부 전극 막은 하나 이상의 산소 장벽 막 위에 형성된다.
동작(1618)에서, 다층 상부 전극 구조물은 수행되는 제1 패터닝 공정을 사용하여 선택적으로 패터닝되어 다층 상부 전극을 정의한다. 도 11은 동작(1618)에 대응하는 단면도(1100)의 일부 실시 예를 도시한다.
동작(1620)에서, 측벽 스페이서는 유전체 데이터 저장 막 위에 그리고 다층 상부 전극의 대향 측면 상에 형성된다. 도 12는 동작(1620)에 대응하는 단면도(1200)의 일부 실시 예를 도시한다.
동작(1622)에서, 유전체 데이터 저장 막 및 하부 전극 구조물은 제2 패터닝 공정를 사용하여 선택적으로 패터닝되어 유전체 데이터 저장 층 및 하부 전극을 정의한다. 도 13은 동작(1622)에 대응하는 단면도(1300)의 일부 실시 예를 도시한다.
동작(1624)에서, 위쪽 ILD 층이 아래쪽 ILD 층 위에 형성된다. 도 14는 동작(1626)에 대응하는 단면도(1400)의 일부 실시 예를 도시한다.
동작(1626)에서, 위쪽 상호 접속 층이 다층 상부 전극 상에 형성된다. 도 15는 동작(1626)에 대응하는 단면도(1500)의 일부 실시 예를 도시한다.
따라서, 본 개시는 산소 이동을 완화시키키고 이에 의해 유전체 데이터 저장 층의 근처 내에 산소를 유지함으로써 RRAM 신뢰성을 향상시키도록 구성된, 산소 장벽 구조물을 포함하는 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스, 및 관련된 형성 방법에 관한 것이다.
일부 실시 예에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 관한 것이다. RRAM 디바이스는 아래쪽 ILD 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극을 포함한다. 가변 저항을 갖는 유전체 데이터 저장 층은 하부 전극 위에 배치되고, 다층 상부 전극은 유전체 데이터 저장 층 위에 배치된다. 다층 상부 전극은 다층 상부 전극 내의 산소 이동을 완화시키도록 구성된 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층을 포함한다.
다른 실시 예에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 관한 것이다. RRAM 디바이스는 아래쪽 ILD 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극을 포함한다. 가변 저항을 갖는 유전체 데이터 저장 층은 하부 전극 위에 배치된다. 아래쪽 상부 전극 층은 유전체 데이터 저장 층 위에 배치되고 금속을 포함한다. 산소 장벽 구조물은 아래쪽 상부 전극 층 위에 배치되고 금속 산화물 층 및 금속 산질화물 층 중 하나 이상을 포함한다. 위쪽 상부 전극 층은 산소 장벽 구조물 위에 배치되고 금속 질화물을 포함한다.
또 다른 실시 예에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 아래쪽 ILD 층 내에 포함된 아래쪽 상호 접속 층 위에 하나 이상의 하부 전극 막을 형성하는 단계를 포함한다. 상기 방법은 상기 하나 이상의 하부 전극 막 위에 가변 저항을 갖는 유전체 데이터 저장 막을 형성하는 단계를 더 포함한다. 상기 방법은 상기 유전체 데이터 저장 막 위에 금속을 포함하는 아래쪽 상부 전극 막을 형성하는 단계, 상기 아래쪽 상부 전극 막 위에 하나 이상의 산소 장벽 막을 형성하는 단계, 및 상기 하나 이상의 산소 장벽 막 위에 금속 질화물을 포함하는 위쪽 상부 전극 막을 형성하는 단계를 더 포함한다. 하나 이상의 산소 장벽 막은 금속 산화물 막 및 금속 산질화물 막 중 하나 이상의 금속을 포함한다.
전술된 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 예를 들어, 본 개시는 산소 장벽 층이 다층 상부 전극 내에 있는 것으로 설명하지만, 산소 장벽 층은 상부 전극에 한정되지 않는다는 것을 이해할 것이다. 오히려, 산소 장벽 층은 다층 하부 전극에 또한 또는 대안적으로 존재할 수 있다.
<부 기>
1. 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 디바이스에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극(bottom electrode);
상기 하부 전극 위에 배치된 가변 저항을 갖는 유전체 데이터 저장 층; 및
상기 유전체 데이터 저장 층 위에 배치된 다층 상부 전극(top electrode)을 포함하고,
상기 다층 상부 전극은 상기 다층 상부 전극 내의 산소 이동을 완화시키도록 구성된 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층들을 포함하는 것인 RRAM 디바이스.
2. 제1항에 있어서, 상기 산소 장벽 구조물은 금속 산화물 층 및 금속 산질화물 층 중 하나 이상을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
3. 제1항에 있어서, 상기 다층 상부 전극은,
상기 유전체 데이터 저장 층 위에 배치되고, 상기 유전체 데이터 저장 층을 상기 산소 장벽 구조물로부터 분리하는 아래쪽 상부 전극 층; 및
상기 아래쪽 상부 전극 층 위에 배치된 위쪽(upper) 상부 전극 층을 포함하고,
상기 산소 장벽 구조물은 상기 아래쪽 상부 전극 층과 접촉하는 하부 표면 및 상기 위쪽 상부 전극 층과 접촉하는 위쪽 표면을 갖는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
4. 제3항에 있어서, 상기 아래쪽 상부 전극 층은 금속을 포함하고, 상기 위쪽 상부 전극 층은 금속 질화물을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
5. 제4항에 있어서, 상기 금속 및 상기 금속 질화물은 동일한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
6. 제4항에 있어서, 상기 금속 및 상기 금속 질화물은 상이한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
7. 제3항에 있어서, 상기 아래쪽 상부 전극 층은 상기 위쪽 상부 전극 층보다 더 작은 두께를 갖는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
8. 제3항에 있어서, 상기 아래쪽 상부 전극 층과 상기 산소 장벽 구조물은 동일한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
9. 제3항에 있어서, 상기 아래쪽 상부 전극 층 및 상기 산소 장벽 구조물은 상이한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
10. 제3항에 있어서, 상기 아래쪽 상부 전극 층은 티타늄을 포함하고, 상기 산소 장벽 구조물은 티타늄 산화물 또는 티타늄 산질화물을 포함하고, 상기 위쪽 상부 전극 층은 티타늄 질화물을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
11. 제1항에 있어서, 상기 산소 장벽 구조물은 2 이상의 상이한 금속 산화물 또는 금속 산질화물 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
12. 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극(bottom electrode);
상기 하부 전극 위에 배치된 가변 저항을 갖는 유전체 데이터 저장 층;
상기 유전체 데이터 저장 층 위에 배치되고 금속을 포함하는 아래쪽 상부 전극(top electrode) 층;
상기 아래쪽 상부 전극 층 위에 배치되고, 금속 산화물 층 및 금속 산질화물 층 중 하나 이상을 포함하는 산소 장벽 구조물; 및
상기 산소 장벽 구조물 위에 배치되고, 금속 질화물을 포함하는 위쪽(upper) 상부 전극 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
13. 제12항에 있어서, 상기 산소 장벽 구조물은 상기 아래쪽 상부 전극 층과 접촉하는 하부 표면 및 상기 위쪽 상부 전극 층과 접촉하는 위쪽 표면을 갖는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
14. 제12항에 있어서, 상기 산소 장벽 구조물은 2 이상의 상이한 금속 산화물 또는 산질화물 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
15. 제12항에 있어서, 상기 금속 및 상기 금속 질화물은 동일한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
16. 제12항에 있어서, 상기 금속 및 상기 금속 질화물은 상이한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
17. 제12항에 있어서, 상기 아래쪽 상부 전극 층은 탄탈륨을 포함하고, 상기 산소 장벽 구조물은 탄탈륨 산화물 또는 탄탈륨 산질화물을 포함하고, 상기 위쪽 상부 전극 층은 탄탈륨 질화물을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
18. 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층 내에 포함된 아래쪽 상호 접속 층 위에 하나 이상의 하부 전극(bottom electrode) 막을 형성하는 단계;
상기 하나 이상의 하부 전극 막 위에 가변 저항을 갖는 유전체 데이터 저장 막을 형성하는 단계;
상기 유전체 데이터 저장 막 위에 금속을 포함하는 아래쪽 상부 전극(top electrode) 막을 형성하는 단계;
상기 아래쪽 상부 전극 막 위에 금속 산화물 막 및 금속 산질화물 막 중 하나 이상을 포함하는 하나 이상의 산소 장벽 막을 형성하는 단계; 및
상기 하나 이상의 산소 장벽 막 위에 금속 질화물을 포함하는 위쪽(upper) 상부 전극 막을 형성하는 단계를 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스 형성 방법.
19. 제18항에 있어서, 상기 하나 이상의 산소 장벽 막은 하나 이상의 증착 공정에 의해 형성되는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스 형성 방법.
20. 제18항에 있어서, 상기 하나 이상의 산소 장벽 막은 플라즈마 산화 공정 또는 플라즈마 질화 공정에 의해 형성되는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스 형성 방법.
당업자는 또한 이러한 균등 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 가할 수 있다는 것을 알아야 한다.
Claims (10)
- 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 디바이스에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극(bottom electrode);
상기 하부 전극 위에 배치된 가변 저항을 갖는 유전체 데이터 저장 층; 및
상기 유전체 데이터 저장 층 위에 배치된 다층 상부 전극(top electrode)을 포함하고,
상기 다층 상부 전극은 상기 다층 상부 전극 내의 산소 이동을 완화시키도록 구성된 산소 장벽 구조물에 의해 분리된 도전성 상부 전극 층들을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스. - 제1항에 있어서, 상기 산소 장벽 구조물은 금속 산화물 층 및 금속 산질화물 층 중 하나 이상을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 제1항에 있어서, 상기 다층 상부 전극은,
상기 유전체 데이터 저장 층 위에 배치되고, 상기 유전체 데이터 저장 층을 상기 산소 장벽 구조물로부터 분리하는 아래쪽 상부 전극 층; 및
상기 아래쪽 상부 전극 층 위에 배치된 위쪽(upper) 상부 전극 층을 포함하고,
상기 산소 장벽 구조물은 상기 아래쪽 상부 전극 층과 접촉하는 하부 표면 및 상기 위쪽 상부 전극 층과 접촉하는 위쪽 표면을 갖는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스. - 제3항에 있어서, 상기 아래쪽 상부 전극 층은 금속을 포함하고, 상기 위쪽 상부 전극 층은 금속 질화물을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 제4항에 있어서, 상기 금속 및 상기 금속 질화물은 동일한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 제4항에 있어서, 상기 금속 및 상기 금속 질화물은 상이한 금속을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 제3항에 있어서, 상기 아래쪽 상부 전극 층은 티타늄을 포함하고, 상기 산소 장벽 구조물은 티타늄 산화물 또는 티타늄 산질화물을 포함하고, 상기 위쪽 상부 전극 층은 티타늄 질화물을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 제1항에 있어서, 상기 산소 장벽 구조물은 2 이상의 상이한 금속 산화물 또는 금속 산질화물 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스.
- 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층에 의해 둘러싸인 아래쪽 상호 접속 층 위에 배치된 하부 전극(bottom electrode);
상기 하부 전극 위에 배치된 가변 저항을 갖는 유전체 데이터 저장 층;
상기 유전체 데이터 저장 층 위에 배치되고 금속을 포함하는 아래쪽 상부 전극(top electrode) 층;
상기 아래쪽 상부 전극 층 위에 배치되고, 금속 산화물 층 및 금속 산질화물 층 중 하나 이상을 포함하는 산소 장벽 구조물; 및
상기 산소 장벽 구조물 위에 배치되고, 금속 질화물을 포함하는 위쪽(upper) 상부 전극 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스. - 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 있어서,
아래쪽(lower) 층간 유전체(inter-level dielectric, ILD) 층 내에 포함된 아래쪽 상호 접속 층 위에 하나 이상의 하부 전극(bottom electrode) 막을 형성하는 단계;
상기 하나 이상의 하부 전극 막 위에 가변 저항을 갖는 유전체 데이터 저장 막을 형성하는 단계;
상기 유전체 데이터 저장 막 위에 금속을 포함하는 아래쪽 상부 전극(top electrode) 막을 형성하는 단계;
상기 아래쪽 상부 전극 막 위에 금속 산화물 막 및 금속 산질화물 막 중 하나 이상을 포함하는 하나 이상의 산소 장벽 막을 형성하는 단계; 및
상기 하나 이상의 산소 장벽 막 위에 금속 질화물을 포함하는 위쪽(upper) 상부 전극 막을 형성하는 단계를 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 디바이스 형성 방법.
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