KR20160043885A - 바닥 전극을 갖는 ｒｒａｍ 셀 - Google Patents
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Abstract
본 개시는, RRAM 셀의 효율적인 스위칭을 제공하는, 바닥 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀, 및 연관된 형성 방법에 관한 것이다. 일부 실시예들에서, RRAM 셀은 스페이서와 바닥 유전체층으로 둘러싸인 바닥 전극을 갖는다. 바닥 전극, 스페이서, 및 바닥 유전체층은 하부 층간 유전체(ILD)층으로 둘러싸인 하부 금속 상호접속층 위에 배치된다. 가변 저항을 갖는 유전체 데이터 기억층이 바닥 유전체층과 바닥 전극 위에 위치되고, 상부 전극이 유전체 데이터 기억층 위에 배치된다. 스페이서의 배치는 이후에 형성되는 바닥 전극의 폭을 좁게 하여, RRAM 셀의 스위치 효율성을 향상시킨다.
Description
최근 많은 전자 장치들은 데이터를 기억하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수도 있다. 휘발성 메모리는 전력 공급이 되는 동안 데이터를 기억하고, 비휘발성 메모리는 전력이 제거될 때 데이터를 기억할 수 있다. 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)은, 그 간단한 구조 및 수반되는 CMOS 로직 호환 가능한 처리 기술로 인하여, 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다. RRAM 셀은, 백-엔드-오브-더-라인(back-end-of-the-line; BEOL) 금속화층들 내에 배치된 2개의 전극들 사이에 배치된, 가변 저항을 갖는 유전체 데이터 기억층을 포함한다.
본 개시의 태양은 첨부된 도면과 함께 이해할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들은 일정한 비례로 도시되지 않았다는 것이 주목된다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위하여 임의로 확대되거나 축소될 수도 있다.
도 1은, 스페이서로 둘러싸인 폭이 좁은 바닥 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀의 일부 실시예들의 단면도를 도시한다.
도 2는, 스페이서에 의하여 둘러싸인 바닥 전극을 갖는 RRAM 셀의 일부 다른 실시예들의 단면도를 도시한다.
도 3은, 스페이서에 의하여 둘러싸인 바닥 전극을 갖는 RRAM 셀의 일부 다른 실시예들의 단면도를 도시한다.
도 4는, 스페이서에 의하여 둘러싸인 바닥 전극을 갖는 RRAM 셀의 일부 다른 실시예들의 단면도를 도시한다.
도 5는, 스페이서에 의하여 둘러싸인 바닥 전극을 갖는 RRAM 셀을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 6은, 스페이서 내에 배치된 바닥 전극을 갖는 RRAM 셀을 형성하는 방법의 일부 대안적인 실시예들의 흐름도를 도시한다.
도 7 내지 도 25는, 스페이서 내에 배치된 바닥 전극을 갖는 RRAM 셀을 형성하는 방법을 도시하는 일부 대안적인 실시예들의 단면도를 도시한다.
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도 7 내지 도 25는, 스페이서 내에 배치된 바닥 전극을 갖는 RRAM 셀을 형성하는 방법을 도시하는 일부 대안적인 실시예들의 단면도를 도시한다.
다음 개시는 제공된 주제의 상이한 특징부들을 실행하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 구성 요소들 및 배열들의 특정 예들은 본 개시를 단순화하기 위하여 이하에 설명된다. 물론, 이들은 단지 예들이며, 제한하고자 함이 아니다. 예컨대, 다음의 설명에서 제2 특징부 위의 또는 그 상의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 제1 및 제2 특징부들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 특징부들 사이에 부가적인 특징부들이 형성될 수도 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순성 및 명료성을 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 나타내지 않는다.
또한, "바로 아래에(beneath)", "아래에(below)", "더 낮은(lower)", "보다 위에(above)", "더 위의(upper)" 등과 같은 공간적으로 관련된 용어들이, 도면들에 도시된 바와 같은 하나의 소자 또는 특징부의 다른 소자(들) 또는 특징부(들)에 대한 관계를 설명하기 위하여, 설명의 편의를 위해 여기서 사용될 수도 있다. 이 공간적으로 관련된 용어들은, 도면에 나타낸 방향 외에, 사용 또는 동작시 디바이스의 상이한 방향들을 망라하고자 한다. 본 장치는 달리 방향지워질 수도 있고(90도 회전되거나 다른 방향에서), 여기서 사용된 공간적으로 관련된 기술자들은 따라서 마찬가지로 해석될 수도 있다.
저항성 랜덤 액세스 메모리(RRAM) 셀들은 2개의 전극들 사이에 배치된 유전체 데이터 기억층을 포함한다. 인가된 전압에 따라, 유전체 데이터 기억층은, 제1 데이터 상태(예컨대 '0' 또는 'RESET')에 연관된 고저항 상태와, 제2 데이터 상태(예컨대 '1' 또는 'SET')에 연관된 저저항 상태 간에 가역 변화를 경험할 것이다. 유전체 데이터 기억층은 바이어스 없이 일반적으로 절연된다. 이것은, 충분한 고전압의 인가후 형성된 필라멘트 또는 도전 경로를 통하여 도전하도록 제작될 수 있다. 필라멘트 또는 도전 경로는, 산소 결핍 또는 금속 결함 마이그레이션과 같은 상이한 메카니즘으로부터 생성될 수 있다. 필라멘트가 형성되면, 필라멘트는 다른 전압에 의하여 RESET(파손, 이로 인하여 고저항) 또는 SET(재형성, 이로 인하여 저저항)일 수도 있다.
RRAM 셀의 수행은 바닥 전극을 폭을 좁게 함으로써 향상될 수 있다는 것이 알려져 왔다. 예컨대, 스위치 효율성 및 신뢰성을 향상시키기 위하여, 비교적 더 폭이 좁은 바닥 전극을 형성하기 위하여 개시된 접근법에 의하여 삼각 필라멘트형이 사용될 수도 있다. 필라멘트의 대응하는 폭이 좁은 단부는 보다 신속하고 보다 민감한 셋 및 리셋 동작을 가능하게 한다.
따라서, 본 개시는, RRAM 셀의 효율적인 스위칭을 제공하는 폭이 좁은 바닥 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀, 및 연관된 형성 방법에 관한 것이다. 일부 실시예들에서, RRAM 셀은, 하부 층간 유전체(inter-level dielectric; ILD)층에 의하여 둘러싸인 하부 금속 상호접속층 위에 배치된 바닥 전극을 포함한다. 바닥 전극은, 스페이서와 바닥 유전체층으로 둘러싸인다. 일부 실시예들에서, 바닥 전극은, 바닥 유전체층의 개구부 내에 스페이서를 형성하고, 이 개구부의 남아 있는 공간에 도전성 재료를 충전함으로써 형성된다. 이에 의하여, 바닥 전극의 폭이 연관된 제조 처리의 포토리소그래피 치수 제한보다 더 작게 된다. 스페이서와 바닥 유전체층은 하부 금속 상호접속층 및/또는 하부 ILD층 위에 배치된다. 가변 저항을 갖는 유전체 데이터 기억층은, 바닥 전극, 스페이서, 및 바닥 유전체층 위에 위치되고, 상부 전극은 유전체 데이터 기억층 위에 배치된다. 폭이 좁은 바닥 전극은 폭이 좁은 단부를 갖는 필라멘트 영역을 초래하고, 이는 RRAM 셀의 유지 및 내구성 성능을 향상시킨다.
도 1은, 스페이서(134)로 둘러싸인 바닥 전극(106)을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀(100)의 단면도를 도시한다. RRAM 셀(100)은, 하부 층간 유전체(ILD)층(104)으로 둘러싸인 하부 금속 상호접속층(102)을 포함한다. 바닥 전극(106)과 둘러싸는 스페이서(134)는, 하부 금속 상호접속층(102) 또는 하부 ILD층(104) 위에 바닥 유전체층(132)의 개부부 내에 배치된다. 일부 실시예들에서, 바닥 유전체층(132)은 스페이서(134)를 둘러싸고, 이와 인접하고 그 밑에서 연장한다. 일부 실시예들에서, 바닥 전극(106)은, 스페이서(134) 및 바닥 유전체층(132)과 평면 표면(158)을 공유한다. 일부 실시예들에서, 바닥 유전체층(132)은, 실리콘 탄화물, 실리콘 질화물, 또는 복합 유전체막들 중 하나 이상의 층들과 같은 유전체 재료를 포함한다. 스페이서(134)는, 실리콘 탄화물, 실리콘 질화물, 또는 복합 유전체막들 중 하나 이상의 층들과 같이 바닥 유전체층(132)과 동일한 또는 상이한 유전체 재료들을 포함할 수 있다. 바닥 전극(106)은, 티타늄(Ti), 탄탈럼(Ta), 티타늄 질화물, 탄탈럼 질화물, 또는 다른 금속 복합막들 중 하나 이상의 층들을 포함할 수 있다.
일부 실시예들에서, 바닥 전극(106)은, 연관된 제조 처리의 최소 분해가능한 피쳐(minimum resolvable feature)보다 작은 비교적 작은 폭(d 1 )을 가질 수도 있다. 비교적 작은 폭(d 1 )은 RRAM 셀(100)의 데이터 유지 및 내구성 성능을 향상시킨다. 바닥 전극(106)의 비교적 작은 폭(d 1 )은 스페이서(134)에 의하여 가능해진다. 예컨대, 개구부는 제조 처리에 의하여 가능한 최소 치수로 바닥 유전체층(132)에서 형성될 수 있다. 다음, 스페이서(134)는 개구부 내에 삽입될 수 있고, 후속하여 바닥 전극(106)이 형성될 수 있다. 이에 의하여, 바닥 전극(106)의 폭(d 1 )이 연관된 제조 처리의 포토리소그래피 치수 제한보다 더 작게 된다.
인가된 전압에 따라 데이터 상태를 기억하도록 구성된 가변 저항 유전체 데이터 기억층(110)이, 바닥 전극(106), 스페이서(134), 및 바닥 유전체층(132) 위에 위치된다. 가변 저항 유전체 데이터 기억층(110) 위에 상부 전극(114)이 배치된다. 점선(154)은, "턴 온" 전압이 인가되면, 유전체 데이터 기억층(110) 내에 형성된 하나 이상의 도전성 필라멘트들(예컨대, 산소 결핍으로부터 형성된 도전성 경로들)을 포함하는 삼각형의 필라멘트 영역을 도시한다.
일부 실시예들에서, 캐핑층(112)이 유전체 데이터 기억층(110)과 상부 전극(114) 사이에 배치된다. 캐피층(112)은, 유전체 데이터 기억층(110) 내의 저항 변화를 용이하게 할 수 있는 산소를 저장하도록 구성된다. 일부 실시예들에서, 캐핑층(112)은 산소 농도가 비교적 낮은 금속 산화물 또는 금속을 포함할 수도 있다. 점선(156)은, RRAM 셀(100)이 온될 때, 캐핑층(112)에 의하여 유도된 필라멘트 영역의 강화된 영역을 도시한다.
일부 실시예들에서, 유전체 데이터 기억층(110), 캐핑층(112), 및 상부 전극(114)의 측벽들이 수직으로 정렬될 수 있다. 상부 유전체층(118)은 바닥 유전체층(132) 위에 배치될 수 있고, 바닥 유전체층(132)의 상부 표면으로부터, 유전체 데이터 기억층(110), 캐핑층(112), 및 상부 전극(114)의 측벽들을 따라, 그리고 상부 전극(114)의 상부 표면을 덮는 위치까지 연속하여 연장된다. 상부 유전체층(118)은, 상부 금속 비아(122)와 상부 금속 배선(124)을 갖는 상부 금속 상호접속층(121)을 둘러싸는 상부 층간 유전체(ILD)층(120)으로부터, 상부 전극(114)과 가변 저항 유전체 데이터 기억층(110)을 분리시킨다.
도 2는, 스페이서(234)로 둘러싸인 바닥 전극(206), 바닥 유전체층(208), 및 버퍼 유전체층(232)을 갖는 RRAM 셀(200)의 일부 실시예들의 단면도를 도시한다. 일부 실시예들에서, 바닥 유전체층(208) 및 버퍼 유전체층(232)은, 실리콘 탄화물(SiC), 실리콘 질화물(Si3N4), 또는 복합 유전체막들 중 하나 이상의 층들과 같은 동일하거나 상이한 유전체 재료를 포함한다. 예컨대, 바닥 유전체층(208)은 실리콘 탄화물을 포함할 수 있고, 버퍼 유전체층(232)은 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 바닥 전극(206)은 스페이서(234)의 대응하는 측벽들과 인접하는 비평행 측벽들(242들)을 포함한다. 하부 금속 상호접속층(202)에 보다 가까운 바닥 전극(206)의 하부 부분은, 유전체 데이터 기억층(210)에 보다 가까운 바닥 전극의 상부 부분의 제2 폭(d2)보다 작은 제1 폭(d1)을 갖는다. 일부 실시예들에서, 바닥 전극(206)은 만곡 측벽들(242들)에 의하여 연결된 바닥 표면들과 편평한 상부를 포함한다. 예컨대, 측벽들(242들)은, 바닥 전극(206)의 하부 부분으로부터 상부 부분으로 감소하는 경사를 가질 수 있다. 바닥 전극(206)은, 바닥 유전체층(208) 및/또는 스페이서(234)에 인접하는 측벽을 갖는 밑에 있는 직육면체 부분과 역 테이퍼형 상부 부분을 포함할 수 있다. 일부 실시예들에서, d1은 제조 프로세스의 포토리소그래피 제한보다 작다. 일부 실시예들에서, 바닥 전극(206)은, 바닥 유전체층(208) 및 밑에 있는 하부 금속 상호접속층(202)과 평면의 바닥 표면(252)을 공유한다.
일부 실시예들에서, 바닥 유전체층(208)은, 유전체 데이터 기억층(210)과 상부 전극(214)의 측벽들과 수직으로 정렬된 외부 상부 측벽(244들)을 가질 수 있다. 또한, 바닥 유전체층(208)은 스페이서(234)의 하부 외부 측벽에 인접하는 상부 내부 측벽(246들)을 가질 수 있고, 버퍼 유전체층(232)은 스페이서(234)의 상부 외부 측벽에 인접하는 내부 측벽(248들)을 가질 수 있다. 또한, 바닥 유전체층(208)은, 스페이서(234)의 내부 측벽과 정렬된 하부 내부 측벽(250들)을 가질 수 있다.
RRAM 셀(200)의 바닥 전극(206)은, BEOL 금속화 스택 내에 하부 층간 유전체(ILD)층(204)으로 둘러싸인 하부 금속 상호접속층(202) 상에 배치된다. 일부 실시예들에서, 하부 금속 상호접속층(202)은, 바닥 전극(206)과 밑에 있는 반도체 기판(미도시) 사이에 배치된 복수의 금속 상호접속층들 중 하나를 포함할 수도 있다. 상부 전극(214)은 캐핑층(212) 위에 배치된다.
일부 실시예들에서, 마스킹층(216)(예컨대, 하드 마스크층)이, 상부 금속 비아(222)의 대향하는 측벽들에 인접하는 위치들에서 상부 전극(214) 위에 배치된다. 일부 실시예들에서, 마스킹층(216)은, 실리콘 산질화물(SiON) 하드 마스크층, 실리콘 이산화물(SiO2) 하드 마스크층, 실리콘 탄화물(SiC) 하드 마스크층, 실리콘 질화물(SiN) 하드 마스크층, 또는 실질적으로 산소가 없는 복합 유전체막을 포함할 수도 있다.
일부 실시예들에서, 상부 유전체층(218)은 마스킹층(216) 상에 배치된다. 상부 유전체층(218)은, 마스킹층(216)의 상부 표면에 인접하는 제1 위치로부터 바닥 유전체층(208)의 상부 표면에 인접하는 제2 위치까지, 유전체 데이터 기억층(210), 캐핑층(212), 상부 전극(214), 및 마스킹층(216)의 측벽들을 따라 연속하여 연장된다. 상부 유전체층(218)은, 상부 층간 유전체(ILD)층(220)으로부터, 유전체 데이터 기억층(210), 캐핑층(212), 상부 전극(214), 및 마스킹층(216)을 분리시킨다. 상부 ILD층(220)은 상부 전극(214) 상에 배치된 상부 금속 상호접속층(221)을 둘러싼다. 상부 금속 상호접속층(221)은, 상부 전극(214)으로부터 마스킹층(216)과 상부 유전체층(218)을 통하여 상부 금속 배선(224)으로 연장하는 상부 금속 비아(222)를 포함한다.
상부 전극(214), 캐핑층(212), 및 유전체 데이터 기억층(210)은, 서로 수직으로 정렬된 측벽들을 포함한다. 상부 전극(214), 캐핑층(212), 및 유전체 데이터 기억층(210)은 대향하는 측들 상의 폭이 좁은 바닥 전극(206) 위로 연장하기 때문에, 삼각형 필라멘트 영역은, RRAM 셀(200)이 온될 때 스위칭 효율성을 향상시키 위하여 형성될 수 있다.
도 3은, 스페이서(334)와 바닥 유전체층(208)에 의하여 둘러싸인 바닥 전극(306)을 갖는 RRAM 셀(300)의 일부 실시예들의 단면도를 도시한다. 바닥 전극(306)은 하부 층간 유전체(ILD)층(204)으로 둘러싸인 하부 금속 상호접속층(202) 위에 배치된다. 일부 실시예들에서, 바닥 전극(306)은, 제1 도전성 재료를 포함하는, 하부 금속 상호접속층(202) 상에 배치된 제1 바닥 전극층(306a), 및 제2 도전성 재료를 포함하는, 제1 바닥 전극층(306a) 내에 포함된 제2 바닥 전극층(306b)을 포함한다. 제1 바닥 전극층(306a) 및 제2 바닥 전극층(306b)은, 바닥 유전체층(208) 위에 배치된 스페이서(334)와 버퍼 유전체층(332)과 공통의 평면의 상부 표면을 공유한다. 바닥 전극(306)과 스페이서(334)는 바닥 유전체층(208)과 함께 배치되어, 바닥 유전체층(208)과 평면의 상부 표면을 공유한다. 따라서, 유전체 데이터 기억층(210)의 주변부는 바닥 유전체층(208) 상에 배치되어, 바닥 전극(306)과 상부 전극(214) 사이의 누설 경로 거리(l 1 )(즉, 누설 전류가 이동할 것인 거리)가 증가되고, 이로써 RRAM 셀의 크기를 증가시키는 측벽 스페이서들을 사용하지 않고 RRAM 셀(300)에 대한 낮은 누설 전류를 제공한다.
도 4는, 스페이서(434)로 둘러싸인 바닥 전극(406)을 갖는 RRAM 셀(400)의 일부 실시예들의 단면도를 도시한다. 바닥 전극(406)은, 스페이서(434)의 대응하는 만곡 내부 측벽에 인접하는, 만곡 측벽들에 의하여 편평한 바닥 표면에 연결된 편평한 상부 표면을 갖는다. 스페이서(434)는, 둘러싸는 바닥 유전체층(208)과 버퍼 유전체층(432)의 대응하는 비평행 내부 측벽들에 인접하는 비평행 외부 측벽들을 더 포함한다. 바닥 전극(406), 스페이서(434), 및 버퍼 유전체층(432)은 평면의 상부 표면을 공유한다. 일부 실시예들에서, 바닥 전극(406)은, 제1 도전성 재료를 포함하는, 하부 금속 상호접속층(202) 상에 배치된 제1 바닥 전극층(406a), 및 제2 도전성 재료를 포함하는, 제1 바닥 전극층(406a) 내에 포함된 제2 바닥 전극층(406b)을 포함한다. 제1 바닥 전극층(406a)은, 바닥 유전체층(208) 위에 배치된 버퍼 유전체층(432)과 스페이서(434)와 공통의 평면의 상부 표면을 공유한다. 바닥 유전체층(208)과 위에 덮힌 버퍼 유전체층(432)은, 하부 금속 상호접속층(202)과 유전체 데이터 기억층(210) 사이의 접촉부를 제공하는 개구부를 포함한다. 스페이서(434)는 개구부의 만곡 내부 측벽을 따라 배치되고, 바닥 전극(406)은 개구부 내에 배치된다.
도 5는, 스페이서로 둘러싸인 바닥 전극을 갖는 RRAM 셀을 형성하는 방법(500)의 일부 실시예들의 흐름도를 도시한다.
502에서, 개구부가 하부 금속 상호접속층 위에 바닥 유전체층 내에 형성된다.
504에서, 스페이서가 개구부의 측벽에 인접하여 형성된다.
506에서, 바닥 유전체층 및 스페이서와 평면의 상부 표면을 공유하는 개구부 내에 바닥 전극이 형성된다.
508에서, 가변 저항을 갖는 유전체 데이터 기억층은 바닥 전극층과 바닥 전극 위에 형성된다.
510에서, 상부 전극이 유전체 데이터 기억층 위에 형성된다.
도 6은, 스페이서 내에 배치된 바닥 전극을 갖는 RRAM 셀을 형성하는 방법(600)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법들(예컨대, 방법들 500 및 600)이 일련의 동작들 또는 이벤트들로서 이하에 도시되고 설명되었지만, 이러한 동작들 또는 이벤트들의 설명된 순서는 제한적인 개념으로 해석되어서는 안된다는 것이 이해될 것이다. 예컨대, 일부 동작들은, 여기서의 도시되고 및/또는 설명된 것과는 달리 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 이들과 동시에 발생할 수도 있다. 또한, 여기서의 설명의 하나 이상의 태양들 또는 실시예들을 실행하기 위하여 모든 설명된 동작들이 요구되지 않을 수도 있다. 또한, 여기서 설명된 동작들 중 하나 이상은 하나 이상의 구별된 동작들 및/또는 단계들에서 실행될 수도 있다.
602에서, 하부 층간 유전체층으로 둘러싸인 하부 금속 상호접속층 위에 바닥 유전체층이 형성된다. 일부 실시예들에서, 상이한 유전체 재료를 포함하는 버퍼 유전체층이 바닥 유전체층 위에 형성될 수도 있다.
604에서, 개구부는, 하부 금속 상호접속층을 덮는 바닥 유전체층 내의 위치까지 버퍼 유전체층을 통하여 수직으로 연장하도록 형성된다.
606에서, 컨포멀(conformal) 유전체층이 개구부의 노출 표면을 따라 그리고 버퍼 유전체층 위에 형성된다.
608에서, 컨포멀 유전체층의 측부를 제거하기 위하여 그리고 개구부의 측벽을 따라 스페이서를 남기도록 에칭이 수행된다.
610에서, 개구부 내에 그리고 버퍼 유전체층 위에 연장하는 도전성층이 형성된다.
612에서, 버퍼 유전체층 또는 바닥 유전체층의 표면과 정렬된 편평한 상부 표면을 갖는 바닥 전극을 형성하기 위하여 도전성층으로부터 잉여 재료를 제거하도록 평탄화가 수행된다.
614에서, 유전체 데이터 기억층, 캐핑층, 상부 전극층, 및 마스킹층을 갖는 바닥 유전체층 또는 버퍼 유전체층 및 바닥 전극층 위에 스택이 형성된다.
616에서, 패터닝된 스택을 형성하기 위하여 마스킹층에 따라 스택이 선택적으로 패터닝된다.
618에서, 패터닝된 스택을 연속하여 따른 상부 유전체층이 형성된다.
620에서, 상부 유전체층 위에 상부 층간 유전체(ILD)층이 형성된다.
622에서, 상부 전극층 상에 상부 금속 상호접속층이 형성된다.
도 7 내지 도 16b는, 바닥 유전체층 내에 배치된 스페이서로 둘러싸인 바닥 전극을 갖는 RRAM 셀을 형성하는 방법을 도시하는 단면도의 일부 실시예들을 도시한다. 도 7 내지 도 16b는 방법 600에 관련하여 설명되었지만, 도 7 내지 도 16b에 개시된 구조들은 그러한 방법에 제한되지 않고, 대신 본 방법에 독립한 구조로서 스탠드 얼론형일 수도 있다는 것이 이해될 것이다.
도 7은, 동작 602에 대응하는 단면도 700의 일부 실시예들을 도시한다. 단면도 700에 도시된 바와 같이, 하부 층간 유전체층(204)으로 둘러싸인 하부 금속 상호접속층(202) 위에 바닥 유전체층(702)이 형성된다. 일부 실시예들에서, 바닥 유전체층(702)은, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 또는 유사한 복합 유전체막을 포함할 수도 있다. 일부 실시예들에서, 바닥 유전체층(702)은 기상 증착 기술(예컨대, 물리적 기상 증착, 화학적 기상 증착, 등)에 의하여 형성될 수도 있다. 일부 실시예들에서, 상이한 유전체 재료로 제조된 버퍼 유전체층(703)은 바닥 유전체층(702) 위에 형성될 수 있다. 일부 실시예들에서, 하부 금속 상호접속층(202)은, 하부 ILD 층(204)에 개구부를 형성하기 위하여 하부 ILD 층(204)(예컨대, 산화물, 로우-k 유전체 또는 울트라 로우-k 유전체)을 선택적으로 에칭함으로써 형성될 수도 있다. 다음, 금속(예컨대, 구리, 알루미늄 등)이 개구부를 충전하도록 적층되고, 하부 금속 상호접속층(202)을 형성하도록 잉여 금속을 제거하기 위하여 평탄화 처리가 수행된다.
도 8은, 동작 604에 대응하는 단면도 800의 일부 실시예들을 도시한다. 단면도 800에 도시된 바와 같이, 바닥 유전체층(802)과 버퍼 유전체층(803) 위에 제1 마스킹층(804)이 형성된다. 제1 마스킹층(804)으로 덮히지 않은 영역에서 바닥 유전체층(802)과 버퍼 유전체층(803)이 에천트(806)(예컨대, 건식 에천트)에 선택적으로 노출된다. 에천트(806)는, 버퍼 유전체층(803)의 하부 부분(810)으로 바닥 유전체층(802)을 통하여 연장하는, 바닥 유전체층(802)과 버퍼 유전체층(803)에서 개구부(808)를 형성한다. 예컨대, 바닥 유전체층(802)의 바닥 표면으로부터 부분(810)까지의 높이는 약 100 Å일 수 있다.
도 9는 동작 606에 대응하는 단면도 900의 일부 실시예들을 도시한다. 단면도 900에 도시된 바와 같이, 제1 마스킹층(804)이 제거된다. 스페이서 전구체로서 작용하는 컨포멀 유전체층(902)이 개구부(808)의 노출된 표면을 따라 그리고 버퍼 유전체층(803) 위에 형성된다. 컨포멀 유전체층(902)이 개구부(808) 위에 형성되므로, 컨포멀 유전체층(902)은, 개구부(808)의 폭보다 작은 폭을 갖는 상부 표면 내에 리세스(904)를 갖는다.
도 10은 동작 608에 대응하는 단면도 1000의 일부 실시예들을 도시한다. 단면도 1000에 도시된 바와 같이, 에칭(예컨대, 건식 에칭)이 수행되어, 컨포멀 유전체층(902)의 측부를 제거한다. 에칭은, 버퍼 유전체층(803)의 상부 표면을 노출시키고, 하부 금속 상호접속층(202)을 노출시키는 개구부(904')를 형성하고, 개구부(808)의 측벽을 따라 스페이서(234)를 남긴다. 스페이서(234) 또는 버퍼 유전체층(803)으로 덮히지 않는 바닥 유전체층(802)의 부분(810)이 또한 제거된다. 버퍼 유전체층(803)은 에칭 스톱층으로서 동작할 수 있고, 바닥 유전체층(802)의 부분(810)의 제거는 밑에 있는 하부 금속 상호접속층(202)을 에칭 동안 손상으로부터 보호하는 것을 돕는다.
도 11은 동작 610에 대응하는 단면도 1100의 일부 실시예들을 도시한다. 단면도 1100에 도시된 바와 같이, 도전성층(1102)이 개구부(904') 내에서 버퍼 유전체층(803) 위로 연장하는 위치까지 형성된다.
도 12a 및 도 12b는 동작 612에 대응하는 단면도 1200a 및 1200b의 일부 실시예들을 도시한다.
단면도 1200a에 도시된 바와 같이, 도전성층(1102)으로부터 잉여 도전성 재료들을 제거함으로써 선(1204a)를 따른 편평한 표면을 형성하도록 평탄화 처리가 수행된다. 평탄화 처리에 의하여, 바닥 전극(206)이, 바닥 전극(206)의 비교적 하부 부분에서 수직 측벽과 비교적 상부 부분에서 만곡 측벽에 의하여 편평한 바닥 표면에 연결된 편평한 상부 표면을 갖게 된다. 바닥 전극(206)의 편평한 상부 표면은 버퍼 유전체층(803)의 상부 표면과 정렬된다. 바닥 전극(206)의 편평한 바닥 표면은, 하부 금속 상호접속층(202) 및/또는 하부 ILD 층(204)의 상부 표면들과 정렬된다. 일부 실시예들에서, 평탄화 처리는 화학 기계적 연마(chemical mechanical polishing, CMP) 처리를 포함할 수도 있다.
단면도 1200b에 도시된 바와 같이, 도전성층(1102)로부터 잉여 도전성 재료와, 버퍼 유전체층(1203)과 스페이서(334)로부터 버퍼 유전체 재료와 스페이서 재료의 상부 부분을 제거함으로써 선(1204b)을 따라 편평한 표면을 형성하도록 평탄화 처리가 수행된다. 평탄화 처리에 의하여, 바닥 전극(306)이 개구부(808)의 폭(d2)보다 작은 일정한 폭(d1)과 직사각 형상을 갖는다. 스페이서(334) 또한 직사각 형상을 갖는다. 일부 실시예들에서, 평탄화 처리는 화학 기계적 연마(CMP) 처리를 포함할 수도 있다.
도 13a 및 도 13b는 동작 614에 대응하는 단면도 1300a 및 1300b의 일부 실시예들을 도시한다. 단면도 1300a 및 1300b에 도시된 바와 같이, 스택(1310')이 바닥 전극(206 또는 306) 및 버퍼 유전체층(803 또는 1203) 위에 형성된다. 스택(1310')은, 평면 유전체 데이터 기억층(1302), 이 평면 유전체 데이터 기억층(1302)을 덮는 평면 캐핑층(1304), 이 평면 캐핑층(1304)을 덮는 평면 상부 전극층(1306), 및 이 평면 상부 전극층(1306)을 덮는 평면 마스킹층(1308)을 포함한다. 평면 마스킹층(1308)은 RRAM 셀의 상부 전극을 정의하도록 구성된다. 일부 실시예들에서, 스택(1310')의 상이한 층들은 기상 증착 기술(예컨대, 물리 기상 증착, 화학 기상 증착 등)에 의하여 적층될 수도 있다.
일부 실시예들에서, 평면 유전체 데이터 기억층(1302)은 가변 저항을 갖는 하이-k 유전체 재료를 포함할 수도 있다. 예컨대, 일부 실시예들에서, 평면 유전체 데이터 기억층(1302)은, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 니켈 산화물(NiOx), 탄탈럼 산화물(TaOx), 또는 티타늄 산화물(TiOx)을 포함할 수도 있다. 일부 실시예들에서, 평면 캐핑층(1304)은, 티타늄(Ti), 하프늄(Hf), 플래티넘(Pt), 루테늄(Ru), 및/또는 알루미늄(Al)과 같은 금속을 포함할 수도 있다. 다른 실시예들에서, 평면 캐핑층(1304)은, 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 게르마늄 산화물(GeOx), 세슘 산화물(CeOx)과 같은 금속 산화물을 포함할 수도 있다. 다양한 실시예들에서, 평면 상부 전극층(1306)은 금속 질화물(예컨대, 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN) 또는 금속(예컨대 티타늄(Ti) 또는 탄탈럼(Ta))을 포함할 수도 있다. 일부 실시예들에서, 평면 마스킹층(1308)은, 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 산소 함유 하드 마스크층을 포함할 수도 있다. 다른 실시예들에서, 평면 마스킹층(1308)은, 실리콘-질화물(SiN) 실리콘-탄화물(SiC)과 같은 실질적으로 산소가 없는 하드 마스크층, 또는 실질적으로 산소가 없는 복합 유전체막을 포함할 수도 있다.
도 14a 및 도 14b는 동작 616에 대응하는 단면도 1400a 및 1400b의 일부 실시예들을 도시한다. 단면도 1400a 및 1400b에 도시된 바와 같이, 스택(1310')은 평면 마스킹층(216)에 따라 패터닝된다. 스택(1310')은, 평면 마스킹층(216)으로 덮히지 않은 영역에서 스택(1310')을 에천트(1402)에 선택적으로 노출시킴으로써 패터닝된 스택(1310)을 형성하도록 패터닝될 수도 있다. 패터닝된 스택(1310)은, 바닥 전극(206 또는 306)의 상부 표면에 인접하는 유전체 데이터 기억층(210), 및 버퍼 유전체층(232 또는 332)을 갖는다. 일부 실시예들에서, 버퍼 유전체층(803)과 바닥 유전체층(802)의 부분들이 제거될 수 있다. 평면 마스킹층(216)으로 덮히지 않은 바닥 유전체층(802)의 상부 부분이 수평 위치(1410)까지 제거될 수 있다. 일부 실시예들에서, 에천트(1402)는 건식 에천트를 포함할 수도 있다.
도 15a 및 도 15b는, 동작들 618 및 620에 대응하는 단면도 1500a 및 1500b의 일부 실시예들을 도시한다. 단면도 1500a 및 1500b에 도시된 바와 같이, 상부 유전체층(218)이 패터닝된 스택(1310) 위에 형성된다. 상부 층간 유전체(ILD)층(220)이 상부 유전체층(218) 위에 배치된다. 상부 유전체층(218)은, 유전체 데이터 기억층(210), 캐핑층(212), 상부 전극(214), 및 마스킹층(216)에 인접하는 제1 측, 및 상부 ILD층(220)에 인접하는 제2 측을 갖는다.
도 16a 및 도 16b는 동작 622에 대응하는 단면도 1600a 및 1600b의 일부 실시예들을 도시한다. 단면도 1600a 및 1600b에 도시된 바와 같이, 상부 금속 상호접속층(221)이 상부 전극(214)에 인접하는 위치에 형성된다. 일부 실시예들에서, 상부 금속 상호접속층(221)은 상부 금속 비아(222) 및 상부 금속 배선(224)을 포함한다. 일부 실시예들에서, 상부 금속 상호접속층(221)은, 상부 유전체층(218)과 마스킹층(216)을 통하여 상부 전극(214)으로 연장하는 개구부를 형성하도록 상부 ILD층(220)을 에칭함으로써 형성될 수도 있다. 다음, 개구부는, 상부 전극(214)의 상부 표면으로부터 상부 금속 배선(224)까지 연장하는 상부 금속 비아(222)를 형성하도록 금속으로 충전된다.
도 17 내지 도 25는, 바닥 유전체층 내에 배치된 스페이서로 둘러싸인 만곡 측벽 바닥 전극을 갖는 RRAM 셀을 형성하는 방법을 도시하는 단면도의 일부 실시예들을 도시한다. 도 17 내지 도 25는 방법 600에 관련하여 설명되었으나, 도 17 내지 도 25에 개시된 구조들은 이러한 방법에 제한되지 않고, 대신 이 방법에 독립한 구조들로서 스탠드 얼론형일 수도 있다는 것이 이해될 것이다.
도 17은 동작 602에 대응하는 단면도 1700의 일부 실시예들을 도시한다. 단면도 1700에 도시된 바와 같이, 바닥 유전체층(702)과 버퍼 유전체층(703)이 하부 금속 상호접속층(202)과 하부 층간 유전체층(204) 위에 형성된다. 일부 실시예들에서, 바닥 유전체층(702)과 버퍼 유전체층(703)은 기상 증착 기술(예컨대, 물리적 기상 증착, 화학적 기상 증착 등)에 의하여 형성될 수도 있다.
도 18은 동작 604에 대응하는 단면도 1800의 일부 실시예들을 도시한다. 단면도 1800에 도시된 바와 같이, 제1 마스킹층(804)이 버퍼 유전체층(803) 위에 형성된다. 바닥 유전체층(802)과 버퍼 유전체층(803)이 제1 마스킹층(804)으로 덮히지 않은 영역에서 에천트(1806)(예컨대, 건식 에천트)에 선택적으로 노출된다. 에천트(1806)는, 버퍼 유전체층(803)의 하부 위치까지 바닥 유전체층(802)을 통하여 연장하는, 비평행 측벽들(1810들)을 갖는 개구부(1808)를 형성한다. 일부 실시예들에서, 개구부(1808)는 만곡 측벽들을 가질 수도 있다. 예컨대, 측벽들(1810들)은, 바닥 유전체층(1802)의 하부 위치로부터 버퍼 유전체층(1803)의 상부 위치까지 경사 감소를 가질 수 있다.
도 19는 동작 606에 대응하는 단면도 1900의 일부 실시예들을 도시한다. 단면도 1900에 도시된 바와 같이, 제1 마스킹층(804)이 제거된다. 스페이서 전구체로서 작용하는 컨포멀(conformal) 유전체층(1902)은, 개구부(1808)의 노출된 표면을 따라 그리고 버퍼 유전체층(1803) 위에 형성된다.
도 20은 동작 608에 대응하는 단면도 2000의 일부 실시예들을 도시한다. 단면도 2000에 도시된 바와 같이, 에칭(예컨대, 건식 에칭)이 수행되어, 컨포멀 유전체층(1902)의 측방향 부분을 제거하고, 버퍼 유전체층(1803)의 상부 표면을 노출시키고, 개구부(1808)의 측벽들(1810들)을 따라 스페이서(434)를 남긴다. 스페이서(434) 또는 버퍼 유전체층(1803)으로 덮히지 않는 바닥 유전체층(1802)의 부분 또한 제거된다. 버퍼 유전체층(1803)은 에칭 스톱층으로서 작용할 수 있어, 밑에 있는 하부 금속 상호접속층(202)이 에칭 동안 손상받는 것으로부터 보호한다.
도 21은 동작 610에 대응하는 단면도 2100의 일부 실시예들을 도시한다. 단면도 2100에 도시된 바와 같이, 도전성층(1102)은 개구부 내에 있고, 버퍼 유전체층(1803) 위에 연장한다.
도 22는 동작 612에 대응하는 단면도 2200의 일부 실시예들을 도시한다. 단면도 2200a에 도시된 바와 같이, 평탄화 처리가 수행되어, 도전성층(1102)으로부터 잉여 도전성 재료들과, 버퍼 유전체 재료와 스페이서 재료의 상부 부분을 버퍼 유전체층(1803)과 스페이서(434)로부터 제거함으로써 편평한 표면을 형성한다. 평탄화 처리에 의하여, 바닥 전극(406)이 상부 위치로부터 하부 위치로 감소하는 폭과 만곡 측벽을 갖게 된다. 만곡 측벽에 대응하여 스페이서(434)가 생성된다. 일부 실시예들에서, 평탄화 처리는 화학 기계적 연마(CMP) 처리를 포함할 수도 있다.
도 23은 동작 614에 대응하는 단면도 2300의 일부 실시예들을 도시한다. 단면도 2300에 도시된 바와 같이, 스택(2310')이 바닥 전극(406)과 버퍼 유전체층(1803) 위에 형성된다. 스택(2310')은, 평면 유전체 데이터 기억층(2302), 이 평면 유전체 데이터 기억층(2302)을 덮는 평면 캐핑층(2304), 이 평면 캐핑층(2304)을 덮는 평면 상부 전극층(2306), 및 이 평면 상부 전극층(2306)을 덮는 평면 마스킹층(2308)을 포함한다. 평면 마스킹층(2308)은, RRAM 셀의 상부 전극을 정의하도록 구성된다. 일부 실시예들에서, 스택(2310')의 상이한 층들은 기상 증착 기술(예컨대, 물리적 기상 증착, 화학적 기상 증착 등)에 의하여 적층될 수도 있다.
도 24는 동작 616에 대응하여 단면도 2400의 일부 실시예들을 도시한다. 단면도 2400에 도시된 바와 같이, 스택(2310')은 평면 마스킹층(216)에 따라 패터닝된다. 스택(2310')은, 평면 마스킹층(216)에 의하여 덮히지 않은 영역에서 에천트(2402)에 스택(2310')을 선택적으로 노출시킴으로써 패터닝된 스택(2310)을 형성하도록 패터닝될 수도 있다.
도 25는 동작 618, 620 및 622에 대응하는 단면도 2500의 일부 실시예들을 도시한다. 단면도 2500에 도시된 바와 같이, 상부 유전체층(218)이 패터닝된 스택(2310) 위에 형성된다. 상부 층간 유전체(ILD)층(220)이 상부 유전체층(218) 위에 배치된다. 상부 금속 상호접속층(221)은 상부 전극(214)에 인접하는 위치에 형성된다. 상부 유전체층(218)은, 유전체 데이터 기억층(210), 캐핑층(212), 상부 전극(214), 및 마스킹층(216)에 인접하는 제1 측과, 상부 ILD층(220)에 인접하는 제2 측을 갖는다. 일부 실시예들에서, 상부 금속 상호접속층(221)은, 상부 유전체층(218)과 마스킹층(216)을 통하여 상부 전극(214)까지 연장하는 개구부를 형성하기 위하여 상부 ILD층(220)을 에칭함으로써 형성될 수도 있다. 다음, 개구부는, 상부 전극(214)의 상부 표면으로부터 상부 금속 배선(224)까지 연장하는 상부 금속 비아(222)를 형성하기 위하여 금속으로 충전된다.
따라서, 본 개시는, RRAM 셀 스위치 효율성을 향상시키는, 스페이서로 둘러싸인 바닥 전극을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀, 및 연관된 형성 방법에 관한 것이다.
일부 실시예들에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 셀에 관한 것이다. RRAM 셀은 하부 층간 유전체(ILD)층으로 둘러싸인 하부 금속 상호접속층을 포함한다. RRAM 셀은 스페이서와 바닥 유전체층으로 둘러싸인 바닥 전극을 더 포함한다. 스페이서와 바닥 유전체층은 하부 금속 상호접속층 또는 하부 ILD층 위에 배치된다. RRAM 셀은, 바닥 전극, 스페이서, 및 바닥 유전체층 위에 배치된, 가변 저항을 갖는 유전체 데이터 기억층을 더 포함한다. RRAM 셀은 유전체 데이터 기억층 위에 배치된 상부 전극을 더 포함한다.
다른 실시예들에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 셀에 관한 것이다. RRAM셀은 하부 층간 유전체(ILD)층으로 둘러싸인 하부 금속 상호접속층을 포함한다. RRAM 셀은, 스페이서로 둘러싸인 상부 부분과, 스페이서의 밑에 있는 바닥 유전체층으로 둘러싸인 하부 부분을 갖는, 하부 금속 상호접속층 또는 하부 ILD층 위에 배치된 바닥 전극을 더 포함한다. 바닥 유전체층은 적어도 스페이서 외부 측벽의 하부 부분에 인접한다. RRRAM 셀은, 바닥 전극과 바닥 유전체층 위에 배치된, 가변 저항을 갖는 유전체 데이터 기억층을 더 포함한다. RRAM 셀은, 유전체 데이터 기억층 위에 배치된 캐핑층, 이 캐핑층 위에 배치된 상부 전극, 및 하부 ILD 층 위에 배치되고, 유전체 데이터 기억층, 캐핑층, 및 상부 전극의 측벽들과 바닥 유전체층의 외부 측벽의 적어도 일부분을 따라 연속하여 연장하며, 상부 전극의 상부 표면을 덮는 상부 유전체층을 더 포함한다.
또다른 실시예들에서, 본 개시는 저항성 랜덤 액세스 메모리(RRAM) 셀을 형성하는 방법에 관한 것이다. 본 방법은, 하부 금속 상호접속층 위에 바닥 유전체층 내에 개구부를 형성하는 것, 및 이 개구부의 측벽들에 인접하는 스페이서를 형성하는 것을 포함한다. 본 방법은, 스페이서에 인접하는 개구부 내에 바닥 전극을 형성하는 것을 더 포함한다. 바닥 전극은 바닥 유전체층과 평면 상부 표면을 공유한다. 본 방법은, 바닥 유전체층과 바닥 전극 위에 가변 저항을 갖는 유전체 데이터 기억층을 형성하는 것을 더 포함한다. 본 방법은, 유전체 데이터 기억층 위에 상부 전극을 형성하는 것을 더 포함한다.
상기는 몇몇 실시예들의 특징들의 개요를 서술하여, 당업자들은 본 개시의 태양을 더욱 잘 이해할 수도 있을 것이다. 당업자들은, 여기서 제시된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 이점들을 달성하기 위하여 다른 처리들 및 구조들을 설계하거나 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있다는 것을 당업자들은 이해해야 한다. 당업자들은 또한, 그러한 등가 구조들은 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수도 있다는 것을 이해해야 한다.
Claims (10)
- 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀로서,
하부 층간 유전체(inter-level dielectric; ILD)층으로 둘러싸인 하부 금속 상호접속층;
스페이서와 바닥 유전체층으로 둘러싸인 바닥 전극으로서, 상기 스페이서와 상기 바닥 유전체층은 상기 하부 금속 상호접속층 또는 상기 하부 ILD층 위에 배치되는 것인 상기 바닥 전극;
상기 바닥 전극, 상기 스페이서, 및 상기 바닥 유전체층 위에 배치되며, 가변 저항을 갖는 유전체 데이터 기억층; 및
상기 유전체 데이터 기억층 위에 배치된 상부 전극
을 포함하는 저항성 랜덤 액세스 메모리 셀. - 제 1 항에 있어서, 상기 바닥 전극은, 상기 스페이서 및 상기 바닥 유전체층과 평면 표면을 공유하는 것인 RRAM 셀.
- 제 1 항에 있어서,
상기 유전체 데이터 기억층과 상기 상부 전극 사이에 배치되고, 상기 유전체 데이터 기억층과 상기 상부 전극의 측벽들과 수직으로 정렬된 측벽을 갖는 캐핑층; 및
상기 바닥 유전체층 위에 배치되며, 상기 바닥 유전체층의 상부 표면으로부터, 상기 유전체 데이터 기억층 및 상기 상부 전극의 측벽들을 따라 연속하여 연장하며, 상기 상부 전극의 상부 표면을 덮는 상부 유전체층으로서, 상기 상부 유전체층은 상기 유전체 데이터 기억층과 상기 상부 전극의 측벽들에 인접하는 것인 상기 상부 유전체층
을 더 포함하는 RRAM 셀. - 제 1 항에 있어서, 상기 바닥 유전체층은, 상기 스페이서를 둘러싸고, 상기 스페이서에 인접하고, 상기 스페이서 밑에서 연장하는 것인 RRAM 셀.
- 제 1 항에 있어서, 상기 바닥 유전체층은, 상기 바닥 전극의 바닥 표면 및 상기 하부 금속 상호접속층의 상부 표면과 평면 바닥 표면을 공유하는 것인 RRAM 셀.
- 제 1 항에 있어서, 상기 바닥 유전체층과 상기 유전체 데이터 기억층 사이에 수직으로 배치되며, 상기 스페이서를 측방향으로 둘러싸도록 배치되며, 상기 스페이서의 상부 외부 측벽에 인접하는 내부 측벽을 갖는 버퍼 유전체층으로서, 상기 버퍼 유전체층은 상기 바닥 유전체층의 재료와는 상이한 재료를 포함하는 것인 상기 버퍼 유전체층을 더 포함하는 RRAM 셀.
- 제 1 항에 있어서, 상기 바닥 전극은,
상기 하부 금속 상호접속층 상에 배치되며, 제1 도전성 재료를 포함하는 제1 바닥 전극층; 및
상기 제1 바닥 전극층 내에 포함되며, 상기 제1 도전성 재료와는 상이한 제2 도전성 재료를 포함하는 제2 바닥 전극층
을 포함하고,
상기 제1 바닥 전극층 및 상기 제2 바닥 전극층은, 평면 표면을 따라 정렬된 상부 표면들을 갖는 것인 RRAM 셀. - 저항성 랜덤 액세스 메모리(RRAM) 셀로서,
하부 층간 유전체(ILD)층으로 둘러싸인 하부 금속 상호접속층;
상기 하부 금속 상호접촉층 또는 상기 하부 ILD층 위에 배치되며, 스페이서로 둘러싸인 상부 부분과 상기 스페이서의 밑에 있는 바닥 유전체층으로 둘러싸인 하부 부분을 갖는 바닥 전극으로서, 상기 바닥 유전체층은 적어도 스페이서 외부 측벽의 하부 부분에 인접하는 것인 상기 바닥 전극;
상기 바닥 전극 및 상기 바닥 유전체층 위에 배치되며, 가변 저항을 갖는 유전체 데이터 기억층;
상기 유전체 데이터 기억층 위에 배치된 캐핑층;
상기 캐핑층 위에 배치된 상부 전극; 및
상기 하부 ILD층 위에 배치되며, 상기 바닥 유전체층의 외부 측벽과, 상기 유전체 데이터 기억층, 상기 캐핑층, 및 상기 상부 전극의 측벽들의 적어도 일부분을 따라 연속하여 연장되며, 상기 상부 전극의 상부 표면을 덮는 상부 유전체층
을 포함하는 RRAM 셀. - 저항성 랜덤 액세스 메모리(RRAM) 셀의 형성 방법으로서,
하부 금속 상호접속층 위에 바닥 유전체층 내에 개구부를 형성하는 것;
상기 개구부의 측벽들에 인접하는 스페이서를 형성하는 것;
상기 스페이서에 인접하는 상기 개구부 내에, 상기 바닥 유전체층과 평면 상부 표면을 공유하는 바닥 전극을 형성하는 것;
상기 바닥 유전체층과 상기 바닥 전극 위에 가변 저항을 갖는 유전체 데이터 기억층을 형성하는 것; 및
상기 유전체 데이터 기억층 위에 상부 전극을 형성하는 것
을 포함하는 RRAM 셀의 형성 방법. - 제 9 항에 있어서, 상기 스페이서는, 상기 개구부의 표면들을 따라 상기 바닥 유전체층 위에 컨포멀(conformal) 유전체층을 형성하는 것; 및 상기 컨포멀 유전체층의 측방향 부분을 제거하도록 에칭을 수행하는 것에 의해 형성되는 것인 RRAM 셀의 형성 방법.
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