TWI728205B - 電阻式隨機存取記憶體裝置、記憶體裝置及其形成方法 - Google Patents

電阻式隨機存取記憶體裝置、記憶體裝置及其形成方法 Download PDF

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Abstract

本發明實施例係關於電阻式隨機存取記憶體裝置。在一些實施例中,電阻式隨機存取記憶體裝置包含下電極設置於導電下部內連線層上,上電極位於下電極之上,以及多層資料儲存結構介於下電極與上電極之間。多層資料儲存結構具有第一和第二子層。第一子層具有來自於第一組金屬的第一金屬、來自於第二組金屬之第二金屬的第一濃度以及氧。第二子層具有來自於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度以及氧。非零第二濃度小於第一濃度,並且使得形成於第二子層內的導電細絲寬於形成於第一子層內的導電細絲。

Description

電阻式隨機存取記憶體裝置、記憶體裝置及其形 成方法
本發明實施例係有關於電阻式隨機存取記憶體裝置的製造技術,且特別關於具有多層資料儲存結構的電阻式隨機存取記憶體裝置及其形成方法。
許多現代的電子裝置含有配置來儲存資料的電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。揮發性記憶體在供電時儲存資料,而非揮發性記憶能在移除供電時儲存資料。針對下一代非揮發性記憶體技術,電阻式隨機存取記憶體(resistive random access memory,RRAM)是很有希望的候選者,因為電阻式隨機存取記憶體的結構簡單並且相容於互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)邏輯製造製程。
本發明的一些實施例提供電阻式隨機存取記憶體裝置。此電阻式隨機存取記憶體裝置包含下電極在導電下部內連線結構上,上電極在下電極上,以及多層資料儲存結構介於下電極和上電極之間。多層資料儲存結構包含第一子層和第二子層。第一子層具有來自於第一組金屬的第一金屬、來自於第 二組金屬之第二金屬的第一濃度和氧。第二子層具有來自於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度和氧,其中非零第二濃度小於第一濃度。
本發明的一些實施例提供電阻式隨機存取記憶體裝置。此電阻式隨機存取記憶體裝置包含下電極位於被下部層間介電層包圍的下部內連線層上,上電極位於下電極上,多層資料儲存結構介於下電極和上電極之間,且多層資料儲存結構包含複數個子層,這些子層各自具有來自於第一組金屬的金屬,來自於第二組金屬之金屬,第二組金屬的金屬不同於第一組金屬中的那些金屬,以及氧。此電阻式隨機存取記憶體裝置還包含蓋層介於上電極和下電極之間,並且其中這些子層具有來自於第二組金屬之金屬的濃度隨著與蓋層的距離減少而減少。
本發明的一些實施例提供電阻式隨機存取記憶體裝置的形成方法。此方法包含在下部內連線層上形成一或多個下電極膜,在一或多個下電極膜上方形成具有可變電阻的多層資料儲存元件,其中多層資料儲存元件包含複數個子層,這些子層各自具有來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧,且其中這些子層具有來自於第二組金屬的金屬的濃度隨著與一或多個下電極膜的距離改變而改變。此方法還包含在多層資料儲存元件上形成上電極膜,以及將上電極膜圖案化以形成上電極,將多層資料儲存元件圖案化以形成多層資料儲存結構,以及將一或多個下電極膜圖案化以形成下電極。
100、300、400、500、600:積體晶片
101、301、401、620:電阻式隨機存取記憶體裝置
102:基底
104:層間介電結構
106、402:下部內連線層
108、408:下電極
110、302、414、502:多層資料儲存結構
112、304、416、504、1002:第一子層
114、306、418、506、1004:第二子層
116、420:上電極
118:上部內連線層
200、310:曲線圖
202、312:第一金屬的濃度
204、314:第二金屬的濃度
206、316:氧濃度
208:第一區
210、318:第二區
210a、318a:第一子區
210b、318b:第二子區
212:第三區
308:第三子層
318c:第三子區
404:下部層間介電層
406、702:下部介電層
410:第一下電極層
412:第二下電極層
421:阻擋層
422:側壁間隔物
424:遮罩層
426:上部介電層
428:上部層間介電層
429:上部內連線結構
430:上部金屬通孔
432:上部金屬線
508:蓋層
602:半導體基底
603:電晶體
604:井區
605:通道區
606s:源極區
606d:汲極區
608:閘極結構
610:閘極介電層
612:閘極電極
614:隔離區
616a:接觸件
616b:金屬線層
616c:金屬通孔層
618:第一層間介電結構
700、800、900、1000、1100、1200、1300、1400、1500、1600、1700:剖面示意圖
802:第一遮罩層
804:第一蝕刻劑
806:開口
901:下電極結構
902:第一下電極膜
904:第二下電極膜
1001:多層資料儲存元件
1102:蓋膜
1202:上電極膜
1302:第二蝕刻劑
1502:第三蝕刻劑
1800:方法
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828:動作
C1、C2:峰值
d:距離
SL:源極線
t、t1、t2、tn:厚度
WL:字線
藉由以下的詳述配合所附圖式,可以更加理解本發明實施例的觀點。值得注意的是,根據業界標準慣例,各個不同部件(feature)未必按照比例繪製。事實上,為了討論的明確易懂,各個不同部件的尺寸可隨意增加或減少。
第1圖說明具有多層資料儲存結構的電阻式隨機存取記憶體(RRAM)裝置之一些實施例的剖面示意圖,多層資料儲存結構配置為提供耐久性和資料保留的良好平衡。
第2圖說明一些實施例的曲線圖,其顯示電阻式隨機存取記憶體(RRAM)裝置之多層資料儲存結構內的金屬和氧濃度為位置的函數。
第3A至3B圖說明包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的一些其他的實施例,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
第4圖說明包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的一些其他的實施例的剖面示意圖,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
第5圖說明包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的一些其他的實施例的剖面示意圖,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
第6圖說明包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的一些實施例的剖面示意圖,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
第7至17圖說明一些實施例的剖面示意圖,其顯示形成包 括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的方法,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
第18圖說明形成包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片的方法之一些實施例的流程圖,此電阻式隨機存取記憶體(RRAM)具有多層資料儲存結構。
以下內容提供許多不同的實施例或範例,用於實施本發明實施例的不同部件。以下描述了組件和配置的具體範例,以簡化本發明實施例。當然,這些僅僅是範例,並非意圖限制本發明實施例。舉例而言,敘述中若提及第一部件形成於第二部件之上,可能包含形成第一和第二部件直接接觸的實施例,也可能包含額外的部件形成於第一和第二部件之間,使得第一和第二部件不會直接接觸的實施例。另外,本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚,其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者,在以下敘述中可使用空間上相關措辭,例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語,以便描述一元件或部件與其他元件或其他部件之間如圖所示之關係。此空間相關措辭除了包含圖式所描繪之方位,還包含裝置在使用或操作中的不同方位。裝置可以朝其他方位定位(旋轉90度或在其他方位),且在此使用的空間相關描述可依此相應地解讀。
電阻式隨機存取記憶體(resistive random access memory,RRAM)裝置配置成藉由在對應於不同資料狀態的不同電阻值之間切換來儲存資料。為了實現這樣的“電阻切換”(resistive swithcing),電阻式隨機存取記憶體(RRAM)裝置具有下電極,其與上電極被具有可變電阻的資料儲存層隔開。電阻切換允許電阻式隨機存取記憶體(RRAM)裝置在高電阻狀態與低電阻狀態之間改變資料儲存層的電阻值,其中高電阻狀態對應於第一資料狀態(例如,“0”),且低電阻狀態對應於第二資料狀態(例如,“1”)。
資料儲存層通常包括高介電常數(high-k)的介電材料,此介電材料能回應施加的偏壓而改變其內電阻。目前有各種高介電常數的介電材料用於電阻式隨機存取記憶體(RRAM)裝置。不同的高介電常數的介電材料提供具有不同特性的電阻式隨機存取記憶體(RRAM)裝置。舉例而言,一些高介電常數的介電材料可提供良好的耐久性,而其他高介電常數的介電材料可提供良好的資料保留。然而,可理解的是,大部分高介電常數的介電材料無法同時提供良好的耐久性和良好的資料保留。
本發明實施例係有關於具有多層介電質資料儲存結構的電阻式隨機存取記憶體(RRAM)裝置以及其形成方法,此多層介電質資料儲存結構配置為提供良好的耐久性和資料保留。在一些實施例中,電阻式隨機存取記憶體(RRAM)裝置包括下電極設置於被下部層間介電層(inter-level dielectric layer)圍繞的下部內連線層上。上電極設置於下電極上,且多層資料儲存結構介於下電極與上電極之間。多層資料儲存結構 具有第一和第二子層。第一子層具有來自於第一組金屬的第一金屬、來自於第二組金屬之第二金屬的第一濃度以及氧。第二子層具有來於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度以及氧。非零第二濃度小於第一濃度,並且使得在第二子層內形成的導電細絲(conductive filament)寬於在第一子層內形成的導電細絲。在不同子層內之導電細絲的寬度使多層資料儲存結構能夠對電阻式隨機存取記憶體(RRAM)裝置提供耐久性和資料保留的良好平衡。
第1圖說明包含電阻式隨機存取記憶體(RRAM)裝置的積體晶片100之一些實施例的剖面示意圖,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構,其配置為提供耐久性和資料保留之良好平衡。
積體晶片100包含電阻式隨機存取記憶體裝置101,其被層間介電(inter-level dielectric,ILD)結構104圍繞且排列於基底102之上。電阻式隨機存取記憶體裝置101包括下電極108、多層資料儲存結構110和上電極116。下電極108與基底102被一或多個下部內連線層106(例如金屬通孔(via)及/或金屬線)分開。多層資料儲存結構110排列於下電極108上。上電極116設置於多層資料儲存結構110與上部內連線層118(例如金屬通孔及/或金屬線)之間。
多層資料儲存結構110配置為藉由在高電阻狀態與低電阻狀態之間經歷可逆的變化來儲存資料狀態,高電阻狀態與第一資料狀態(例如,“0”)相關聯,低電阻狀態與第二資料狀態(例如,“1”)相關聯。舉例而言,為了在多層資料儲存 結構110內達到低電阻狀態,可對下電極108和上電極116施加第一組偏壓條件。第一組偏壓條件可驅使氧從多層資料儲存結構110到上電極116,藉此形成跨越多層資料儲存結構110之氧空缺的導電細絲。或者,為了在多層資料儲存結構110內達到高電阻狀態,可對下電極108和上電極116施加第二組偏壓條件。第二組偏壓條件可藉由驅使氧從上電極116到多層資料儲存結構110來破壞導電細絲。
多層資料儲存結構110包括複數個子層112至114,其各自具有來自於第一組金屬(A)的金屬、來自於第二組金屬(B)的金屬以及氧,第二組金屬(B)與第一組金屬(A)不同。在一些實施例中,在第一組金屬(A)內的金屬不在第二組金屬(B)內,反之亦然。這些子層112至114具有來自於第二組金屬的金屬濃度,其隨著與下電極108的距離改變而改變(亦即,這些子層112至114各自包括具有不同濃度的B之ABO,B的濃度隨著與下電極108的距離改變而改變)。在一些實施例中,子層內之來自於第二組金屬的金屬濃度可與子層內之氧空缺的密度成比例關係(例如,第一子層112具有來自於第二組金屬之金屬的第一濃度,第二子層114具有來自於第二組金屬之金屬的第二濃度,其中第一子層112具有較高的氧空缺密度,且第二濃度低於第一濃度)。
在一些實施例中,這些子層112至114具有來自於第二組金屬的金屬濃度,這些金屬濃度隨著與下電極108的距離增加而減少。舉例而言,多層資料儲存結構110可包括第一子層112和在第一子層112上的第二子層114。第一子層112具有 來自於第一組金屬的第一金屬、來自於第二組金屬之第二金屬的第一濃度以及氧。第二子層114具有來自於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度以及氧,其中非零第二濃度低於第一濃度。在一些實施例中,第一金屬可包括與第三金屬相同的元素,並且第二金屬可包括與第四金屬相同的元素。在其他實施例中,第一金屬可包括與第三金屬不同的元素,並且第二金屬可包括與第四金屬不同的元素。
因為非零第二濃度小於第一濃度,所以在第一子層112內可形成相對窄的導電細絲(例如,由高的空缺密度產生),並且在第二子層114內可形成較寬的導電細絲。在第一子層112內之相對窄的導電細絲提供良好的資料保留,但其耐久性相對較差,而在第二子層114內之較寬的導電細絲提供良好的耐久性,但其資料保留相對較差。因此,藉由使用具有來自於第二組金屬之不同金屬濃度的多個子層,多層資料儲存結構110可以對電阻式隨機存取記憶體裝置101提供耐久性和資料保留的良好平衡。
第2圖說明曲線圖200,其顯示電阻式隨機存取記憶體裝置之多層資料儲存結構內的金屬和氧濃度為位置之函數的一些實施例。沿著曲線圖200的x軸說明電阻式隨機存取記憶體裝置內的位置;沿著曲線圖200的y軸說明來自於第一組金屬之第一金屬的濃度202、來自於第二組金屬之第二金屬的濃度204以及氧濃度206。
如曲線圖200所示,在第二區210內的第一金屬的 濃度202和第二金屬的濃度204大於在第一區208內或在第三區212內之第一金屬的濃度202和第二金屬的濃度204,其中第二區210對應於多層資料儲存結構(例如,第1圖的多層資料儲存結構110),第一區208對應於下電極(例如,第1圖的下電極108),且第三區212對應於上電極(例如,第1圖的上電極116)。在第二區210內,第一子區210a內之第二金屬的濃度204具有峰值C2大於第二子區210b內之第二金屬的濃度204的峰值C1,其中第一子區210a對應於第一子層(例如,第1圖的第一子層112),且第二子區210b對應於第二子層(例如,第1圖的第二子層114)。在一些實施例中,第二子區210b內之第一金屬的濃度202可大於第一子區210a內之第一金屬的濃度202。
在一些實施例中,第一子區210a內之第二金屬的濃度204可在約50%至約100%之間的第一範圍內。在一些其他的實施例中,在第一子區210a內之第二金屬的濃度204可在約50%至約80%之間的第一範圍內。在一些實施例中,第二子區210b內之第二金屬的濃度204可在約30%至約60%之間的第二範圍內。在一些其他的實施例中,第二子區210b內之第二金屬的濃度204可在約50%至約60%之間的第二範圍內。
第3A至3B圖說明包括電阻式隨機存取記憶體(RRAM)裝置之積體晶片300的一些其他的實施例,此電阻式隨機存取記憶體(RRAM)裝置具有多層資料儲存結構。
積體晶片300包括具有多層資料儲存結構302的電阻式隨機存取記憶體裝置301,此多層資料儲存結構302包括排列於下電極108和上電極116之間的複數個子層304至308。多層 資料儲存結構302包括第一子層304、排列於第一子層304上的第二子層306以及排列於第二子層306上的第三子層308。第一子層304、第二子層306和第三子層308各自地包括來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧。第一子層304具有來自於第二組金屬之金屬的第一濃度,第二子層306具有來自於第二組金屬之金屬的第二濃度,第二濃度低於第一濃度,並且第三子層308具有來自於第二組金屬之金屬的第三濃度,第三濃度低於第二濃度。
在一些實施例中,第一子層304內之來自於第一組金屬的金屬與第二子層306內和第三子層308內之來自於第一組金屬的金屬為相同元素。相似地,第一子層304內之來自於第二組金屬的金屬可與第二子層306內和第三子層308內之來自於第二組金屬的金屬為相同元素。或者,第一子層304內之來自於第一組金屬的金屬可與第二子層306內及/或第三子層308內之來自於第一組金屬的金屬為不同元素。相似地,第一子層304內之來自於第二組金屬的金屬可與第二子層306內及/或第三子層308內之來自於第二組金屬的金屬為不同元素。
在一些實施例中,一或多個附加的子層(未顯示)可以排列於第二子層306和第三子層308之間,此一或多個附加的子層具有來自於第二組金屬的金屬濃度,其介於第二濃度和第三濃度之間,並且隨著與第二子層306的距離增加而減少。
在一些實施例中,多層資料儲存結構302的厚度t可在約20埃(angstrom)至約100埃之間的範圍內。在一些實施例中,這些子層304至308的厚度(t1...tn)可在約5埃至約50埃之間 的範圍內。
第3B圖說明一些實施例的曲線圖310,其顯示在電阻式隨機存取記憶體裝置301內之金屬和氧的濃度為位置的函數。沿著曲線圖310的x軸說明在電阻式隨機存取記憶體裝置301內的位置;沿著曲線圖310的y軸說明來自於第一組金屬的第一金屬的濃度312、來自於第二組金屬的第二金屬的濃度314以及氧濃度316。
如曲線圖310所示,在對應於多層資料儲存結構302的第二區318內,第一子區318a內之第二金屬的濃度314大於第二子區318b內之第二金屬的濃度314,並且第二子區318b內之第二金屬的濃度314大於第三子區318c內之第二金屬的濃度314。
第4圖說明包括電阻式隨機存取記憶體裝置的積體晶片400之一些其他實施例的剖面示意圖,此電阻式隨機存取記憶體裝置具有多層資料儲存結構。
積體晶片400包括排列於下部內連線層402上的電阻式隨機存取記憶體裝置401。下部內連線層402被下部層間介電層(ILD)404圍繞。在一些實施例中,下部內連線層402可包括設置於電阻式隨機存取記憶體裝置401與基底102之間的複數個內連線層(例如,金屬線、通孔等)中的一個。下部內連線層402可包括導電金屬,例如銅、鋁及/或鎢。下部介電層406位於下部內連線層402之上。
電阻式隨機存取記憶體裝置401包括下電極408、具有可變電阻的多層資料儲存結構414以及上電極420。下電極 408自下部介電層406上方延伸至下部內連線層402。在一些實施例中,下電極408可包括第一下電極層410和排列於第一下電極層410上的第二下電極層412。在一些實施例中,下電極408和上電極420可包括金屬,例如鉭(Ta)及/或鈦(Ti)及/或氮化鈦(TiN)及/或氮化鉭(TaN)。在一些實施例中,第一下電極層410可包括擴散阻障層(例如氮化鉭),並且第二下電極層412可包括金屬(例如,鈦、氮化鈦)。
多層資料儲存結構414位於下電極408上。在一些實施例中,多層資料儲存結構414可直接接觸下電極408。多層資料儲存結構414包括複數個子層416至418。這些子層416至418各自地具有來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧。在一些實施例中,第一組金屬可包括鈦(titanium)、鉿(hafnium)和鋯(zirconium),並且第二組金屬可包括鋁(aluminum)、鉭(tantalum)、釩(vanadium)、釔(yttrium)和鑭(lanthanum)。在一些這樣的實施例中,舉例而言,第一子層416可包括氧化鈦鋁、氧化鉿鉭或氧化鋯鑭,並且第二子層418可包括氧化鈦鋁、氧化鉿鉭或氧化鋯鑭。
這些子層416至418具有來自於第二組金屬之一或多個金屬的濃度,其隨著與下電極408的距離改變(例如,增加)而改變(例如,減少)。舉例而言,在一些實施例中,這些子層416至418包括第一子層416和第二子層418,其中第一子層416具有來自於第二組金屬之金屬的第一濃度,第二子層418具有來自於第二組金屬之金屬的第二濃度。第一濃度配置為使得相對窄的導電細絲形成於第一子層416內(例如,因為在第一子層 416內的高空缺密度),這提供電阻式隨機存取記憶體裝置401具有良好的資料保留(例如良好的切換容許度(switching window),較少的拖尾(tailing)),並且第二濃度配置為使得較寬的導電細絲形成於第二子層418內,這提供電阻式隨機存取記憶體裝置401具有良好的耐久性(例如,在循環過程中較少的失效位元(bits))。
在一些實施例中,這些子層416至418之各自的一個子層內之來自於第二組金屬的金屬濃度可大致上為恆定的。在這樣的實施例中,這些子層416至418內之來自於第二組金屬的金屬濃度可隨著與下電極408的距離增加而階梯式(step-wise manner)漸少。在其他實施例中,這些子層416至418之各自的一個子層內之來自於第二組金屬的金屬濃度可具有梯度的(gradient)濃度。在一些實施例中,這些子層416至418內之來自於第二組金屬的金屬之梯度濃度可採用階梯式(step-wise manner)分開。在其他實施例中,這些子層416至418內之來自於第二組金屬之金屬的梯度濃度可藉由分段連續函數(piecewise continuous function)定義。
在一些實施例中,複數個子層416至418可以是相同材料。舉例而言,複數個子層416至418可包括具有不同鋁濃度的複數個氧化鈦鋁層。在其他實施例中,複數個子層416至418可包括不同材料。舉例而言,複數個子層416至418可包括氧化鈦鋁之第一子層416以及氧化鉿鉭之第二子層418。在這樣的實施例中,在複數個子層416至418內之來自於第二組金屬(例如鋁和鉭)的金屬濃度在垂直於下電極408之上表面的方向 上減少。
在一些實施例中,可在上電極420上設置遮罩層424。在一些實施例中,遮罩層424可包括氮氧化矽(SiON)硬遮罩層、二氧化矽(SiO2)硬遮罩層或電漿增強氮化矽(plasma enhanced SiN,PE-SiN)硬遮罩。在一些實施例中,在上電極420和遮罩層424的兩側設置側壁間隔物422。在遮罩層424上方於圍繞上部內連線結構429接觸上電極420的位置設置上部層間介電層428。上部內連線結構429包括上部金屬通孔430,其穿過遮罩層424自上電極420延伸至上部金屬線432。
在一些實施例中,在電阻式隨機存取記憶體裝置401上設置上部介電層426。上部介電層426自鄰接遮罩層424之頂面的第一位置持續地延伸至鄰接下部介電層406之頂面的第二位置。上部介電層426將電阻式隨機存取記憶體裝置401與上部層間介電層428隔開。在一些實施例中,上部介電層426可包括例如氮化矽或氧化矽。
第5圖說明包括電阻式隨機存取記憶體裝置的積體晶片500之一些其他實施例的剖面示意圖,此電阻式隨機存取記憶體裝置具有多層資料儲存結構。
積體晶片500包括具有蓋層508之電阻式隨機存取記憶體裝501,蓋層508安排於多層資料儲存結構502與上電極420之間。蓋層508配置為儲存氧,這可促進在多層資料儲存結構502內的電阻變化。在一些實施例中,蓋層508可包括金屬或氧濃度相對低的金屬氧化物。舉例而言,在一些實施例中,蓋層508可包括金屬,例如鈦(Ti)、鉭(Ta)、鋯(Zr)、鉿(hf)、鉑(Pt) 及/或鋁(Al)。在其他實施例中,蓋層508可包括金屬氧化物,例如氧化鈦(TiO)、氧化鉭(TaO)、氧化鋁(AlO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鍺(GeO)、氧化銫(CeO)。
多層資料儲存結構502具有複數個子層504至506,這些子層504至506具有來自於第二組金屬之一或多種金屬的濃度,金屬濃度隨著與蓋層508的距離漸少而減少。舉例而言,因為蓋層508安排於多層資料儲存結構502上方,所以第一子層504具有來自於第二組金屬之金屬的第一濃度,其大於第二子層506內之來自於第二組金屬之金屬的第二濃度。在一些實施例中,蓋層508直接接觸複數個子層504至506中之具有來自於第二組金屬之最高金屬濃度的一層。
在另一些實施例中,蓋層508可安排於下電極408與多層資料儲存結構502之間。在這樣的實施例中,因為蓋層508安排於多層資料儲存結構502下方,並且因為這些子層的第一金屬的濃度隨著與蓋層的距離減少而減少,所以第一子層502具有來自於第二組金屬之金屬的第一濃度,其小於在第二子層504內之來自於第二組金屬之金屬的第二濃度。
在一些實施例中,在多層資料儲存結構502內之複數個子層504至506可具有彼此橫向偏移的最外側壁。舉例而言,在一些實施例中,複數個子層504至506中最上一層可具有最外側壁,其自多層資料儲存結構502的最外側壁橫向退後設置距離d。
第6圖說明包括電阻式隨機存取記憶體裝置之積體晶片600的一些實施例的剖面示意圖,此電阻式隨機存取記 憶體裝置具有多層資料儲存結構。
積體晶片600包括設置於半導體基底602內的井區604。在井區604內安排電晶體603。電晶體603包括源極區606s,源極區606s與汲極區606d被通道區605隔開。在通道區605上安排閘極結構608。閘極結構608包括閘極電極612,閘極電極612與通道區605被閘極介電層610隔開。在一些實施例中,可在半導體基底602內的隔離區614(例如,淺溝槽隔離區)之間安排電晶體603。
在半導體基底602上安排第一層間介電結構618。在一些實施例中,第一層間介電結構618可包括一或多層的氧化物、低介電常數(low-k)介電質或極低介電常數(ultra low-k)介電質。複數個內連線層包含接觸件616a、金屬線層616b以及金屬通孔層616c被第一層間介電結構618圍繞。在一些實施例中,複數個接觸件616a、金屬線層616b以及金屬通孔層616c可包括銅、鎢及/或鋁。金屬線層616b包括源極線SL,源極線SL包括電性耦接至源極區606s的第一內連接線路。在一些實施例中,可在第二金屬線層中安排源極線SL,源極線SL透過接觸件616a、第一金屬線層和第一金屬通孔層連接至源極區606s。金屬線層616b更包括字線(word line)WL,字線WL包括電性耦接至閘極電極612的第二內連接線路。在一些實施例中,可在第一金屬線層b中安排字線WL,字線WL透過接觸件的方式連接至閘極電極612。
在第一層間介電結構618上方安排電阻式隨機存取記憶體裝置620。電阻式隨機存取記憶體裝置620包括下電極 408,下電極408與第一層間介電結構618被下部介電層406垂直地隔開。下電極408透過複數個內連線層直接連接至汲極區606d。電阻式隨機存取記憶體裝置620更包括位於下電極408上方的多層資料儲存結構414,以及設置於多層資料儲存結構414上方的上電極420。多層資料儲存結構414包括複數個子層,這些字層各自地具有來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧。在一些實施例中,這些子層具有來自於第二組金屬之一或多個金屬濃度,其隨著與下電極408的距離增加而漸少。
在一些實施例中,可在上電極420的上表面內設置凹陷,凹陷位於下部介電層406內之開口正上方的位置。可採用阻擋層421(例如,抗反射層)填充凹陷。在一些這樣的實施例中,上部金屬通孔430在從凹陷橫向偏移的位置接觸上電極420的上表面。
第7至17圖說明一些實施例的剖面示意圖700至1700,其顯示包含電阻式隨機存取記憶體裝置的積體晶片的形成方法,此電阻式隨機存取記憶體裝置具有多層資料儲存結構,其配置為提供耐久性和資料保留的良好平衡。儘管第7至17圖是關於方法的描述,可理解的是,第7至17圖中所揭露的結構並不受限於這樣的方法,而是可以視為獨立於此方法之外的結構。
如第7圖的剖面示意圖700所示,在基底102上的下部層間介電層404內形成下部內連線層402。基底102可以是任何種類的半導體本體(例如,矽、SiGe、絕緣體上的矽 (silicon-on-insulator,SOI)等),例如半導體晶圓及/或晶圓上的一或多個裸晶(die),以及與其相關聯之任何其他種類的半導體及/或磊晶層。在一些實施例中,可透過選擇性蝕刻下部層間介電層404(例如氧化物、低介電常數介電質或極低介電常數介電質)在下部層間介電層404內定義出開口。接著,沉積金屬(例如銅、鋁等)來填充開口,並且實施平坦化製程(例如化學機械研磨製程(chemical mechanical planarization process))移除多餘的金屬,以形成下部內連線層402。
在下部內連線層402和下部層間介電層404上形成下部介電層702。在一些實施例中,下部介電層702可包括氮化矽(SiN)、碳化矽(SiC)或相似的複合介電膜。在一些實施例中,可經由沉積技術(例如,物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD,PE-CVD)、原子層沉積(atomic layer deposition,ALD)、濺鍍(sputtering))形成下部介電層702至其厚度在約200埃至約300埃之間的範圍內。
如第8圖的剖面示意圖800所示,在下部介電層702(第7圖)上形成第一遮罩層802。接著,在未被第一遮罩層802覆蓋的區域中將下部介電層702(第7圖)選擇性地暴露於第一蝕刻劑804(例如,乾式蝕刻劑)。第一蝕刻劑804在下部介電層406中定義出開口806,開口806穿過下部介電層406延伸至下部內連線層402。
如第9圖的剖面示意圖900所示,在下部內連線層 402和下部介電層406上形成下電極結構901。在一些實施例中,藉由沉積一或多個下電極膜902至904形成下電極結構901。
舉例而言,可藉由沉積第一下電極膜902,並且接續形成第二下電極膜904在第一下電極膜902上來形成下電極結構901。第一下電極膜902自開口806內延伸至覆蓋下部介電層406的位置。在一些實施例中,第一下電極膜902可包括例如氮化鉭(TaN)或氮化鈦(TiN)。後續可實施平坦化製程(例如化學機械研磨製程)。在一些實施例中,平坦化製程使得第一下電極膜902在下部介電層406上的厚度在約100埃至約300埃之間的範圍內。在第一下電極膜902上形成第二下電極膜904。在一些實施例中,第二下電極膜904可包括鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮化鉿(HfN)或氮化鉭(TaN)。在一些實施例中,可形成第二下電極膜904的厚度在約100埃至約200埃之間的範圍內。
如第10圖所示,在下電極結構901上形成多層資料儲存元件1001。多層資料儲存元件1001包含複數個子層1002至1004。複數個子層1002至1004各自地具有來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧,第二組金屬不同於第一組金屬。在一些實施例中,第一組金屬內的金屬不在第二組金屬中。複數個子層1002至1004具有來自於第二組金屬的金屬濃度,其在垂直於下電極結構901的上表面的方向上減少。
在一些實施例中,複數個子層1002至1004可具有來自於第二組金屬的金屬濃度,其隨著與蓋層的距離減少而減少。舉例而言,在蓋層形成於多層資料儲存元件1001上傷(如第11圖所示)的一些實施例中,複數個子層1002至1004具有來 自於第二組金屬的金屬濃度,其隨著與下電極結構901的距離增加而減少。在蓋層形成於多層資料儲存元件1001下方(未顯示)的其他實施例中,複數個子層1002至1004可具有來自於第二組金屬的金屬濃度,其隨著與下電極結構901的距離減少而減少。
在各種實施例中,多層資料儲存元件1001可包括雙層結構(亦即具有兩個子層)或多層結構(亦即具有三個或更多的子層)。舉例而言,在一些實施例中,複數個子層1002至1004可包括形成於下電極結構901上的第一子層1002和形成於第一子層1002上的第二子層1004。第一子層1002具有來自於第一組金屬的第一金屬、來自於第二組金屬之第二金屬的第一濃度以及氧。第二子層1004具有來自於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度以及氧。在一些實施例中,第一濃度可在約50%至約100%之間的第一範圍內,且第二濃度在約30%至約60%之間的第二範圍內。
在一些實施例中,第一組金屬可包括鈦、鉿和鋯,並且第二組金屬可包括鋁、鉭和鑭。在一些這樣的實施例中,舉例而言,第一子層1002可包括氧化鈦鋁、氧化鉿鉭或氧化鋯鑭,並且第二子層1004可包括氧化鈦鋁、氧化鉿鉭或氧化鋯鑭。
在一些實施例中,複數個子層1002至1004可以是相同材料。舉例而言,複數個子層1002至1004可以為氧化鈦鋁層,其中鋁濃度隨著與蓋層的距離減少而減少。在其他實施例中,複數個子層1002至1004可以是不同材料。舉例而言,複數個子層可以是氧化鈦鋁的第一子層以及氧化鉿鉭的第二子 層,其中鋁濃度和鉭濃度隨著與蓋層的距離減少而減少。
可經由沉積技術(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、濺鍍、原子層沉積(ALD)等)形成複數個子層1002至1004。在一些實施例中,可形成多層資料儲存元件1001的厚度t在約20埃至約100之間的範圍內。在一些實施例中,可透過分開的沉積製程形成複數個子層1002至1004的厚度t1至t2在約5埃至約50埃之間的範圍內。在一些實施例中,可原位(in-situ)沉積(例如,不破壞製程腔室的真空)複數個子層1002至1004。
如第11圖的剖面示意圖1100所示,在一些實施例中,可在多層資料儲存元件1001上形成蓋膜1102。在各種實施例中,蓋膜1102可包括鈦(Ti)、鉭(Ta)、鉿(Hf)、鋁(Al)或相似的材料。在另一些實施例中,可在形成多層資料儲存元件1001之前形成蓋膜1102,使得蓋膜1102介於下電極結構901與多層資料儲存元件1001之間。在一些實施例中,可經由沉積技術(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、濺鍍、原子層沉積(ALD)等)形成蓋膜1002。
如第12圖的剖面示意圖1200所示,在多層資料儲存元件1001上形成上電極膜1202。在一些實施例中,上電極膜1202可包括金屬,例如鈦(Ti)及/或鉭(Ta)。在一些實施例中,可經由沉積技術(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、濺鍍(sputtering)、原子層沉積(ALD)等)形成上電極膜1202。
如第13圖的剖面示意圖1300所示,對上電極膜1202(第12圖)實施第一圖案化製程。在一些實施例中,第一圖案化製程包括在上電極膜1202(第12圖)上形成遮罩層1304,並且之後將上電極膜1202(第12圖)暴露於第二蝕刻劑1302,第二蝕刻劑1302用以藉由選擇性地移除上電極膜1202(第12圖)未被遮住的部分來定義上電極420。在一些實施例中,第二蝕刻劑1302也可移除蓋膜1102(第12圖)未被遮住的部分。
在各種實施例中,第二蝕刻劑1302可包括具有蝕刻化學品的乾式蝕刻劑,蝕刻化學品包括含氟物質(例如,CF4、CHF3、C4F8等),或者第二蝕刻劑1302可包括濕式蝕刻劑,濕式蝕刻劑包括氫氟酸(hydrofluoric acid,HF)。在一些實施例中,第一圖案化製程可減少遮罩層1304的厚度。舉例而言,在一些實施例中,第一圖案化製程可將遮罩層1304的厚度減少約70%至約85%之間的範圍(例如,自約550埃減少至約100埃)。
在一些實施例中,上電極膜1202(第12圖)的過蝕刻可造成部分的多層資料儲存元件1001被蝕刻。舉例而言,在一些實施例中,部分的第二子層1004可被蝕刻移除,使得第二子層1004的側壁自多層資料儲存元件1001的最外側壁(例如,自第一子層1002的最外側壁)橫向退縮。
如第14圖的剖面示意圖1400所示,可在上電極420的兩側上形成側壁間隔物422。在一些實施例中,形成側壁間隔物422可藉由使用沉積技術(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、原子層沉積(ALD)、濺鍍等)在基底102上沉積間隔物層,隨後蝕刻間 隔物層以自水平表面移除間隔物層,留下沿著上電極420之兩側的間隔物層做為側壁間隔物422。在各種實施例中,間隔物層可包括氮化矽、二氧化矽(SiO2)、氮氧化矽(例如,SiON)或相似材料。在各種實施例中,可形成間隔物層422的厚度在約400埃至約600埃之間的範圍內。
如第15圖的剖面示意圖1500所示,實施第二圖案化製程以定義多層資料儲存結構414和下電極408。在一些實施例中,根據包括遮罩層1304和側壁間隔物422的遮罩,第二圖案化製程選擇性地將多層資料儲存元件1001(第14圖)和下電極結構901(第14圖)暴露於第三蝕刻劑1502。第三蝕刻劑1502用以移除多層資料儲存元件1001(第4圖)和下電極結構901(第14圖)未被遮住的部分。在各種實施例中,第三蝕刻劑1502可包括乾式蝕刻劑或濕式蝕刻劑。
在一些實施例中,第二圖案化製程可減少下部介電層406之未被遮住區域的厚度。舉例而言,在一些實施例中,第二圖案化製程可將下部介電層406之未被遮住區域的厚度減少約20%至約35%之間的範圍(例如,自約270埃減少至約220埃)。減少下部介電層406之未被遮住區域的厚度使得下部介電層406在下電極408之下方的厚度大於其在下電極408之外的厚度。
如第16圖的剖面示意圖1600所示,在基底102上方形成上部介電層426。隨後在上部介電層426上形成上部層間介電層428。上部介電層426具有鄰接下電極408、多層資料儲存結構414、側壁間隔物422和遮罩層424的第一側,以及鄰接上 部層間介電層428的第二側。
如第17圖的剖面示意圖1700所示,在鄰接上電極420的位置形成上部內連線結構429。在一些實施例中,上部內連線結構429包括上部金屬通孔430和上部金屬線432。在一些實施例中,形成上部內連線結構429可藉由蝕刻上部層間介電層428來形成開口,開口穿過上部介電層426和遮罩層424延伸至上電極420。接著將金屬(例如,銅及/或鋁)填充開口以形成上部金屬通孔430和上部金屬線432。
第18圖說明形成包括電阻式隨機存取記憶體裝置的積體晶片的方法1800之一些實施例的流程圖,此電阻式隨機存取記憶體裝置具有多層資料儲存結構。
儘管以下以一系列的動作或事件說明和描述方法1800,但可以理解是,並未將這樣的動作和事件的說明順序解釋為限定的意味。舉例而言,一些動作可與在此說明及/或描述以外的其他動作或事件以不同的順序發生及/或同時發生。此外,並非所有說明的動作都用來實施在此所述的一或多個觀點或實施例。再者,在此所述的一或多的動作可用一或多個分開的動作或階段來實施。
在動作1802,在被下部層間介電層圍繞的下部內連線層上形成下部介電層,下部層間介電層設置於半導體基底上。第7圖說明對應於動作1802之一些實施例的剖面示意圖700。
在動作1804,選擇性蝕刻下部介電層以定義開口,開口穿過下部介電層延伸至暴露出下部內連線層。第8圖 說明對應於動作1804之一些實施例的剖面示意圖800。
在動作1806,在下部內連線層和下部介電層上形成具有一或多個下電極膜的下電極結構。第9圖說明對應於動作1806之一些實施例的剖面示意圖900。
在動作1808,在下電極結構上形成多層介電資料儲存元件。多層介電資料儲存元件包括複數個子層各自地具有來自於第一組金屬的金屬和來自於第二組金屬的金屬之。這些子層具有來自於第二組金屬的金屬濃度,其隨著與一或多個下電極膜的距離改變而改變。第10圖說明對應於動作1808之一些實施例的剖面示意圖1000。
在一些實施例中,可根據動作1810至1812形成多層介電資料儲存元件。在動作1810,在一或多個下電極膜上形成第一子層。第一子層具有來自於第一組金屬的第一金屬和來自於第二組金屬之第二金屬的第一濃度以及氧。在動作1812,在第一子層上形成第二子層。第二子層具有來自於第一組金屬的第三金屬、來自於第二組金屬之第四金屬的非零第二濃度以及氧,非零第二濃度小於第一濃度。
在動作1814,在一些實施例中,在多層介電資料儲存元件上形成蓋膜。第11圖說明對應於動作1814之一些實施例的剖面示意圖1100。
在動作1816,在蓋膜上形成上電極膜。第12圖說明對應於動作1816之一些實施例的剖面示意圖1200。
在動作1818,對上電極膜和蓋膜實施第一圖案化製程。第一圖案化製程定義上電極。第13圖說明對應於動作 1818之一些實施例的剖面示意圖1300。
在動作1820,在多層介電資料儲存元件和上電極的兩側上形成側壁間隔物。第14圖說明對應於動作1820之一些實施例的剖面示意圖1400。
在在動作1822,使用第二圖案化製程將多層介電資料儲存元件和下電極結構選擇性圖案化,以定義多層介電質資料儲存結構和下電極。第15圖說明對應於動作1822之一些實施例的剖面示意圖1500。
在動作1824,在下部層間介電層上形成上部層間介電層。第16圖說明對應於動作1824之一些實施例的剖面示意圖1600。
在動作1826,在上電極上形成上部內連線層。第17圖說明對應於動作1826之一些實施例的剖面示意圖1700。
因此,本發明實施例係關於具有多層資料儲存結構的電阻式隨機存取記憶體裝置以及相關的形成方法,多層資料儲存結構配置成提供電阻式隨機存取裝置具有耐久性和資料保留的良好平衡。
在一些實施例中,本發明實施例係關於電阻式隨機存取記憶體裝置。此電阻式隨機存取記憶體裝置包含下電極位於導電下部內連線結構上,上電極位於下電極上,以及多層資料儲存結構介於下電極和上電極之間。多層資料儲存結構包含第一子層和第二子層。第一子層具有來自於第一組金屬的第一金屬、來自於第二組金屬之第二金屬的第一濃度以及氧。第二子層具有來自於第一組金屬的第三金屬、來自於第二組金屬 之第四金屬的非零第二濃度以及氧。非零第二濃度小於第一濃度。
在一些實施例中,此電阻式隨機存取記憶體裝置還包含蓋層介於多層資料儲存結構和上電極之間,其中第二子層介於第一子層與蓋層之間。
在一些實施例中,此電阻式隨機存取記憶體裝置還包含蓋層介於多層資料儲存結構和下電極之間,其中第二子層介於第一子層與蓋層之間
在一些實施例中,來自於第一組金屬的第一金屬與來自於第一組金屬的第三金屬為相同的元素,並且來自於第二組金屬的第二金屬與來自於第二組金屬的第四金屬為相同的元素。
在一些實施例中,來自於第一組金屬的第一金屬與來自於第一組金屬的第三金屬為不同的元素,或者來自於第二組金屬的第二金屬與來自於第二組金屬的第四金屬為不同的元素。
在一些實施例中,第一組金屬包括鈦、鉿以及鋯,且第二組金屬包括鋁、鉭、釩、釔以及鑭。
在一些實施例中,第一子層包括氧化鈦鋁、氧化鉿鉭或氧化鋯鑭。
在一些實施例中,第一濃度在約50%至約100%之間的第一範圍內,且非零第二濃度在約30%至約60%之間的第二範圍內。
在一些實施例中,第一子層接觸下電極的上表 面,且第二子層接觸上電極的下表面。
在一些實施例中,第二子層的最外側壁自多層資料儲存結構的最外側壁橫向地退縮。
在一些實施例中,多層資料儲存結構還包括第三子層介於第一子層與第二子層之間,且第三子層具有來自於第二金屬的第五金屬之第三濃度,第三濃度小於第一濃度且大於非零第二濃度。
在一些實施例中,本發明實施例係關於電阻式隨機存取記憶體裝置。此電阻式隨機存取記憶體裝置包含下電極在被下部層間介電層圍繞的下部內連線層上,上電極在下電極上,以及多層資料儲存結構介於下電極與上電極之間。多層資料儲存結構包含複數個子層,這些子層各自地具有來自於第一組金屬的金屬,來自於第二組金屬之金屬,第二組金屬的金屬不同於第一組金屬中的那些金屬,以及氧。此電阻式隨機存取記憶體裝置還包含蓋層介於上電極與下電極之間,這些子層之來自於第二組金屬的金屬濃度隨著與蓋層的距離減少而減少。
在一些實施例中,第一組金屬包含鋁、鉭以及鑭,且第二組金屬包含鈦、鉿以及鋯。
在一些實施例中,這些子層包含第一子層,其具有來自於第一組金屬的第一金屬、來自於第二組金屬的第二金屬以及氧,其中第一子層具有來自於第二組金屬之第二金屬的第一濃度。這些子層還包含在第一子層上的第二子層,其具有來自於第一組金屬的第三金屬、來自於第二組金屬的第四金屬以及氧,其中第二子層具有來自於第二組金屬之第四金屬的非 零第二濃度,非零第二濃度小於第一濃度。
在一些實施例中,第一子層具有第一氧空缺密度,第二子層具有第二氧空缺密度,且第二氧空缺密度小於第一氧空缺密度。
在一些實施例中,第一子層具有來自於第一組金屬之第一金屬的非零第三濃度,第二子層具有來自於第一組金屬之第三金屬的第四濃度,且第四濃度大於非零第三濃度。
在一些實施例中,來自於第二組金屬的第二金屬與來自於第二組金屬的第四金屬為相同的元素。
在一些實施例中,蓋層直接接觸這些子層中具有來自於第二組金屬之最高金屬濃度的一層。
在一些實施例中,本發明實施例係關於電阻式隨機存取記憶體裝置的形成方法。此方法包含在下部內連線層上形成一或多個下電極膜,以及在一或多個下電極膜上方形成具有可變電阻的多層資料儲存元件。多層資料儲存元件包含複數個子層,這些子層各自地具有來自於第一組金屬的金屬、來自於第二組金屬的金屬以及氧,這些子層之來自於第二組金屬的金屬濃度隨著與一或多個下電極膜的距離改變而改變。此方法還包含在多層資料儲存元件上形成上電極膜,將上電極膜圖案化以形成上電極,將多層資料儲存元件圖案化以形成多層資料儲存結構,以及將一或多個下電極膜圖案化以形成下電極。
在一些實施例中,形成多層資料儲存元件包含形成第一子層,其具有來自於第一組金屬的第一金屬、來自於第二組金屬的第二金屬以及氧,其中第一子層具有來自於第二組 金屬之第二金屬的第一濃度;以及在第一子層上形成第二子層,其中第二子層具有來自於第一組金屬的第三金屬、來自於第二組金屬的第四金屬以及氧,其中第二子層具有來自於第二組金屬之第四金屬的非零第二濃度,非零第二濃度小於第一濃度。
前述概述了一些實施例的部件,使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解,他們可以輕易使用本發明實施例作為基礎,設計或修改其他的製程或是結構,以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。舉例而言,雖然本發明實施例將氧阻障層描述為在多層上電極內,然而可理解的是,氧阻障層並不限於在上電極內。更確切地說,氧阻障層也可以或替代地存在於多層下電極內。
本發明所屬技術領域中具有通常知識者也應理解,此類等效的結構並不悖離本發明實施例的精神與範疇,並且在不悖離本發明實施例的精神與範疇的情況下,在此可以做各種的改變、取代和替換。因此,本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:積體晶片
101:電阻式隨機存取記憶體裝置
102:基底
104:層間介電結構
106:下部內連線層
108:下電極
110:多層資料儲存結構
112:第一子層
114:第二子層
116:上電極
118:上部內連線層

Claims (10)

  1. 一種電阻式隨機存取記憶體裝置,包括:一下電極,位於一導電下部內連線層上;一上電極,位於該下電極上;以及一多層資料儲存結構,介於該下電極與該上電極之間,其中該多層資料儲存結構包括:一第一子層,具有來自於一第一組金屬的一第一金屬、來自於一第二組金屬之一第二金屬的一第一濃度和氧;以及一第二子層,具有來自於該第一組金屬的一第三金屬、來自於該第二金屬之一第四金屬的一非零第二濃度和氧,其中該非零第二濃度小於該第一濃度。
  2. 如請求項1之電阻式隨機存取記憶體裝置,其中該第二子層的一最外側壁自該多層資料儲存結構的一最外側壁橫向地退縮。
  3. 一種電阻式隨機存取記憶體裝置,包括:一下電極,位於被一下部層間介電層所圍繞的一下部內連線層上;一上電極,位於該下電極上;一多層資料儲存結構,介於該下電極與該上電極之間,且包含複數個子層,該等子層各自地具有來自於一第一組金屬的金屬、來自於一第二組金屬的金屬以及氧,該第二組金屬所具有的金屬不同於該第一組金屬中的那些金屬;一蓋層,介於該上電極與該下電極之間;以及其中該等子層所具有之來自於該第二組金屬的金屬濃度, 隨著與該蓋層的距離減少而減少。
  4. 一種電阻式隨機存取記憶體裝置的形成方法,包括:在一下部內連線層上形成一或多個下電極膜;在該一或多個下電極膜上方形成具有一可變電阻的一多層資料儲存元件,其中該多層資料儲存元件包含複數個子層,該等子層各自地具有來自於一第一組金屬的金屬、來自於一第二組金屬的金屬以及氧,且其中該等子層所具有之來自於該第二組金屬的金屬的金屬濃度,隨著與該一或多個下電極膜的距離改變而改變;在該多層資料儲存元件上形成一上電極膜;以及將該上電極膜圖案化以形成一上電極,將該多層資料儲存元件圖案化以形成一多層資料儲存結構,並且將該一或多個下電極膜圖案化以形成一下電極。
  5. 一種電阻式隨機存取記憶體裝置,包括:一下電極,位於一導電內連線上;一上電極,位於該下電極上;以及一資料儲存結構,被設置於該上電極與該下電極之間,且包括多個金屬氧化物層,其中該等金屬氧化物層包括來自於一第一組金屬的一或多個金屬,來自於該第一組金屬的該一或多個金屬的濃度,隨著與該下電極的距離增加而改變。
  6. 一種記憶體裝置,包括:一下電極,位於一導電內連線上;一上電極,位於該下電極上;以及 一多層資料儲存結構,位於該下電極與該上電極之間,其中該多層資料結構包含複數個子層,該等子層各自地具有來自於一第一組金屬的一第一金屬以及來自於一第二組金屬的一第二金屬,該第二組金屬不同於該第一組金屬,其中該第二金屬的濃度隨著與該下電極的距離變化而在非零數值之間改變。
  7. 一種電阻式隨機存取記憶體裝置,包括:一下電極,位於一導電內連線上;一上電極,位於該下電極上;以及一多層資料儲存結構,被設置於該下電極與該上電極之間,且包括具有一第一金屬與氧的一第一子層以及具有一第二金屬與氧的一第二子層,其中該第一子層具有一第一濃度的該第一金屬,而該第二子層具有一非零第二濃度的該第二金屬,該非零第二濃度小於該第一濃度。
  8. 一種電阻式隨機存取記憶體裝置,包括:一第一電極,位於一基板上;一第二電極,位於該基板上;以及一資料儲存結構,被設置在該第一電極與該第二電極之間,且包含複數個子層,其中該等子層包括一或多個金屬,該一或多個金屬具有隨著與該第一電極的距離增加而改變的非零濃度。
  9. 一種電阻式隨機存取記憶體裝置,包括:一下電極,位於一基板上;一上電極,位於該下電極上;以及 一資料儲存結構,位於該下電極與該上電極之間,且包含具有一第一氧空缺密度的一第一子層以及具有一第二氧空缺密度的一第二子層,該第二氧空缺密度大於該第一氧空缺密度。
  10. 一種記憶體裝置的形成方法,包括:在一基板上沉積一下電極結構;在該下電極結構上沉積複數個子層,其中該等子層包括來自於一第一組金屬之一或多個金屬的不同非零濃度;在該等子層上沉積一上電極結構;以及圖案化該上電極結構、該等子層以及該下電極結構,以定義位於一下電極與一上電極之間的一資料儲存層。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164182B1 (en) * 2017-06-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Switching layer scheme to enhance RRAM performance
CN109522753B (zh) * 2017-09-18 2020-11-06 清华大学 电路结构及其驱动方法、芯片及其认证方法、电子设备
US11489112B2 (en) * 2017-09-28 2022-11-01 Intel Corporation Resistive random access memory device and methods of fabrication
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
CN111106235B (zh) 2018-10-29 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
US11152568B2 (en) 2019-06-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Top-electrode barrier layer for RRAM
US11183503B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
US11165021B2 (en) * 2019-10-15 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM device with improved performance
TWI803742B (zh) * 2019-10-18 2023-06-01 台灣積體電路製造股份有限公司 半導體裝置及其製作方法
CN110854266A (zh) * 2019-11-27 2020-02-28 上海华力微电子有限公司 阻变存储器及其形成方法
CN110854267B (zh) * 2019-12-09 2023-09-22 上海华力微电子有限公司 阻变存储器及其制造方法
US11527713B2 (en) * 2020-01-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode via with low contact resistance
CN113611722A (zh) 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法
CN112331768B (zh) * 2020-11-13 2023-02-03 上海华力集成电路制造有限公司 制造rram器件及制备渐变绝缘层结构的方法
TWI744165B (zh) * 2021-01-06 2021-10-21 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US12035537B2 (en) * 2021-05-12 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interface film to mitigate size effect of memory device
US11706930B2 (en) * 2021-05-27 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US20240206352A1 (en) * 2022-12-20 2024-06-20 International Business Machines Corporation Top contact on resistive random access memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194602A1 (en) * 2014-01-07 2015-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM RETENTION BY DEPOSITING Ti CAPPING LAYER BEFORE HK HfO
US9431609B2 (en) * 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261635A1 (en) * 2011-04-12 2012-10-18 Feng Zhou Resistive random access memory (ram) cell and method for forming
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9172036B2 (en) 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
CN106206449B (zh) * 2015-01-08 2019-05-24 台湾积体电路制造股份有限公司 具有优化的膜方案的高良率rram单元
US9627613B2 (en) * 2015-03-20 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) cell with a composite capping layer
JP6367167B2 (ja) * 2015-09-10 2018-08-01 東芝メモリ株式会社 半導体装置
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US20180204845A1 (en) * 2016-04-16 2018-07-19 HangZhou HaiCun Information Technology Co., Ltd. Three-Dimensional Vertical Multiple-Time-Programmable Memory Comprising Multiple Re-programmable Sub-Layers
US10164182B1 (en) * 2017-06-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Switching layer scheme to enhance RRAM performance
US10804464B2 (en) * 2017-11-24 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming memory device with diffusion barrier and capping layer
US11165021B2 (en) * 2019-10-15 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM device with improved performance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194602A1 (en) * 2014-01-07 2015-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM RETENTION BY DEPOSITING Ti CAPPING LAYER BEFORE HK HfO
US9431609B2 (en) * 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
CN106159083A (zh) * 2014-08-14 2016-11-23 台湾积体电路制造股份有限公司 用于rram结构的氧化物膜方案
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure

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Publication number Publication date
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US10505107B2 (en) 2019-12-10
CN109119532A (zh) 2019-01-01
US10164182B1 (en) 2018-12-25

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