TWI517467B - 電阻式記憶體的形成方法 - Google Patents

Description

電阻式記憶體的形成方法

本發明係有關一種記憶體，且特別有關一種電阻式記憶體的形成方法。

在更小的裝置中容納更多的記憶體是業界常見的要求。對此，已有許多心力開始投入在電阻式記憶體(resistive memory)上，其可作為在更狹隘的空間中製造更多記憶體的一種辦法。電阻式記憶體使用一電阻式元件(resistive element)，其可根據所施加的電性條件來改變與維持其電阻值。此類電阻式元件的一範例為金屬-絕緣層-金屬結構。

當特定電性條件形成穿過絕緣層的電流路徑時，電阻式記憶體可被設為低電阻態。或者，當所施加的特定電性條件破壞此路徑時，電阻式記憶體則可被設為高電阻態。實際上重要的是，一電阻式記憶體可用以表示複數個邏輯值。舉例來說，高電阻態可用以代表邏輯值「0」，而低電阻態可用以代表邏輯值「1」。

一般而言，上述金屬-絕緣層-金屬結構係透過乾式電漿蝕刻來定義其形貌(profile)。然而，使用電漿蝕刻製程容易因離子轟擊而在金屬-絕緣層-金屬結構側壁所露出的絕緣層內累積電荷，進而導致裝置的可靠度下降。

因此，業界亟需新穎的電阻式記憶體形成方法， 以期能解決或減輕上述問題。

本發明之實施例係揭示一種電阻式記憶體的形成方法，包括：提供一基板；於基板上形成一下電極層；於基板上形成一停止層，停止層覆蓋下電極層；於停止層內形成一開口，以露出下電極層；於基板上順應性地形成一絕緣層；於絕緣層上形成一導電層，並填滿開口；以停止層為停止層，移除部分絕緣層及部分導電層，以於開口中形成一電阻轉換層及一上電極層；以及移除停止層。

本發明之另一實施例係揭示一種電阻式記憶體的形成方法，包括：提供一基板；於基板上形成一下電極層；於基板上形成一介電層並覆蓋下電極層；於介電層上形成一停止層；於停止層內形成一第一開口，並經由第一開口於介電層內形成一第二開口，以露出下電極層；於基板上順應性地形成一絕緣層；於絕緣層上形成一導電層，並填滿第一開口及第二開口；以停止層為停止層，移除部分絕緣層及部分導電層，以於第一開口及第二開口中形成一電阻轉換層及一上電極層；以及移除停止層。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧基板

102、112‧‧‧介電層

103、118‧‧‧導電層

104、114、115、117‧‧‧開口

106‧‧‧下電極層

110‧‧‧停止層

116‧‧‧絕緣層

120‧‧‧電阻轉換層

122‧‧‧上電極層

h‧‧‧絕緣層高度

第1A至1J圖為根據本發明一實施例之電阻式記憶體的形 成方法剖面示意圖。

第2A至2D圖為根據本發明另一實施例之電阻式記憶體的形成方法剖面示意圖。

第3A至3F圖為根據本發明又另一實施例之電阻式記憶體的形成方法剖面示意圖。

以下說明本發明實施例之電阻式記憶體形成方法及其結構。然而，可輕易瞭解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

第1A至1J圖為根據本發明一實施例之電阻式記憶體的形成方法剖面示意圖。參照第1A圖，提供一基板100。在一實施例中，基板100可為半導體基板，例如塊狀(bulk)矽基板、絕緣層覆矽(silicon-on insulator,SOI)基板或任何適合的半導體基板。在本實施例中，基板100內可包括各種不同的主動式元件，例如二極體及/或電晶體(未繪示)，其電性連結至後續形成的下電極層106(見第1D圖)。

接著，繼續參照第1A圖，於基板100上形成一介電層102。在一實施例中，介電層102可為內連線結構中的層間介電層(interlayer dielectric,ILD)或金屬間介電層(intermetal dielectric,IMD)，其內部可包括一或多層的金屬內連線結構，例如導線、介層/接觸窗或其組合(未繪示)。在本實施例中，介電層102可由一或多層的介電材料所構成，例如氧化矽(SiO₂)、 碳氧化矽(SiOC)、低介電常數材料如多孔隙氧化物或其他合適的介電材料。在本實施例中，介電層102的厚度為25nm至80nm，其可透過如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或任何適當的沉積製程形成。

參照第1B圖，於介電層102內形成一開口104，以露出基板100的上表面。在本實施例中，開口104可由任何適當的方法形成。舉例來說，可於介電層102上施加一光阻材料(未繪示)。接著，透過一光罩將光阻材料暴露於一光源。被暴露的光阻材料可於其後以顯影方式去除。接著，利用標準的蝕刻製程，於未被剩餘光阻材料保護到的區域形成開口104。

參照第1C圖，於介電層102上形成一導電層103並填入開口104。在本實施例中，導電層103可由各種適當的電極材料所構成，其包括但不限於氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鎢(W)、銅(Cu)、鉑(Pt)、銥(Ir)或上述組合。接著，如第1D圖所示，以介電層102為停止層，移除部分導電層103，以露出介電層102並於開口104內形成下電極層106。移除部分導電層103的方法可以是進行一研磨製程(例如物理刷磨或化學機械研磨)，或是進行一乾蝕刻製程。

參照第1E圖，於下電極層106上形成一停止層110。停止層110可為任何適當的停止層材料，例如氮化矽(Si₃N₄)、碳化矽(SiC)、氮氧化矽(SiON)。在本實施例中，停止層110的厚度為5nm至30nm，其可透過如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或任何適當的沉積製程形成。

接著，如第1F圖所示，可選擇性地於停止層110上形成一介電層112，例如氧化矽(SiO₂)。在本實施例中，介電層112的厚度為10nm至70nm，其可透過如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或任何適當的沉積製程形成。上述介電層112的形成於後續部份絕緣層116及部分導電層118的移除時可做為緩衝，有利於部份絕緣層116及部分導電層118的移除(見第1I圖)。

接著，為了方便說明，以下係以存在介電層112來作範例說明。如第1G圖所示，於介電層112內形成開口114，並經由開口114於停止層110內形成開口115，以露出下電極層106。開口114及開口115可藉由與上述開口104相似的方法形成，在此不加以贅述。

參照第1H圖，於基板100上順應性地(conformally)形成一絕緣層116。接著，於絕緣層116上形成一導電層118，導電層118覆蓋絕緣層116並填滿開口114與開口115。在本實施例中，絕緣層116可為任何具電阻轉態(Resistive Switching)性質的絕緣材料，其包括但不限於氧化鉿(HfO₂)、氧化鋯(ZrO₂)、氧化鋁(Al₂O₃)、氧化鉭(Ta₂O₅)、氧化鈦(TiO)、摻雜金屬之氧化矽(Metal-Doped SiO₂)、鈦酸鍶(SrTiO₃)、鋯酸鍶(SrZrO₃)或上述組合。導電層118可由各種適當的電極材料所構成，其包括但不限於氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鎢(W)、銅(Cu)、鉑(Pt)、銥(Ir)或上述組合。

參照第1I圖，以停止層110為停止層，移除部分導電層118、部分絕緣層116以及介電層112，以露出停止層110並 於開口115內形成上電極層122及電阻轉換層120。移除部分導電層118、部分絕緣層116以及介電層112的方法可以是進行一研磨製程(例如物理刷磨或化學機械研磨)，或是進行一乾蝕刻製程。

接著，參照第1J圖，去除停止層110以露出介電層102，完成本實施例之電阻式記憶體的製作。在本實施例中，可透過調整停止層110的厚度來得到所需的電阻轉換層120高度h。

第2A至2D圖為根據本發明另一實施例之電阻式記憶體的形成方法剖面示意圖，其中相同於上述實施例的部件係使用相同標號並省略其說明。參照第2A圖，提供一基板100，並於基板100上形成一導電層103。在本實施例中，導電層103的厚度為25nm至60nm。接著，參照第2B圖，圖案化導電層103，以形成下電極層106。在本實施例中，可以任何適當的方法圖案化導電層103。舉例來說，可於導電層103上施加一光阻材料(未繪示)。接著，透過一光罩將光阻材料暴露於一光源。被暴露的光阻材料可於其後以顯影方式去除。接著，利用標準的蝕刻製程，去除導電層103中未被剩餘光阻材料保護到的區域，形成下電極層106。

參照第2C圖，於基板100上形成介電層102並覆蓋下電極層106。接著，以下電極層106停止層，移除部分介電層102以露出下電極層106，形成如第1D圖之結構。移除部分介電層102的方法可以是進行一研磨製程(例如物理刷磨或化學機械研磨)，或是進行一濕蝕刻製程。

在本實施例中，於移除部分介電層102以露出下電極層106之後，進行如前述實施例之第1E至1J圖所繪示之步驟(在此不加以贅述)，而形成相同於第1J圖所繪示之電阻式記憶體結構，如第2D圖所示。

第3A至3F圖為根據本發明又另一實施例之電阻式記憶體的形成方法剖面示意圖，其中相同於上述實施例的部件係使用相同標號並省略其說明。首先，請參照第3A圖，如第二實施例之第2A至2C圖所述步驟，提供一基板100，並於基板100上形成一導電層103。接著，圖案化導電層103以形成下電極層106，並於基板100上形成介電層102並覆蓋下電極層106。之後，不實施上述實施例中所述之移除部分介電層102的步驟，而係直接於介電層102上形成停止層110，如第3A圖所示。

參照第3B圖，類似前述實施例，可選擇性地於停止層110上形成一介電層112。接著，為了方便說明，以下係以存在介電層112來作範例說明。參照第3C圖，於介電層112內形成開口114，並經由開口114於停止層110內形成開口115，再經由開口114及開口115於第一介電層內形成開口117，以露出下電極層106。

參照第3D圖，於基板100上順應性地形成一絕緣層116。接著，於絕緣層116上形成一導電層118，導電層118覆蓋絕緣層116並填滿開口114、開口115與開口117。接著，參照第3E圖，以停止層110為停止層，移除部分導電層118、部分絕緣層116以及介電層112，以露出停止層110並於開口115及開口117內形成上電極層122及電阻轉換層120。移除部分導電層 118、部分絕緣層116以及介電層112的方法可以是進行一研磨製程(例如物理刷磨或化學機械研磨)，或是進行一乾蝕刻製程。

接著，參照第3F圖，去除停止層110以露出介電層102，完成本實施例之電阻式記憶體的製作。在本實施例中，可透過調整停止層110或是介電層102的厚度來獲得所需的電阻轉換層120高度h。相較於前述實施例，本實施例在製程上更具彈性。

在上述實施例的電阻式記憶體形成方法中，電阻轉換層120的圖案係由開口115或是開口115與開口117所定義，其無需使用到乾式電漿蝕刻製程。因此，本發明之實施例可避免在習知的電阻式記憶體製程中，電阻轉換層受到離子轟擊而在內部累積電荷，進而造成裝置可靠度下降的問題。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基板

102‧‧‧介電層

106‧‧‧下電極層

120‧‧‧電阻轉換層

122‧‧‧上電極層

h‧‧‧絕緣層高度

Claims (11)

1. 一種電阻式記憶體的形成方法，包括：提供一基板；於該基板上形成一下電極層；於該基板上形成一停止層，該停止層覆蓋該下電極層；於該停止層上形成一第一介電層；於該第一介電層內形成一第二開口；經由該第二開口於該停止層內形成一第一開口，以露出該下電極層；於該基板上順應性地形成一絕緣層；於該絕緣層上形成一第一導電層，並填滿該第一開口；以該停止層為停止層，移除部分該絕緣層及部分該第一導電層，以於該第一開口中形成一電阻轉換層及一上電極層；以及移除該停止層。
2. 如申請專利範圍第1項所述之電阻式記憶體的形成方法，其中移除部分該絕緣層及部分該第一導電層的方法包括進行物理刷磨、化學機械研磨或乾蝕刻。
3. 如申請專利範圍第1項所述之電阻式記憶體的形成方法，其中形成該下電極層的步驟包括：於該基板上形成一第二介電層；於該第二介電層內形成一第三開口；於該第二介電層上形成一第二導電層，並填滿該第三開口；以及 以該第二介電層為停止層，移除部分該第二導電層，以於該第三開口內形成該下電極層。
4. 如申請專利範圍第3項所述之電阻式記憶體的形成方法，其中移除部分該第二導電層的方法包括物理刷磨、化學機械研磨或乾蝕刻。
5. 如申請專利範圍第1項所述之電阻式記憶體的形成方法，其中形成該下電極層的步驟包括：於該基板上形成一第二導電層；以及圖案化該第二導電層，以形成該下電極層。
6. 如申請專利範圍第5項所述之電阻式記憶體的形成方法，更包括：於該基板上形成一第二介電層並覆蓋該下電極層；以及以該下電極層為停止層，移除部分該第二介電層，以露出該下電極層。
7. 如申請專利範圍第6項所述之電阻式記憶體的形成方法，其中移除部分該第二介電層的方法包括物理刷磨、化學機械研磨或濕蝕刻。
8. 一種電阻式記憶體的形成方法，包括：提供一基板；於該基板上形成一下電極層；於該基板上形成一第一介電層並覆蓋該下電極層；於該第一介電層上形成一停止層；於該停止層內形成一第一開口，並經由該第一開口於該第一介電層內形成一第二開口，以露出該下電極層； 於基板上順應性地形成一絕緣層；於絕緣層上形成一第一導電層，並填滿該第一開口及該第二開口；以該停止層為停止層，移除部分該絕緣層及部分該第一導電層，以於該第一開口及第二開口中形成一電阻轉換層及一上電極層；以及移除該停止層。
9. 如申請專利範圍第8項所述之電阻式記憶體的形成方法，其中移除部分該絕緣層及部分該第一導電層的方法包括物理刷磨、化學機械研磨或乾蝕刻。
10. 如申請專利範圍第8項所述之電阻式記憶體的形成方法，更包括：在形成該第一開口前，於該停止層上形成一第二介電層；以及於該第二介電層內形成一第三開口，以經由該第三開口來形成該第一開口。
11. 如申請專利範圍第8項所述之電阻式記憶體的形成方法，其中形成該下電極層的步驟包括：於該基板上形成一第二導電層；以及圖案化該第二導電層，以形成該下電極層。