TW202343725A - 具有電阻以及電容的半導體裝置及系統，及其形成方法 - Google Patents

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Abstract

本揭示係揭示一種針對半導體結構之結構及方法，半導體結構具有藉由一單一遮罩製程形成之一電阻結構及一金屬-絕緣體-金屬(MIM)電容結構。半導體結構包括：一內連結構，於一基底上；一第一絕緣層，於內連結構上；一第一導電板及一第二導電板，於第一絕緣層上且被一第二絕緣層分隔；一介電層，於第一導電板上；以及一第三導電板，於介電層上。第一導電板及第二導電板之底部表面係共平面。

Description

具有電阻以及電容的半導體裝置
本發明實施例係關於一種具有電阻以及電容的半導體裝置。
半導體積體電路(IC)工業已歷經了指數型成長，IC材料與設計之技術的進步已產生了數代IC，各代相較於上一代具有更小、更複雜的電路。在IC演進過程中，功能密度(例如，每晶片面積之內連裝置的數量)已普遍增加，而幾何尺寸(例如，可以使用一製造製程建立之最小組件或線)已減小。IC工業的持續發展必須改進電路元件的積體化製程，諸如電阻結構及金屬-絕緣體-金屬(MIM)電容結構。
本發明的一實施例係關於一種半導體結構，包含：一內連結構，於一基底上；一第一絕緣層，於該內連結構上；一第一導電板及一第二導電板，於該第一絕緣層上且被一第二絕緣層分隔，其中該第一導電板及該第二導電板之底部表面係共平面；一介電層，於該第一導電板上；以及一第三導電板，於該介電層上。
本發明的一實施例係關於一種系統，包含：一內連結構，於一基底上；一第一絕緣層，於該內連結構上；一電阻結構，與該第一絕緣層接觸；一電容結構，與該第一絕緣層接觸，其中該電容結構包含一第一板、一第二板及一介電層，該介電層介於該第一板與該第二板之間；以及一第二絕緣層，介於該電阻結構與該電容結構之間。
本發明的一實施例係關於一種方法，包含：形成一內連結構於一基底上；形成一第一絕緣層於該內連結構上；形成一第一導電層於該第一絕緣層上；形成一介電層於該第一導電層上；形成一第二導電層於該介電層上；移除該第二導電層之一部分；以及形成一第二絕緣層於該第一導電層之一第一部分與一第二部分之間。
本申請案主張2022年4月15日申請之美國專利申請案序號63/331,373、名稱為「與MIM製程相容之高R/低R電阻器」之優先權，該案揭露之全文特此以引用的方式併入。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在接下來的描述中，第一構件在第二構件上的形成可以包括第一構件及第二構件直接接觸的實施例，且亦可包括在第一構件及第二構件之間形成附加構件的實施例，從而使第一構件及第二構件可以不直接接觸。如本文所描述，第一構件在第二構件上的形成即表示第一構件與第二構件為直接接觸所形成。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其它方式定向(旋轉90度或按其它定向)且本揭露中使用之空間相對描述同樣可相應地解釋。
必須注意到，說明書中所提及之「一個實施例」、 「一實施例」、 「一範例實施例」、 「範例的」等係表示所描述的實施例可包括特定的特徵、結構、或特性，但是每個實施例不一定包括特定的特徵、結構、或特性。此外，這樣的片語不一定指相同的實施例。再者，當結合一實施例來描述特定的特徵、結構、或特性時，於該領域之具有通常知識者的知識範圍內，可將此特徵、結構、或特性結合其它的實施例來實現，無論是否明確描述。
必須理解到，本文中的措辭或用語是為了描述而非限制性目的，使得本說明書的用語或措辭應由那些相關領域之具有通常知識者依照本文的教示來解釋。
於一些實施例中，用語「大約」及「實質上地」可以表示一給定數量之值在所述值的20%內變化(例如，所述值之±1%、±2%、±3%、±4%、±5%、±10%、±20%)。這些值係僅為範例而不意欲於限制。用語「大約」及「實質上地」可以指由那些相關領域之具有通常知識者依照本文的教示所解釋之值的百分比。
於一些實施例中，用語「FEOL部分」可以指一積體電路(IC)結構之一部分，其具有在IC製造之前段製程(front end-of-line (FEOL))階段於一晶圓上所製造的結構(例如，主動裝置、被動裝置、源極/汲極接觸結構、閘極接觸結構等)。
於一些實施例中，用語「BEOL部分」可以指一IC結構之一部分，其具有在IC製造之後段製程(back end-of-line (BEOL))階段於FEOL部分上製造的高階內連結構(例如，金屬線、孔等)。
電阻及電容係為使用在半導體IC中之元件，用於傳導電流及儲存電荷。電阻可以一導電板或導電線來形成。低電阻之電阻(例如，從約1 Ω至約1 KΩ)可以使用於類比及射頻(RF)電路。高電阻之電阻(例如，從約1 KΩ至約1 MΩ)可以使用於分壓器電路。電容之形式係為一金屬-絕緣體-金屬(MIM)電容。MIM電容可以兩個平行的導電電容板且於它們之間夾設有一介電層來形成。電容例如可以使用於過濾器、類比至數位(analog-to-digital)轉換器、記憶體裝置、控制應用、及許多其它形式的IC裝置。
於一IC製造製程中，電阻及電容係使用不同的製程形成於一基底上以製造各形式的裝置。舉例而言，獨立遮罩製程(separate mask processes)可以使用於形成電阻及電容。於形成內連結構之前，於一第一遮罩製程中可以形成電阻(例如，高及低電阻之電阻)靠近基底，而電容可以於形成內連結構之後於一第二遮罩製程中離基底更遠地形成。電阻與基底的接近可以產生寄生電容，其可以降級半導體積體電路之高頻訊號特性。附加地，用於電阻與電容之獨立的遮罩會增加IC製造製程的製造成本。
依據本揭示之不同的實施例提供了以一單一遮罩製程形成一半導體結構的方法，半導體結構具有一電阻結構及一MIM電容結構。於一些實施例中，一半導體結構可以包括：一內連結構，於一基底上；一第一絕緣層，於內連結構上；以及一電阻結構及一MIM電容結構，於第一絕緣層上。於一些實施例中，電阻及MIM電容結構可以與第一絕緣層接觸且被一第二絕緣層分隔。內連結構可以為一BEOL內連結構，其可以電性地連接至於一FEOL裝置層中的一或多個主動裝置(例如，電晶體)。於一些實施例中，電阻結構及MIM電容結構可以一單一遮罩製程形成於一BEOL裝置層上。單一遮罩製程可以減少形成電阻及MIM電容結構之遮罩製程的數量並且減少由電阻結構所產生的寄生電容。
圖1A例示了依據一些實施例之一半導體結構100的剖視圖，半導體結構100具有於一BEOL裝置層106上之一電阻結構及一MIM電容結構。圖1B例示了依據一些實施例之半導體結構100中之BEOL裝置層106的遮罩。圖2A至圖2F例示了依據一些實施例之半導體結構100之一放大區域110之不同的剖視圖，半導體結構100具有電阻及電容結構。
如圖1A所示，半導體結構100可以包括一基底102、設置於基底102上之一第一內連結構104、設置於第一內連結構104上之BEOL裝置層106、及設置於BEOL裝置層106上之一第二內連結構108。如圖1B所示，BEOL裝置層106之遮罩可以包括一第一遮罩面域112及一第二遮罩面域114。於一些實施例中，第一遮罩面域112可以包括一MIM電容結構且第二遮罩面域114可以包括一電阻結構。
參照圖1A，MIM電容結構及電阻結構可以形成於基底102上之BEOL裝置層106中。於一些實施例中，基底102可以包括一矽(Si)基底。於一些實施例中，基底102可以包括(i)其它的元素半導體(elementary semiconductor)，諸如鍺(Ge)；(ii)一複合半導體，諸如碳化矽(SiC)；(iii)一合金半導體，諸如矽鍺(SiGe)；或(iv)其組合。於一些實施例中，基底102可以包括一絕緣體上半導體(SOI)。於一些實施例中，基底102可以包括一磊晶材料。於一些實施例中，基底102可以包括一FEOL裝置層(未顯示於圖1A中)。FEOL裝置層可以包括一或多個半導體裝置(例如，電晶體)。於一些實施例中，FEOL裝置層可以包括一邏輯裝置、一記憶體裝置、及其它合適的半導體裝置。
第一及第二內連結構104及108可以電性地連接基底102上之一或多個半導體裝置至BEOL裝置層106及半導體結構100或包括半導體結構100之IC封裝的其它部分。於一些實施例中，第一及第二內連結構104及108可以包括金屬孔103及金屬線105。金屬孔103可以於一Z方向中連接金屬孔103上面及下面的金屬線105。金屬線105可以於一X或Y方向中延伸。連接的金屬孔103及金屬線105之各者可以形成一導電內連層，例如，如圖1A所示之導電內連層M1至M11，以電性地連接FEOL裝置層中之一或多個半導體裝置至BEOL裝置層106及半導體結構100之其它部分。雖然圖1A中之第一內連結構104包括九個導電內連層且第二內連結構108包括一個導電內連層，第一及第二內連結構104及108可以包括任何合適數量的導電內連層。於一些實施例中，第一內連結構104可以包括至少六個導電內連層以減少由BEOL裝置層106中之電阻結構所引起的寄生電容。於一些實施例中，金屬孔103及金屬線105可以包括任何合適的導電材料，諸如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、釕(Ru)、一矽化物材料、及一導電氮化物材料。
金屬間介電層107可以包括一或多個絕緣層，以於半導體結構100中之內連結構之間提供電性絕緣，如圖1A所示。於一些實施例中，金屬間介電層107可以包括氧化矽(SiO 2)、電漿增強氧化物(PEOX)、無摻雜矽玻璃(USG)、氟矽玻璃(FSG)、一低k介電材料(例如，具有介電常數小於約3.9之材料)、一極低k介電材料(例如，具有介電常數小於約2.5之材料)、其它合適的材料、或其組合。於一些實施例中，金屬間介電層107之厚度例如可以為從約500nm至約1000nm的範圍。
BEOL裝置層106可以包括於第一遮罩面域112中之一MIM電容結構210及於第二遮罩面域114中之一電阻結構202-2，如圖2A至圖2F所示。於一些實施例中，介於第一及第二遮罩面域112及114之間的距離106d可以為從約1.5µm至約1000µm的範圍。如果距離106d小於約1.5µm。MIM電容結構210的電容會從其必須值偏移。如果距離106d大於約1000µm，MIM電容結構210及電阻結構202-2會無法藉由一單一遮罩製程來形成。參照圖2A至圖2F，半導體結構100可以進一步包括一蝕刻停止層(ESL)222、一第一絕緣層224、一第二絕緣層232、一硬遮罩層234、一保護層208、帽蓋結構212-1及212-2(共同地稱之為「帽蓋結構212」)、及內連結構203-1、203-2、203-3、及203-4(共同地稱之為「內連結構203」)。於一些實施例中，圖2A至圖2F可以因為不同製程差異而包括不同的帽蓋層於電阻結構202-2上。
如圖2A至圖2F所示，ESL 222可以設置於第一內連結構104及金屬間介電層107上。ESL 222於內連結構之形成期間可以作用為蝕刻停止點。於一些實施例中，ESL 222可以包括由矽、碳、及/或氮組成之介電材料。於一些實施例中，ESL 222可以包括碳化矽(SiC)層、矽氮化碳(SiCN)層、氧碳氮化矽(SiOCN)層、碳氧化矽(SiOC)層、或其組合。於一些實施例中，ESL 222可以具有一厚度222t，其為從約40nm至約80nm的範圍。
第一絕緣層224可以設置於ESL 222上且可以作用為用於隨後形成之MIM電容結構210及電阻結構202-2之緩衝層以減少缺陷。於一些實施例中，第一絕緣層224可以包括一均勻氧化層(uniform oxide layer)。於一些實施例中，第一絕緣層224可以包括一層之PEOX、USG、FSG、低k介電材料(例如，具有介電常數小於約3.9之材料)、極低k介電材料(例如，具有介電常數小於約2.5之材料) 、其它合適的材料、或其組合。於一些實施例中，第一絕緣層224可以藉由電漿增強化學氣相沉積(PECVD)來沉積。於一些實施例中，第一絕緣層224可以具有一厚度224t，其為從約80nm至約120nm的範圍。
MIM電容結構210及電阻結構202-2可以設置於第一絕緣層224上，如圖2A至2F 所示。MIM電容結構210可以包括一第一電容板202-1、一高k介電層204-1、及一第二電容板206-1。於一些實施例中，MIM電容結構210及電阻結構202-2的底部表面可以於相同的水平上且可以共平面。於一些實施例中，第一電容板202-1及電阻結構202-2可以共形地(conformally)形成於第一絕緣層224上且可以包括氮化鈦(TiN)、Al、Cu、W、一鋁銅合金(AlCu)、金屬矽化物、其它合適的金屬或金屬合金、或其組合。於一些實施例中，第一電容板202-1及電阻結構202-2可以包括多於一個的層。於一些實施例中，第一電容板202-1可以具有一厚度202-1t，其為從約30nm至約70nm的範圍。如果厚度202-1t小於約30nm，第一電容板202-1會於隨後的製程中過度蝕刻。如果厚度202-1t大於約70nm，會發生蝕刻不足(under etch)且殘留物會保留在第一電容板202-1上。於一些實施例中，電阻結構202-2可以具有一厚度202-2t，其為從約30nm至約150nm的範圍。於一些實施例中，厚度202-2t可以等於或大於厚度202-1t。於一些實施例中，厚度202-2t可以接近約30nm以形成一高電阻之電阻。於一些實施例中，厚度202-2t可以接近約150nm以形成一低電阻之電阻。如果厚度202-2t小於約30nm，電阻結構202-2會於隨後的製程中過度蝕刻。如果厚度202-2t大於約150nm，用於電阻結構202-2之製造製程會變得複雜且製造成本會增加。
高k介電層204-1及204-2可以設置於第一電容板202-1及電阻結構202-2上，如圖2A、圖2B、及圖2E所示。於一些實施例中，高k介電層204-1及204-2可以包括相同的高k介電材料，高k介電材料可具有一介電常數介於約3.9與約1000之間以增加MIM電容結構210之電容。如果介電常數小於約3.9，介電材料會減少MIM電容結構210的電容。於一些實施例中，高k介電層204-1及204-2可以包括任何合適的高k介電材料，諸如氮化矽(SiN)、氧化鉿(HfO 2)、氧化鋯(ZrO 2)、氧化鋁(Al 2O 3)、其它合適的介電材料、及其組合。於一些實施例中，高k介電層204-1及204-2可以包括一或多個層。於一些實施例中，高k介電層204-1及204-2可以具有一厚度204t，其為從約1nm至約5nm的範圍。如果厚度204t小於約1nm，高k介電層204-1及204-2會無法均勻及連續。如果厚度204t大於約5nm，MIM電容結構210的電容會從必須值偏移。
第二電容板206-2可以設置於高k介電層204-1上，如圖2A至圖2F所示。於一些實施例中，第二電容板206-1可以包括TiN、Al、Cu、W、AlCu、金屬矽化物、其它合適的金屬或金屬合金、或其組合。於一些實施例中，第一電容板202-1、第二電容板206-1、及電阻結構202-2可以包括相同的導電材料，諸如TiN。於一些實施例中，第二電容板206-1可以包括多於一個的層。於一些實施例中，第二電容板206-1可以具有一厚度206-1t，其為從約30nm至約70nm的範圍。
保護層208可以設置於第二電容電極層206-2上，如圖2A至圖2F所示。於一些實施例中，保護層208可以包括氮氧化矽(SiON)且可以作用為一硬遮罩層。於一些實施例中，保護層208可以於MIM電容結構210之形成期間保護第二電容板206-2。於一些實施例中，保護層208可以具有一厚度208t，其為從約10nm至約50nm的範圍。
如圖2A至圖2F所示，帽蓋結構212-1可以設置於MIM電容結構210上。高k介電層204-2及帽蓋結構212-2之至少一個層可以基於不同的製程設置於電阻結構202-2上。帽蓋結構212可以保護MIM電容結構210及電阻結構202-2。於一些實施例中，帽蓋結構212-1及212-2可以包括第一帽蓋子層216-1及216-2、及第二帽蓋子層218-1及218-2。於一些實施例中，第一帽蓋子層216-1及216-2可以包括一SiO 2層，其為從約15nm至約25nm的範圍。第二帽蓋子層218-1及218-2可以包括一SiN層，其為從約50nm至約75nm的範圍。
於一些實施例中，如圖2A所示，帽蓋結構212-2及高k介電層204-2可以設置於電阻結構202-2上。於一些實施例中，如圖2B所示，第二帽蓋子層218-2及高k介電層204-2可以設置於電阻結構202-2上。於一些實施例中，如圖2C所示，帽蓋結構212-2可以設置於電阻結構202-2上。於一些實施例中，如圖2D所示，第二帽蓋子層218-2可以設置於電阻結構202-2上。於一些實施例中，如圖2E所示，高k介電層204-2可以設置於電阻結構202-2上。於一些實施例中，如圖2F所示，第二帽蓋子層218-2可以設置於電阻結構202-2上且電阻結構202-2之厚度202-2t可以大於第一電容板202-1之厚度202-1t。
參照圖2A至圖2F，硬遮罩層234可以設置於第二絕緣層232上，用於內連結構圖案化。於一些實施例中，硬遮罩層234可以包括SiO 2、SiN、SiON、其它合適的材料、或其組合。
如圖2A至圖2F所示，內連結構203-1及203-2可以提供至MIM電容結構210之第二及第一電容板206-1及202-1的電性連接。內連結構203-3及203-4可以提供至電阻結構202-2的電性連接。內連結構203可以設置於金屬間介電層107、硬遮罩層234、及第二絕緣層232中。於一些實施例中，內連結構203可以延伸至第一電容板202-1、第二電容板206-1、及電阻結構202-2內，以確保可靠的低電阻電性接觸。於一些實施例中，於z方向中的延伸可以大於約20nm，以確保內連結構203之金屬與第一電容板202-1、第二電容板206-1、及電阻結構202-2之金屬之間之可靠的低電阻電性接觸。於一些實施例中，內連結構203可以包括Cu、W、Al、其它合適的金屬、或其組合。
於一些實施例中，如圖2A至圖2F所示，藉由一單一遮罩製程於第一絕緣層224上形成MIM電容結構210及電阻結構202-2，形成電阻結構及MIM電容結構之遮罩製程的數量可以減少，且由電阻結構所產生的寄生電容可以減少。附加地，單一遮罩製程可以改善製造製程並減少製造成本。
圖3係為依據一些實施例之用於製造一半導體結構之方法300的流程圖，半導體結構具有一電阻結構及一MIM電容結構。方法300可以不限於半導體結構100且可以適用於會受益於用於MIM電容結構及電阻結構之單一遮罩製程的其它裝置。附加的製造操作可於方法300之不同的操作之間實行且可僅為了清楚及便於描述而被省略。附加的製程可在方法300之前、期間、或之後來提供；一或多個這些附加的製程係於本文概略地描述。再者，並非需要所有的操作來實行本文所提供之揭示內容。附加地，一些操作可同時地或以不同於圖3所示之順序來實行。於一些實施例中，除了或代替目前描述的操作，可以實行一或多個其它操作。
為了例示目的，例示於圖3之操作將會參照用於如圖1A及圖4至圖11所例示之半導體結構100之放大區域110之範例的製造製程來描述。圖1A及圖4至圖11例示了依據一些實施例之半導體結構100於其製造製程之不同的階段的剖視圖。圖4至圖11之元件具有與上面描述之圖1A、圖1B、及圖2A至圖2F之元件相同的註解。
參照圖3，方法300開始於操作310及製程：形成一內連結構於一基底上。舉例而言，如圖1A及圖4所示，第一內連結構104可以形成於基底102上。基底102可以包括一Si基底及一FEOL裝置層，其包括形成於Si基底上之一或多個半導體裝置(例如，電晶體)。圖4例示了第一內連結構104之一部分，諸如金屬孔103。其它金屬線105及金屬孔103之層於圖4中未顯示。
如圖1A及圖4所示，金屬間介電層107可以形成於基底102上，以於半導體結構100中之金屬間介電層107之間提供電性絕緣。於一些實施例中，金屬間介電層107可以藉由任何合適的製程來沉積，諸如原子層沉積(ALD)、化學氣相沉積(CVD)、PECVD、其它合適的方法、及其組合。於一些實施例中，金屬間介電層107可以使用PECVD在溫度從約300℃至500℃的範圍來沉積。於一些實施例中，金屬間介電層107可以包括PEOX、USG、FSG、一低k材料、一極低k介電質、其它合適的材料、或其組合。極低k材料可以包括SiOC、SiCN、SiOCN、SiOCH、 多孔SiO 2、或其組合。
第一內連結構104可以形成於金屬間介電層107中，如圖1A及圖4所示。於一些實施例中，於金屬間介電層107之沉積之後可以選擇性蝕刻金屬間介電層的沉積層以形成開口(未顯示)。開口可以於一隨後製程中以導電材料來填充以形成金屬孔103或金屬線105，藉由金屬間介電層107彼此電性地絕緣。於一些實施例中，選擇性蝕刻可以藉由一乾式蝕刻製程來實行。於一些實施例中，金屬孔103及金屬線105之導電材料可以包括W、Al、Cu、Co、Ti、Ta、Ru、一矽化物材料、或一導電氮化物材料。連接的金屬孔103及金屬線105之各者可以形成一導電內連層。於一些實施例中，第一內連結構104可以包括多導電內連層，諸如如圖1A所示之導電內連層M1至M9。於一些實施例中，第一內連結構104可包括至少六個導電內連層(例如，導電內連層M1至M6)，以減少半導體結構100的寄生電容。
於第一內連結構104形成之後可以形成ESL 222。於一些實施例中，如圖1A及圖4所示，ESL 222可以藉由CVD、ALD、及其它合適的沉積方法共形地沉積於金屬間介電層107及第一內連結構104上。於一些實施例中，ESL 222可以包括一介電材料，諸如SiC、SiCN、SiOC、及SiOCN。於一些實施例中，ESL 222可以具有一厚度222t，其為從約40nm至約80nm的範圍。ESL 222於隨後製程中可以保護金屬孔103且可以作用為蝕刻停止點。
參照圖3，於操作320中，一第一絕緣層可以形成於內連結構上。舉例而言，如圖4所示，第一絕緣層224可以形成於第一內連結構104及ESL 222上。於一些實施例中，第一絕緣層224可以包括一氧化物層，藉由PECVD、CVD、及其它合適的沉積方法共形地沉積於ESL 222上。於一些實施例中，第一絕緣層224可以包括SiO 2、SiON、SiOCN、及其它合適的絕緣材料。於一些實施例中，第一絕緣層224可以具有一厚度224t，其為從約80nm至約120nm的範圍。於一些實施例中，第一絕緣層224可以均勻地沉積於第一遮罩面域112及第二遮罩面域114上。
參照圖3，於操作330中，一第一導電層係形成於第一絕緣層上。舉例而言，如圖5所示，第一導電層202可以形成於第一絕緣層224上。於一些實施例中，第一導電層202可以藉由PVD、ALD、分子束磊晶(MBE)、高密度電漿CVD (HDPCVD)、金屬有機CVD (MOCVD)、遠程電漿CVD (RPCVD)、電鍍、其它合適的方法、或其組合共形地沉積於第一絕緣層224上。沉積製程可以於一沉積腔室中實行，諸如一PVD腔室、於低於約20mTorr的壓力及於約100℃的溫度。於沉積製程中使用的功率位準可以為從約1000W至約6000W的範圍。於一些實施例中，導電材料可以包括TiN、AlCu、Al、Cu、其它合適的導電材料、或其組合。於一些實施例中，導電材料可以包括TiN。於一些實施例中，第一導電層202可以具有一厚度202t，其為從約30nm至約70nm的範圍。
參照圖3，於操作340中，一介電層係形成於第一導電層上。舉例而言，如圖5所示，高k介電層204可以形成於第一導電層202上。於一些實施例中，高k介電層204可以包括一高k介電材料，藉由CVD、ALD、PECVD、或其它合適的沉積方法共形地沉積。高k介電材料可以包括HfO 2、ZrO 2、Al 2O 3、SiN、或其它合適的介電材料。高k介電材料取決於材料的形式可以具有一k值，大於約3.9。於一些實施例中，高k介電層204可以包括SiN，具有約7之k值，以一PECVD製程於沉積溫度從約150℃至約200℃來沉積。於一些實施例中，高k介電層204可以為一介電堆疊，其可包括ZrO 2之一底部層、Al 2O 3之一中間層、ZrO 2之一頂部層，其可以於溫度從約200℃至約250℃來沉積且具有一k值大於約13(例如，約13.6)。於一些實施例中，高k介電層204可以為一堆疊，其包括鉿基介電質(例如，HfO 2及鉿矽化物(HfSiO x))、氧化鈦(TiO 2)、或氧化鉭(TaO x)。高k介電層204亦可以包括一液相高k聚合物，其可以於低於約250℃的溫度固化及硬化。附加地，高k介電層204可以包括：氧化鍶鈦(SrTiO 3)，具有k值介於約100與約200之間；氧化鋇鈦(BaTiO 3)，具有k值介於約300與約600之間；氧化鍶鋇鈦(BaSrTiO 3)，具有k值介於約500與1000之間；或氧化鋯鈦酸鉛(PbZrTiO 3)，具有k值介於約800與約1100之間。於一些實施例中，高k介電層204可以具有一厚度204t，其為從約1nm至約5nm的範圍。
參照圖3，於操作350中，一第二導電層係形成於介電層上。舉例而言，如圖5所示，第二導電層206可以形成於高k介電層204上。於一些實施例中，第二導電層206可以藉由如同第一導電層202之相同的沉積方法共形地沉積於高k介電層204上。於一些實施例中，第二導電層206可以包括一導電材料，諸如TiN、AlCu、Al、Cu、其它合適的導電材料、及其組合。於一些實施例中，第一及第二導電層202及206可以包括相同的導電材料，諸如TiN。於一些實施例中，第二導電層206可以具有一厚度206t，其為從約30nm至約70nm的範圍。
於第二導電層206形成之後可以形成保護層208，如圖5所示。於一些實施例中，保護層208可以藉由CVD、ALD、及其它合適的沉積方法共形地沉積於第二導電層206上。於一些實施例中，保護層208可以包括SiON且可以作用為一硬遮罩層以於隨後的製程期間保護第二電容板206-2。於一些實施例中，保護層208可以具有一厚度208t，其為從約10nm至約50nm的範圍。
參照圖3，於操作360中，第二導電層之一部分係被移除。舉例而言，如圖6所示，第二導電層206之一部分及保護層208可以被移除。於一些實施例中，光刻及蝕刻操作可以於保護層208及第二導電層206上進行處理，以形成MIM電容結構210之第二電容板206-1。一遮罩層可以形成於保護層208上，以圖案化第二導電層206。遮罩層可以於蝕刻製程期間保護保護層208及第二電容板206-1的區域。遮罩層的成分可以包括光阻劑、硬遮罩、及/或其它合適的材料。圖案化製程可以包括：形成遮罩層於保護層208上方；暴露光阻劑以圖案化；實行曝光後烘烤製程；以及顯影(developing)光阻劑以形成一包括光阻劑之遮罩元件。遮罩元件可以使用於保護保護層208及第二電容板206-1的區域，同時一或多個蝕刻製程隨後移除暴露的保護層208及第二導電層206。高k介電層204可以作用為用於蝕刻第二導電層206之一蝕刻停止層。於一些實施例中，於移除保護層208之部分及第二導電層206之後，第二電容板206-1可以具有一寬度206w，其為從約0.5µm至約10µm的範圍。
於第二導電層206之部分移除之後可以形成第一及第二帽蓋子層216及218，如圖7所示。於一些實施例中，帽蓋子層216可以藉由CVD、ALD、及其它合適的沉積方法共形地沉積於保護層208及高k介電層204上。於一些實施例中，第一帽蓋子層216可以包括SiO 2且可以具有一厚度216t，其為從約15nm至約50nm的範圍。於一些實施例中，第二帽蓋子層218可以包括SiN且可以具有一厚度218t，其為從約50nm至約75nm的範圍。如果厚度216t小於約15nm、或厚度218t小於約50nm，於隨後的製程中會發生過度蝕刻且高k介電層204會損壞。如果厚度216t大於約50nm、或厚度218t大於約75nm，於隨後的製程中會發生蝕刻不足且殘留物會保留在高k介電層204上。
參照圖3，於操作370中，一第二絕緣層係形成於第一導電層之一第一部分與一第二部分之間。舉例而言，如圖8及圖9所示，第二絕緣層232可以形成於第一導電層202之第一及第二部分202-1及202-2之間。第一部分202-1亦可以稱之為MIM電容結構210之第一電容板202-1。第二部分202-2亦可稱之為電阻結構202-2。
於第一及第二帽蓋子層216及218形成之後可以移除帽蓋子層216及218之一部分、高k介電層204之一部分、及第一導電層202之一部分，如圖8所示。於一些實施例中，移除製程可以包括一乾式蝕刻製程，以於第一遮罩面域112與第二遮罩面域114之間形成一開口832。於一些實施例中，乾式蝕刻製程可以為方向性的且可以包括多蝕刻操作。乾式蝕刻製程可以使用蝕刻劑，包括六氟-1,3-丁二烯(C 4F 6)、全氟異丁烯(C 4F 8)、氯(Cl 2)、及氧(O 2)。於一些實施例中，於乾式蝕刻製程之後，開口832可以具有一寬度，其等於第一遮罩面域112與第二遮罩面域114之間的距離106d。於一些實施例中，距離106d為從約1.5µm至約1000µm的範圍。第一電容板202-1、高k介電層204-1、及第二電容板206-1可以形成MIM電容結構210。第一帽蓋子層216-1及第二帽蓋子層218-1可以形成帽蓋結構212-1。第一帽蓋子層216-2及第二帽蓋子層218-2可以形成帽蓋結構212-2。於一些實施例中，MIM電容結構210可以具有一寬度202w1，其為從約0.5µm至約200µm的範圍。於一些實施例中，電阻結構202-2可具有一寬度202w2，其為從約0.5µm至約200µm的範圍。
於開口832形成之後可以形成第二絕緣層232，如圖9所示。於一些實施例中，第二絕緣層232可以沉積於帽蓋結構212-1及212-2及第一絕緣層224上，以填充開口832並罩蓋MIM電容結構210及電阻結構202-2。於一些實施例中，第二絕緣層232可以包括一藉由CVD、ALD、PECVD、或其它合適的沉積方法沉積的氧化層。氧化層可以包括PEOX、USG、FSG、一低k介電材料(例如，具有介電常數小於約3.9之材料)、一極低k介電材料(例如，具有介電常數小於約2.5之材料)、其它合適的材料、或其組合。於一些實施例中，第二絕緣層232可以藉由PECVD來沉積。於一些實施例中，第二絕緣層232可以具有一厚度，其為從約100nm至約500nm的範圍。
於第二絕緣層232形成之後可以形成硬遮罩層234，如圖9所示。於一些實施例中，硬遮罩層234可以藉由CVD、ALD、PECVD、或其它合適的沉積方法共形地沉積於第二絕緣層232上。於一些實施例中，硬遮罩層234可以包括SiO 2、SiN、SiON、其它合適的材料、或其組合。於一些實施例中，硬遮罩層234可以沿一Z軸具有一厚度，其為從約40nm至約70nm的範圍。
於硬遮罩層234形成之後可以形成金屬間介電層107，如圖9所示。於一些實施例中，金屬間介電層107可以藉由CVD、ALD、PECVD、或其它合適的沉積方法共形地沉積於硬遮罩層234上。於一些實施例中，金屬間介電層107可以包括PEOX、USG、FSG、一低k材料、一極低k介電質、其它合適的材料、或其組合。於一些實施例中，金屬間介電層107可以具有一厚度，其為從約800nm至約1100nm的範圍。
於金屬間介電層107形成之後可以形成一頂部遮罩層936，如圖9所示。於一些實施例中，頂部遮罩層936可以藉由CVD、ALD、PECVD、或其它合適的沉積方法共形地沉積於金屬間介電層107上。於一些實施例中，頂部遮罩層936可以包括SiO 2、SiN、SiON、其它合適的材料、或其組合。於一些實施例中，頂部遮罩層936可以沿一Z軸具有一厚度，其為從約40nm至約80nm的範圍。
於頂部遮罩層936形成之後可以形成開口1003-1、1003-2、1003-3、及1003-4，如圖10所示。於一些實施例中，一乾式蝕刻製程可以蝕刻通過頂部遮罩層936、金屬間介電層107、硬遮罩層234、及第二絕緣層232。於一些實施例中，乾式蝕刻製程可以為方向性的且可以包括多蝕刻操作。乾式蝕刻製程可以使用蝕刻劑，包括C 4F 6、Cl 2、及O 2。第二帽蓋層218-1及218-2可以作用為乾式蝕刻製程的蝕刻停止點。
於開口1003-1、1003-2、1003-3、及1003-4形成之後可以形成開口1103-1、1103-2、1103-3、及1103-4，如圖11所示。於一些實施例中，一附加的乾式蝕刻製程可以蝕刻通過第二帽蓋子層218-1及218-2、第一帽蓋子層216-1及216-2、高k介電層204-1及204-2、及保護層208。於一些實施例中，乾式蝕刻製程可以為方向性的且可以包括多蝕刻操作。附加的蝕刻製程可以停止於第一電容板202-1、第二電容板206-1、及電阻結構202-2上。開口1103-1、1103-2、1103-3、及1103-4可以暴露第一電容板202-1、第二電容板206-1、及電阻結構202-2，用於隨後於其上沉積導電材料。於一些實施例中，開口1103-1、1103-2、1103-3、及1103-4可以延伸至第一電容板202-1、第二電容板206-1、及電阻結構202-2中以確保可靠的低電阻電性接觸，用於隨後進行材料沉積。於一些實施例中，附加的乾式蝕刻製程可以增加開口1103-1、1103-2、1103-3、及1103-4的尺寸，如圖11所示。
於開口1103-1、1103-2、1103-3、及1103-4形成之後可以進行沉積導電材料於開口1103-1、1103-2、1103-3、及1103-4中以及化學機械拋光(CMP)製程，以共平面化金屬間介電層107及內連結構203-1、203-2、203-3、及203-4的頂部表面，如圖2A所示。於一些實施例中，內連結構203-1、203-2、203-3、及203-4可以為第二內連結構108的部分。於一些實施例中，MIM電容結構210及電阻結構202-2可以一單一遮罩製程形成於BEOL裝置層106上。結果，形成電阻結構202-2及MIM電容結構210的遮罩製程的數量可以減少且電阻結構202-2所產生的寄生電容可以減少。於一些實施例中，如圖2B至圖2F所示，藉由於沉積對應的層的期間阻擋第二遮罩面域114，高k介電層204-2、第一帽蓋子層216-2、及第二帽蓋子層218-2之一或多個層可以省略。
依據本揭示之不同的實施例提供了以一單一遮罩製程形成具有電阻結構202-2及MIM電容結構210之半導體結構100的方法。於一些實施例中，半導體結構100可以包括：第一內連結構104，於基底102上；第一絕緣層224，於第一內連結構104上；以及電阻結構202-2及MIM電容結構210，於第一絕緣層224上。於一些實施例中，電阻結構202-2及MIM電容結構210可以與第一絕緣層224接觸且被第二絕緣層232分隔。第一內連結構104可以為一BEOL內連結構連接至於基底102上之一FEOL裝置層中的一或多個主動裝置(例如，電晶體)。於一些實施例中，電阻結構202-2及MIM電容結構210可以一單一遮罩製程形成於BEOL裝置層106上。單一遮罩製程可以減少形成電阻及MIM電容結構之遮罩製程的數量並且減少由電阻結構所產生的寄生電容。
於一些實施例中，一種半導體結構，包括：一內連結構，於一基底上；一第一絕緣層，於該內連結構上；一第一導電板及一第二導電板，於該第一絕緣層上且被一第二絕緣層分隔；一介電層，於該第一導電板上；以及一第三導電板，於該介電層上。該第一導電板及該第二導電板之底部表面係共平面。
於一些實施例中，一種系統，包括：一內連結構，於一基底上；一第一絕緣層，於該內連結構上；一電阻結構，與該第一絕緣層接觸；一電容結構，與該第一絕緣層接觸；以及一第二絕緣層，介於該電阻結構與該電容結構之間。該電容結構包含一第一板、一第二板及一介電層，該介電層介於該第一板與該第二板之間。
於一些實施例中，一種方法，包括：形成一內連結構於一基底上；形成一第一絕緣層於該內連結構上；形成一第一導電層於該第一絕緣層上；形成一介電層於該第一導電層上；形成一第二導電層於該介電層上。該方法進一步包括：移除該第二導電層之一部分；以及形成一第二絕緣層於該第一導電層之一第一部分與一第二部分之間。
需瞭解到實施方式之章節、且非揭示內容章節之摘要、係意欲用於解釋申請專利範圍。揭示內容章節之摘要可以陳述如發明人所思量之本揭示的一或多個、但不是所有可能的實施例，且因此不意欲於以任何方式限制所附添的申請專利範圍。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，作為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
100:半導體結構 102:基底 103:金屬孔 104:第一內連結構 105:金屬線 106:BEOL裝置層 106d:距離 107:金屬間介電層 108:第二內連結構 110:放大區域 112:第一遮罩面域 114:第二遮罩面域 202:第一導電層 202t:厚度 202w1:寬度 202w2:寬度 202-1:第一電容板/第一部分 202-1t:厚度 202-2:電阻結構/第二部分 202-2t:厚度 203:內連結構 203-1:內連結構 203-2:內連結構 203-3:內連結構 203-4:內連結構 204:高k介電層 204-1:高k介電層 204-2:高k介電層 204t:厚度 206:第二導電層 206t:厚度 206w:寬度 206-1:第二電容板 206-1t:厚度 206-2:第二電容電極層 208:保護層 208t:厚度 210:MIM電容結構 212:帽蓋結構 212-1:帽蓋結構 212-2:帽蓋結構 216:(第一)帽蓋子層 216t:厚度 216-1:第一帽蓋子層 216-2:第一帽蓋子層 218:(第二)帽蓋子層 218t:厚度 218-1:第二帽蓋子層 218-2:第二帽蓋子層 222:蝕刻停止層(ESL) 222t:厚度 224:第一絕緣層 224t:厚度 232:第二絕緣層 234:硬遮罩層 300:方法 310:操作 320:操作 330:操作 340:操作 350:操作 360:操作 370:操作 832:開口 936:頂部遮罩層 1003-1:開口 1003-2:開口 1003-3:開口 1003-4:開口 1103-1:開口 1103-2:開口 1103-3:開口 1103-4:開口 M1至M11:導電內連層
當結合隨附圖式閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。
圖1A例示了依據一些實施例之一半導體結構的剖視圖，半導體結構具有一電阻結構及一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容結構。
圖1B例示了依據一些實施例之一半導體結構之一遮罩，半導體結構具有一電阻結構及一金屬-絕緣體-金屬(MIM)電容結構。
圖2A至圖2F例示了依據一些實施例之一半導體結構之一放大顯示區域的剖視圖，半導體結構具有一電阻結構及一MIM電容結構。
圖3例示了依據一些實施例之用於形成一半導體結構之方法的流程圖，半導體結構具有一電阻結構及一MIM電容結構。
圖4至圖11例示了依據一些實施例之半導體結構於製造之不同階段的剖視圖，半導體結構具有一電阻結構及一MIM電容結構。
現在將參考隨附圖式描述例示的實施例。於圖式中，相似的元件符號通常表示相同的、功能類似的、及/或結構類似的元件。
100:半導體結構
102:基底
103:金屬孔
104:第一內連結構
105:金屬線
106:BEOL裝置層
107:金屬間介電層
108:第二內連結構
110:放大區域
M1至M11:導電內連層

Claims (20)

  1. 一種半導體結構，包含： 一內連結構，於一基底上； 一第一絕緣層，於該內連結構上； 一第一導電板及一第二導電板，於該第一絕緣層上且被一第二絕緣層分隔，其中該第一導電板及該第二導電板之底部表面係共平面； 一介電層，於該第一導電板上；以及 一第三導電板，於該介電層上。
  2. 如請求項1所述之半導體結構，進一步包含一第一內連結構及一第二內連結構，該第一內連結構連接至該第一導電板，該第二內連結構連接至該第二導電板。
  3. 如請求項1所述之半導體結構，進一步包含一帽蓋結構，於該第二導電板及該第三導電板上。
  4. 如請求項3所述之半導體結構，進一步包含一遮罩層，介於該帽蓋結構與該第二導電板之間。
  5. 如請求項3所述之半導體結構，其中該帽蓋結構包含一氧化矽層及一氮化矽層。
  6. 如請求項1所述之半導體結構，進一步包含一第一內連結構及一第二內連結構，連接至該第二導電板。
  7. 如請求項1所述之半導體結構，其中該介電層係於該第二導電板上。
  8. 如請求項1所述之半導體結構，其中該第一導電板及該第三導電板包含氮化鈦。
  9. 如請求項1所述之半導體結構，其中該第二導電板之一厚度係大於該第一導電板之一厚度。
  10. 一種系統，包含： 一內連結構，於一基底上； 一第一絕緣層，於該內連結構上； 一電阻結構，與該第一絕緣層接觸； 一電容結構，與該第一絕緣層接觸，其中該電容結構包含一第一板、一第二板及一介電層，該介電層介於該第一板與該第二板之間；以及 一第二絕緣層，介於該電阻結構與該電容結構之間。
  11. 如請求項10所述之系統，進一步包含： 一第一內連結構及一第二內連結構，連接至該電容結構之該第一電極及該第二電極；以及 一第三內連結構及一第四內連結構，連接至該電阻結構。
  12. 如請求項10所述之系統，進一步包含： 一第一帽蓋結構，於該電阻結構上；以及 一第二帽蓋結構，於該電容結構上。
  13. 如請求項12所述之系統，其中該第一帽蓋結構及該第二帽蓋結構之各者包含一氧化矽層及一氮化矽層。
  14. 如請求項12所述之系統，其中該介電層係進一步設置於該電阻結構上。
  15. 如請求項12所述之系統，其中該電阻結構之一厚度之一厚度係大於該電容結構之該第一電極之一厚度。
  16. 一種方法，包含： 形成一內連結構於一基底上； 形成一第一絕緣層於該內連結構上； 形成一第一導電層於該第一絕緣層上； 形成一介電層於該第一導電層上； 形成一第二導電層於該介電層上； 移除該第二導電層之一部分；以及 形成一第二絕緣層於該第一導電層之一第一部分與一第二部分之間。
  17. 如請求項16所述之方法，進一步包含： 形成一第一內連結構及一第二內連結構，連接至該第二導電層及該第一導電層之該第一部分；以及 形成一第三內連結構及一第四內連結構，連接至該第一導電層之該第二部分。
  18. 如請求項17所述之方法，其中形成該第一內連結構、該第二內連結構、該第三內連結構、及該第四內連結構包含： 形成一第一開口、一第二開口、一第三開口、及一第四開口於該第二絕緣層中以暴露該第一導電層及該第二導電層；以及 以一導電材料於一單一沉積製程中填充該第一開口、該第二開口、該第三開口、及該第四開口。
  19. 如請求項16所述之方法，進一步包含形成一帽蓋結構於該第一導電層上。
  20. 如請求項16所述之方法，其中形成該第二絕緣層包含： 移除該介電層之一部分及該第一導電層以形成一開口於該第一導電層之該第一部分與該第二部分之間；以及 以該第二絕緣層填充該開口。
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