CN116564942A - 具有电阻器和电容器的半导体结构、系统及其形成方法 - Google Patents

具有电阻器和电容器的半导体结构、系统及其形成方法 Download PDF

Info

Publication number
CN116564942A
CN116564942A CN202310243777.XA CN202310243777A CN116564942A CN 116564942 A CN116564942 A CN 116564942A CN 202310243777 A CN202310243777 A CN 202310243777A CN 116564942 A CN116564942 A CN 116564942A
Authority
CN
China
Prior art keywords
layer
conductive
insulating layer
resistor
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310243777.XA
Other languages
English (en)
Inventor
萧茹雄
林震宾
孙杰
陈柏颖
黄一珊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/814,124 external-priority patent/US20230335488A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN116564942A publication Critical patent/CN116564942A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种结构和方法，涉及一种带有电阻器和电容器的半导体结构、系统及其形成方法，该半导体结构具有通过单掩模工艺形成的电阻器结构和金属‑绝缘体‑金属(MIM)电容器结构。半导体结构包括位于衬底上的互连结构、位于互连结构上的第一绝缘层、位于第一绝缘层上并由第二绝缘层分开的第一和第二导电板、位于第一导电板上的介电层和位于介电层上第三导电板。第一和第二导电板的底面是共面的。

Description

具有电阻器和电容器的半导体结构、系统及其形成方法
技术领域
本申请的实施例涉及带有电阻器和电容器的半导体结构、系统及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代的电路都比上一代更小、更复杂。在IC演进过程中，功能密度(例如，每芯片面积中互连器件的数量)普遍增加，而几何尺寸(例如，可以使用制造工艺创建的最小组件或线)已经减小。IC产业的不断发展需要改进电路元件的集成工艺，诸如电阻器结构和金属-绝缘体-金属(MIM)电容器结构。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体结构，包括：互连结构，位于衬底上；第一绝缘层，位于互连结构上；第一导电板和第二导电板，位于第一绝缘层上并且由第二绝缘层分开，其中，第一导电板和第二导电板的底面共面；介电层，位于第一导电板上；以及第三导电板，位于介电层上。
根据本申请的实施例的另一个方面，提供了一种具有电阻器和电容器的系统，包括：互连结构，位于衬底上；第一绝缘层，位于互连结构上；电阻器结构，与第一绝缘层接触；电容器结构，与第一绝缘层接触，其中，电容器结构包括第一电极和第二电极以及位于第一电极和第二电极之间的介电层；以及第二绝缘层，位于电阻器结构和电容器结构之间。
根据本申请的实施例的又一个方面，提供了一种形成半导体结构的方法，包括：在衬底上形成互连结构；在互连结构上形成第一绝缘层；在第一绝缘层上形成第一导电层；在第一导电层上形成介电层；在介电层上形成第二导电层；去除第二导电层的部分；以及在第一导电层的第一部分和第二部分之间形成第二绝缘层。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各方面。
图1A示出了根据一些实施例的具有电阻器结构和金属-绝缘体-金属(MIM)电容器结构的半导体结构的截面图。
图1B示出了根据一些实施例的具有电阻器结构和金属-绝缘体-金属(MIM)电容器结构的半导体结构的掩模。
图2A-图2F示出了根据一些实施例的具有电阻器结构和MIM电容器结构的半导体结构的放大区域的截面图。
图3示出了根据一些实施例的形成具有电阻器结构和MIM电容器结构的半导体结构的方法的流程图。
图4-图11示出了根据一些实施例的在制造具有电阻器结构和MIM电容器结构的半导体结构的各个阶段的截面图。
现在将参照附图描述说明性实施例。在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
请注意，说明书中对“一个实施例”、“一实施例”、“示例实施例”、“示例性”等是表示所描述的实施例可以包括特定的部、结构、或特性，但是每个实施例不一定包括特定的特征、结构、或特性。此外，这些术语不一定指相同的实施例。此外，无论是否明确描述，当结合实施例来描述特定的特征、结构、或特性时，在该领域具有通常知识者的知识范围内，可将此特征、结构、或特性结合其它的实施例来实现。
应当理解，本文中的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞应由相关领域的技术人员根据本文的教导来解释。
在一些实施方案中，术语“约”和“基本上”可以表示给定量的值在该值的20％范围内(例如，±1％、±2％、±3％、±4％、±5％,±10％、±20％)变化。这些值仅是示例而不是限制性的。术语“约”和“基本上”可以指相关领域技术人员根据本文的教导所解释的值的百分比。
在一些实施例中，术语“FEOL部分”可以指集成电路(IC)结构的部分，其具有在IC制造的前端制程(FEOL，front end-of-line)阶段制造在晶圆上的结构(例如，有源器件、无源器件、源极/漏极接触结构、栅极接触结构等)。
在一些实施例中，术语“BEOL部分”可以指IC结构的部分，其具有在IC制造的后端制程(BEOL，back end-of-line)阶段制造在FEOL部分上的高层级互连结构(例如，金属线、通孔等)。
电阻器和电容器是半导体IC中用于传导电流和储存电荷的元件。电阻器可以由导电板或导电线形成。低电阻电阻器(例如，从约1Ω到约1KΩ)可用于模拟和射频(RF)电路。高电阻电阻器(例如，从约1KΩ到约1MΩ)可用于分压器电路。一种类型的电容器是金属-绝缘体-金属(MIM)电容器。MIM电容器可以由两个平行的且其间夹有介电层的导电电容器板形成。电容器例如可以用于滤波器、模数转换器、存储器器件、控制应用以及IC中的许多其他类型的器件。
在IC制造工艺中，使用不同的工艺在衬底上形成电阻器和电容器，以制造每种类型的器件。例如，可以使用单独的掩模工艺来形成电阻器和电容器。电阻器(例如，高电阻和低电阻电阻器)可以在形成互连结构之前在第一掩模工艺中更靠近衬底形成，而电容器可以在形成互连结构之后在第二掩模工艺中离衬底更远地形成。电阻器与衬底的接近会产生寄生电容，这会降低半导体集成电路的高频信号特性。此外，电阻器和电容器的单独掩模会增加IC制造工艺的制造成本。
根据本公开的各种实施例提供了利用单一掩模工艺形成具有电阻器结构和MIM电容器结构的半导体结构的方法。在一些实施例中，半导体结构可以包括衬底上的互连结构、互连结构上的第一绝缘层、以及第一绝缘层上的电阻器结构和MIM电容器结构。在一些实施例中，电阻器和MIM电容器结构可以与第一绝缘层接触并且由第二绝缘层分开。互连结构可以是BEOL互连结构，其可以电连接到FEOL器件层中的一个或多个有源器件(例如晶体管)。在一些实施例中，电阻器结构和MIM电容器结构可以通过单一掩模工艺形成在BEOL器件层上。单一掩模工艺可以减少形成电阻和MIM电容器结构的掩模工艺的数量，并降低由电阻器结构产生的寄生电容。
图1A示出了根据一些实施例的半导体结构100的截面图，半导体结构100具有在BEOL器件层106上的电阻器结构和MIM电容器结构。图1B示出了根据一些实施例的半导体结构100中的BEOL器件层106的掩模。图2A-图2F示出了根据一些实施例的具有电阻器和MIM电容器结构的半导体结构100的放大区域110的各种截面图。
如图1A所示，半导体结构100可以包括衬底102、设置在衬底102上的第一互连结构104、设置在第一互连结构104上的BEOL器件层106和设置在BEOL器件层106上的第二互连结构108。如图1B所示，BEOL器件层106的掩模可以包括第一掩模区域112和第二掩模区域114。在一些实施例中，第一掩模区域112可以包括MIM电容器结构，并且第二掩模区域114可以包括电阻器结构。
参考图1A，MIM电容器结构和电阻器结构可以形成在衬底102上的BEOL器件层106中。在一些实施例中，衬底102可以包括硅(Si)衬底。在一些实施例中，衬底102可以包括(i)另一种元素半导体，诸如锗(Ge)；(ii)化合物半导体，诸如碳化硅(SiC)；(iii)合金半导体，诸如硅锗(SiGe)；(iv)其组合。在一些实施例中，衬底102可以包括绝缘体上半导体(SOI)。在一些实施例中，衬底102可以包括外延材料。在一些实施例中，衬底102可以包括FEOL器件层(图1A中未示出)。FEOL器件层可以包括一个或多个半导体器件(例如晶体管)。在一些实施例中，FEOL器件层可以包括逻辑器件、存储器器件和其他合适的半导体器件。
第一和第二互连结构104和108可以将衬底102上的一个或多个半导体器件电连接到BEOL器件层106和半导体结构100或包括半导体结构100的IC封装的其他部分。在一些实施例中，第一和第二互连结构104和108可以包括金属通孔103和金属线105。金属通孔103可以在Z方向上连接金属通孔103上方和下方的金属线105。金属线105可以在X方向或Y方向上延伸。连接的金属通孔103和金属线105中的每个可以形成导电互连层，例如，如图1A所示的导电互连层M1-M11，以将FEOL器件层中的一个或多个半导体器件电连接到BEOL器件层106和半导体结构100的其他部分。虽然图1A中的第一互连结构104包括九个导电互连层并且第二互连结构108包括一个导电互连层，但第一和第二互连结构104和108可以包括任何合适数量的导电互连层。在一些实施例中，第一互连结构104可以包括至少六个导电互连层，以减少由BEOL器件层106中的电阻器结构引起的寄生电容。在一些实施例中，金属通孔103和金属线105可以包括任何合适的导电材料，诸如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、硅化物材料和导电氮化物材料。
金属间介电层107可以包括一个或多个绝缘层，以在半导体结构100中的互连结构之间提供电绝缘，如图1A所示。在一些实施例中，金属间介电层107可以包括氧化硅(SiO2)、等离子体增强氧化物(PEOX)、未掺杂硅玻璃(USG)、氟化硅玻璃(FSG)、低k介电材料(例如，具有小于约3.9的介电常数的材料)、极低k介电材料(例如，具有小于约2.5的介电常数的材料)、其他合适的材料或其组合。在一些实施例中，金属间介电层107的厚度可以例如在约500nm至约1000nm的范围内。
BEOL器件层106可以包括在第一掩模区域112中的MIM电容器结构210和在第二掩模区域114中的电阻器结构202-2，如图2A-图2F所示。在一些实施例中，第一和第二掩模区域112和114之间的距离106d可以在从约1.5μm到约1000μm的范围内。如果距离106d小于约1.5μm，则MIM电容器结构210的电容可能偏离其所需值。如果距离106d大于约1000μm，则MIM电容器结构210和电阻器结构202-2可能无法通过单一掩模工艺形成。参考图2A-图2F所示，半导体结构100还可包括蚀刻停止层(ESL)222、第一绝缘层224、第二绝缘层232、硬掩模层234、保护层208、覆盖结构212-1和212-2(统称为“覆盖结构212”)以及互连结构203-1、203-2、203-3和203-4(统称为“互连结构203”)。在一些实施例中，由于各种工艺差异，图2A-图2F可以包括电阻器结构202-2上的不同覆盖层。
如图2A-图2F所示，ESL 222可以设置在第一互连结构104和金属间介电层107上。ESL 222可以在互连结构形成期间充当蚀刻停止点。在一些实施例中，ESL 222可以包括由硅、碳和/或氮组成的介电材料。在一些实施例中，ESL 222可以包括碳化硅(SiC)层、碳氮化硅(SiCN)层、氧碳氮化硅(SiOCN)层、氧碳化硅(SiOC)层或其组合。在一些实施例中，ESL222可以具有范围从约40nm到约80nm的厚度222t。
第一绝缘层224可以设置在ESL 222上并且可以用作随后形成的MIM电容器结构210和电阻器结构202-2的缓冲层以减少缺陷。在一些实施例中，第一绝缘层224可以包括均匀的氧化物层。在一些实施例中，第一绝缘层224可以包括PEOX、USG、FSG、低k介电材料(例如，具有小于约3.9的介电常数的材料)、极低k介电材料(例如，具有小于约2.5的介电常数的材料)、其他合适的材料或其组合。在一些实施例中，第一绝缘层224可以通过等离子体增强化学气相沉积(PECVD)来沉积。在一些实施例中，第一绝缘层224可以具有范围从约80nm到约120nm的厚度224t。
MIM电容器结构210和电阻器结构202-2可以设置在第一绝缘层224上，如图2A-图2F所示。MIM电容器结构210可以包括第一电容器板202-1、高k介电层204-1和第二电容器板206-1。在一些实施例中，MIM电容器结构210和电阻器结构202-2的底面可以在同一水平上并且可以是共面的。在一些实施例中，第一电容器板202-1和电阻器结构202-2可以共形地形成在第一绝缘层224上并且可以包括氮化钛(TiN)、Al、Cu、W、铝铜合金(AlCu)、金属硅化物、其他合适的金属或金属合金，或其组合。在一些实施例中，第一电容器板202-1和电阻器结构202-2可以包括多于一层。在一些实施例中，第一电容器板202-1可以具有从约30nm到约70nm范围内的厚度202-1t。如果厚度202-1t小于约30nm，则第一电容器板202-1可能在后续工艺中被过度蚀刻。如果厚度202-1t大于约70nm，则可能发生蚀刻不足并且残留物可能残留在第一电容器板202-1上。在一些实施例中，电阻器结构202-2可以具有从约30nm到约150nm范围的厚度202-2t。在一些实施例中，厚度202-2t可以等于或大于厚度202-1t。在一些实施例中，厚度202-2t可以更接近约30nm以形成高电阻电阻器。在一些实施例中，厚度202-2t可以更接近约150nm以形成低电阻电阻器。如果厚度202-2t小于约30nm，则电阻器结构202-2可能在后续工艺中被过度蚀刻。如果厚度202-2t大于约150nm，则电阻器结构202-2的制造工艺可能会复杂并且制造成本可能会增加。
高k介电层204-1和204-2可以设置在第一电容器板202-1和电阻器结构202-2上，如图2A、图2B和图2E所示。在一些实施例中，高k介电层204-1和204-2可以包括相同的高k介电材料。高k介电材料可具有介于约3.9与约1000之间的介电常数以增加MIM电容器结构210的电容。如果介电常数小于约3.9，则介电材料可以降低MIM电容器结构210的电容。在一些实施例中，高k介电层204-1和204-2可以包括任何合适的高k介电材料，诸如氮化硅(SiN)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、其他合适的介电材料及其组合。在一些实施例中，高k介电层204-1和204-2可以包括一层或多层。在一些实施例中，高k介电层204-1和204-2可以具有范围从约1nm到约5nm的厚度204t。如果厚度204t小于约1nm，则高k介电层204-1和204-2可能不是均匀的和不连续的。如果厚度204t大于约5nm，则MIM电容器结构210的电容可能偏离所需值。
第二电容器板206-1可以设置在高k介电层204-1上，如图2A-图2F所示。在一些实施例中，第二电容器板206-1可以包括TiN、Al、Cu、W、AlCu、金属硅化物、其他合适的金属或金属合金，或其组合。在一些实施例中，第一电容器板202-1、第二电容器板206-1和电阻器结构202-2可以包括相同的导电材料，诸如TiN。在一些实施例中，第二电容器板206-1可以包括多于一层。在一些实施例中，第二电容器板206-1可以具有范围从约30nm到约70nm的厚度206-1t。
保护层208可以设置在第二电容器板206-1上，如图2A-图2F所示。在一些实施例中，保护层208可以包括氮氧化硅(SiON)并且可以用作硬掩模层。在一些实施例中，保护层208可以在MIM电容器结构210的形成期间保护第二电容器极板206-1。在一些实施例中，保护层208可以具有范围从约10nm到约50nm的厚度208t。
如图2A-图2F所示，覆盖结构212-1可以设置在MIM电容器结构210上。高k介电层204-2和覆盖结构212-2中的至少一层可以基于各种工艺设置在电阻器结构202-2上。覆盖结构212可以保护MIM电容器结构210和电阻器结构202-2。在一些实施例中，覆盖结构212-1和212-2可以包括第一覆盖子层216-1和216-2以及第二覆盖子层218-1和218-2。在一些实施例中，第一覆盖子层216-1和216-2可以包括范围从约15nm到约25nm的SiO2层。第二覆盖子层218-1和218-2可以包括范围从约50nm到约75nm的SiN层。
在一些实施例中，如图2A所示，覆盖结构212-2和高k介电层204-2可以设置在电阻器结构202-2上。在一些实施例中，如图2B所示，第二覆盖子层218-2和高k介电层204-2可以设置在电阻器结构202-2上。在一些实施例中，如图2C所示，覆盖结构212-2可以设置在电阻器结构202-2上。在一些实施例中，如图2D所示，第二覆盖子层218-2可以设置在电阻器结构202-2上。在一些实施例中，如图2E所示，高k介电层204-2可以设置在电阻器结构202-2上。在一些实施例中，如图2F所示，第二覆盖子层218-2可以设置在电阻器结构202-2上，并且电阻器结构202-2的厚度202-2t可以大于第一电容器板202-1的厚度202-1t。
参考图2A-图2F，硬掩模层234可以设置在第二绝缘层232上，用于互连结构图案化。在一些实施例中，硬掩模层234可以包括SiO2、SiN、SiON、其他合适的材料或其组合。
如图2A-图2F所示，互连结构203-1和203-2可以提供到MIM电容器结构210的第二和第一电容器板206-1和202-1的电连接。互连结构203-3和203-4可以提供到电阻器结构202-2的电连接。互连结构203可以设置在金属间介电层107、硬掩模层234和第二绝缘层232中。在一些实施例中，互连结构203可以延伸到第一电容器板202-1、第二电容器板206-1和电阻器结构202-2中，以确保可靠的低电阻电接触。在一些实施例中，Z方向上的延伸可以大于约20nm以确保互连结构203的金属与第一电容器板202-1、第二电容器板206-1和电阻器结构202-2的金属之间可靠的低电阻电接触。在一些实施例中，互连结构203可以包括Cu、W、Al、其他合适的金属或其组合。
在一些实施例中，如图2A-图2F所示，通过在第一绝缘层224上通过单一掩模工艺形成MIM电容器结构210和电阻器结构202-2，可以减少形成电阻器和MIM电容器结构的掩模工艺的数量，并且可以减少由电阻器结构产生的寄生电容。此外，单一掩模工艺可以改进制造工艺并降低制造成本。
图3是根据一些实施例的用于制造具有电阻器结构和MIM电容器结构的半导体结构的方法300的流程图。方法300可以不限于半导体结构100并且可以适用于会受益于用于MIM电容器结构和电阻器结构的单一掩模工艺的其他器件。可以在方法300的各种操作之间执行另外的制造操作并且可以仅仅为了清楚和便于描述而省略。可以在方法300之前、期间或之后提供附加的工艺；本文简要描述了这些附加工艺中的一个或多个。此外，并非所有操作都可能需要执行本文提供的公开。此外，一些操作可以同时执行或以与图3所示不同的顺序执行。在一些实施例中，除了当前描述的操作之外或代替当前描述的操作，可以执行一个或多个其他操作。
为了说明的目的，图3中说明的操作将参考如图1A和图4-图11中所示的半导体结构100的放大区域110的示例制造工艺来描述。图1A和图4-图11示出了根据一些实施例的在半导体结构100的制造过程的各个阶段的截面图。图4-图11中的元件与上面描述的图1A、图1B和图2A-图2F中的元件具有相同的注释。
参考图3，方法300开始于操作310和在衬底上形成互连结构的过程。例如，如图1A和图4所示，第一互连结构104可以形成在衬底102上。衬底102可以包括Si衬底和形成在Si衬底上的包括一个或多个半导体器件(例如晶体管)的FEOL器件层。图4示出了第一互连结构104的部分，诸如金属通孔103。金属线105和金属通孔103的其他层未在图4中示出。
如图1A和图4所示，可以在衬底102上形成金属间介电层107以在半导体结构100中的金属间介电层107之间提供电隔离。在一些实施例中，金属间介电层107可以通过任何合适的工艺来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、PECVD、其他合适的方法及其组合。在一些实施例中，可以使用PECVD在约300℃至约500℃的温度范围内沉积金属间介电层107。在一些实施例中，金属间介电层107可以包括PEOX、USG、FSG、低k材料、极低k电介质、其他合适的材料或其组合。极低k材料可以包括SiOC、SiCN、SiOCN、SiOCH、多孔SiO2或其组合。
第一互连结构104可以形成在金属间介电层107中，如图1A和图4所示。在一些实施例中，在金属间介电层107的沉积之后可以选择性蚀刻金属间介电材料的沉积层以形成开口(未示出)。开口可以在后续工艺中填充导电材料以形成通过金属间介电层107彼此电隔离的金属通孔103或金属线105。在一些实施例中，可以通过干蚀刻工艺来执行选择性蚀刻。在一些实施例中，金属通孔103和金属线105的导电材料可以包括W、Al、Cu、Co、Ti、Ta、Ru、硅化物材料或导电氮化物材料。连接的金属通孔103和金属线105中的每个都可以形成导电互连层。在一些实施例中，第一互连结构104可以包括多个导电互连层，诸如如图1A所示的导电互连层M1-M9。在一些实施例中，第一互连结构104可以包括至少六个导电互连层(例如，导电互连层M1-M6)，以降低半导体结构100的寄生电容。
在第一互连结构104的形成之后可以进行ESL 222的形成。如图1A和图4所示，ESL222可以通过CVD、ALD和其他合适的沉积方法共形地沉积在金属间介电层107和第一互连结构104上。在一些实施例中，ESL 222可以包括介电材料，诸如SiC、SiCN、SiOC和SiOCN。在一些实施例中，ESL 222可以具有从约40nm到约80nm范围的厚度222t。ESL 222可以在后续工艺中保护金属通孔103并且可以作为蚀刻停止点。
参考图3，在操作320中，可以在互连结构上形成第一绝缘层。例如，如图4所示，第一绝缘层224可以形成在第一互连结构104和ESL 222上。在一些实施例中，第一绝缘层224可以包括氧化物层，氧化物层通过PECVD、CVD和其他合适的沉积方法而共形地沉积在ESL222上。在一些实施例中，第一绝缘层224可以包括SiO2、SiON、SiOCN和其他合适的绝缘材料。在一些实施例中，第一绝缘层224可以具有范围从约80nm到约120nm的厚度224t。在一些实施例中，第一绝缘层224可以均匀地沉积在第一掩模区域112和第二掩模区域114上。
参考图3，在操作330中，在第一绝缘层上形成第一导电层。例如，如图5所示，第一导电层202可以形成在第一绝缘层224上。在一些实施例中，第一导电层202可以通过PVD、ALD、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、电镀、其他合适的方法或其组合共形地沉积在第一绝缘层224上。可以在低于约20mTorr的压力和约100℃的温度下在诸如PVD室的沉积室中执行沉积工艺。在沉积工艺中使用的功率水平可以在从约1000W到约6000W的范围内。在一些实施例中，导电材料可以包括TiN、AlCu、Al、Cu、其他合适的导电材料或其组合。在一些实施例中，导电材料可以包括TiN。在一些实施例中，第一导电层202可以具有范围从约30nm到约70nm的厚度202t。
参考图3，在操作340中，在第一导电层上形成介电层。例如，如图5所示，可以在第一导电层202上形成高k介电层204。在一些实施例中，高k介电层204可以包括通过CVD、ALD、PECVD或其他合适的沉积方法共形地沉积的高k介电材料。高k介电材料可以包括HfO2、ZrO2、Al2O3、SiN或其他合适的介电材料。取决于材料的类型，高k介电材料可以具有大于约3.9的k值。在一些实施例中，高k介电层204可以包括SiN，其具有约7的k值，通过PECVD工艺在约150℃至约200℃的沉积温度下沉积。在一些实施例中，高k介电层204可以是可以在约200℃至约250℃的温度下沉积且k值大于约13(例如，约13.6)的介电堆叠件，其可以包括ZrO2的底层、Al2O3的中间层、ZrO2的顶层。在一些实施例中，高k介电层204可以是包括铪基电介质(例如，HfO2和硅酸铪(HfSiOx))、氧化钛(TiO2)或氧化钽(TaOx)的堆叠件。高k介电层204还可以包括液相高k聚合物，其可以在低于约250℃的温度下固化和硬化。此外，高k介电层204可以包括k值在约100和约200之间的氧化锶钛(SrTiO3)、k值在约300和约600之间的钡钛氧化物(BaTiO3)、k值在约500和1000之间的钡锶氧化钛(BaSrTiO3)、或k值在约800和约1100之间的铅锆钛氧化物(PbZrTiO3)。在一些实施例中，高k介电层204可以具有从约1nm到约5nm范围内的厚度204t。
参考图3，在操作350中，在介电层上形成第二导电层。例如，如图5所示，第二导电层206可以形成在高k介电层204上。在一些实施例中，第二导电层206可以通过与第一导电层202相同的沉积方法共形地沉积在高k介电层204上。在一些实施例中，第二导电层206可以包括导电材料，诸如TiN、AlCu、Al、Cu、其他合适的导电材料以及其组合。在一些实施例中，第一和第二导电层202和206可以包括相同的导电材料，诸如TiN。在一些实施例中，第二导电层206可以具有从约30nm到约70nm范围的厚度206t。
如图5所示，在形成第二导电层206之后可以形成保护层208。在一些实施例中，可以通过CVD、ALD和其他合适的沉积方法在第二导电层206上共形地沉积保护层208。在一些实施例中，保护层208可以包括SiON并且可以充当硬掩模层以在后续工艺期间保护第二电容器板206-1。在一些实施例中，保护层208可以具有范围从约10nm到约50nm的厚度208t。
参考图3，在操作360中，去除第二导电层的部分。例如，如图6所示，可以去除第二导电层206和保护层208的部分。在一些实施例中，光刻和蚀刻操作可以在保护层208和第二导电层206上进行处理，以形成MIM电容器结构210的第二电容器板206-1。可以在保护层208上形成掩模层以图案化第二导电层206。掩模层可以在刻蚀过程中保护保护层208和第二电容器板206-1的区域。掩模层的成分可以包括光刻胶、硬掩模和/或其他合适的材料。图案化工艺可以包括在保护层208上方形成掩模层、暴露光刻胶以进行图案化、执行曝光后烘烤工艺、以及显影光刻胶以形成包括光刻胶的掩模元件。掩模元件可以用于保护保护层208和第二电容器板206-1的区域，同时一个或多个蚀刻工艺随后去除暴露的保护层208和第二导电层206。高k介电层204可以用作蚀刻第二导电层206的蚀刻停止层。在一些实施例中，在去除保护层208和第二导电层206的部分之后，第二电容器板206-1可以具有范围从约0.5μm到约10μm的宽度206w。
在去除第二导电层206的部分之后，可以形成第一和第二覆盖子层216和218，如图7所示。在一些实施例中，覆盖子层216可以通过CVD、ALD和其他合适的沉积方法共形地沉积在保护层上208和高k介电层204上。在一些实施例中，第一覆盖子层216可以包括SiO2并且可以具有范围从约15nm到约50nm的厚度216t。在一些实施例中，第二覆盖子层218可以包括SiN并且可以具有范围从约50nm到约75nm的厚度218t。如果厚度216t小于约15nm或厚度218t小于约50nm，则在后续工艺中可能发生过蚀刻并且可能损坏高k介电层204。如果厚度216t大于约50nm或厚度218t大于约75nm，则在后续工艺中可能发生蚀刻不足，并且残留物可能保留在高k介电层204上。
参考图3，在操作370中，在第一导电层的第一部分和第二部分之间形成第二绝缘层。例如，如图8和图9所示，第二绝缘层232可以形成在第一导电层202的第一和第二部分202-1和202-2之间。第一部分202-1也可以称为MIM电容器结构210的第一电容器板202-1。第二部分202-2也可以称为电阻器结构202-2。
在形成第一和第二覆盖子层216和218之后，可以去除覆盖子层216和218的部分、高k介电层204的部分和第一导电层202的部分，如图8所示。在一些实施例中，去除工艺可以包括干蚀刻工艺以在第一掩模区域112和第二掩模区域114之间形成开口832。在一些实施方式中，干蚀刻工艺可以是定向的并且可以包括多个蚀刻操作。干蚀刻工艺可以使用包括六氟-1,3-丁二烯(C4F6)、全氟异丁烯(C4F8)、氯(Cl2)和氧气(O2)的蚀刻剂。在一些实施例中，在干蚀刻工艺之后，开口832的宽度可以等于第一掩模区域112和第二掩模区域114之间的距离106d。在一些实施例中，距离106d的范围从约1.5μm到约1000μm。第一电容器板202-1、高k介电层204-1和第二电容器板206-1可以形成MIM电容器结构210。第一覆盖子层216-1和第二覆盖子层218-1可以形成覆盖结构212-1。第一覆盖子层216-2和第二覆盖子层218-2可以形成覆盖结构212-2。在一些实施例中，MIM电容器结构210可以具有范围从约0.5μm到约200μm的宽度202w1。在一些实施例中，电阻器结构202-2可以具有范围从约0.5μm到约200μm的宽度202w2。
在开口832的形成之后可以进行第二绝缘层232的形成，如图9所示。在一些实施例中，第二绝缘层232可以沉积在覆盖结构212-1和212-2上，以填充开口832并覆盖MIM电容器结构210和电阻器结构202-2。在一些实施例中，第二绝缘层232可以包括通过CVD、ALD、PECVD或其他合适的沉积方法沉积的氧化物层。氧化物层可以包括PEOX、USG、FSG、低k介电材料(例如，具有小于约3.9的介电常数的材料)、极低k介电材料(例如，具有小于约2.5的介电常数的材料)、其他合适的材料或其组合。在一些实施例中，可以通过PECVD沉积第二绝缘层232。在一些实施例中，第二绝缘层232可以具有范围从约100nm到约500nm的厚度。
在第二绝缘层232的形成之后可以进行硬掩模层234的形成，如图9所示。在一些实施例中，硬掩模层234可以通过CVD、ALD、PECVD或其他合适的沉积方法共形地沉积在第二绝缘层232上。在一些实施例中，硬掩模层234可以包括SiO2、SiN、SiON、其他合适的材料或其组合。在一些实施例中，硬掩模层234可以沿Z轴具有范围从约40nm到约70nm的厚度。
在硬掩模层234的形成之后可以形成金属间介电层107，如图9所示。在一些实施例中，金属间介电层107可以通过CVD、ALD、PECVD或其他合适的沉积方法共形地沉积在硬掩模层234上。在一些实施例中，金属间介电层107可以包括PEOX、USG、FSG、低k材料、极低k电介质、其他合适的材料或其组合。在一些实施例中，金属间介电层107可以具有范围从约800nm到约1100nm的厚度。
如图9所示，在金属间介电层107的形成之后可以进行顶部掩模层936的形成。在一些实施例中，顶部掩模层936可以通过CVD、ALD、PECVD或其他合适的沉积方法共形地沉积在金属间介电层107上。在一些实施例中，顶部掩模层936可以包括SiO2、SiN、SiON、其他合适的材料或其组合。在一些实施例中，顶部掩模层936可以沿Z轴具有范围从约40nm到约80nm的厚度。
如图10所示，在顶部掩模层936的形成之后可以形成开口1003-1、1003-2、1003-3和1003-4。在一些实施例中，干蚀刻工艺可以蚀刻穿过顶部掩模层936、金属间介电层107、硬掩模层234和第二绝缘层232。在一些实施例中，干蚀刻工艺可以是定向的并且可以包括多个蚀刻操作。干蚀刻工艺可以使用包括C4F6、Cl2和O2的蚀刻剂。第二覆盖层218-1和218-2可以作为干蚀刻工艺的蚀刻停止点。
在开口1003-1、1003-2、1003-3和1003-4的形成之后可以形成开口1103-1、1103-2、1103-3和1103-4，如图11所示。在一些实施例中，附加的干蚀刻工艺可以蚀刻穿过第二覆盖子层218-1和218-2、第一覆盖子层216-1和216-2、高k介电层204-1和204-2以及保护层208。在一些实施例中，干蚀刻工艺可以是定向的并且可以包括多个蚀刻操作。附加的蚀刻工艺可以停止于第一电容器板202-1、第二电容器板206-1和电阻器结构202-2上。开口1103-1、1103-2、1103-3和1103-4可以暴露第一电容器板202-1、第二电容器板206-1和电阻器结构202-2，用于随后在其上沉积导电材料。在一些实施例中，开口1103-1、1103-2、1103-3和1103-4可以延伸到第一电容器板202-1、第二电容器板206-1和电阻器结构202-2中以确保可靠的低电阻，用于随后的导电材料沉积的电接触。在一些实施例中，附加的干蚀刻工艺可以增加开口1103-1、1103-2、1103-3和1103-4的尺寸，如图11所示。
在开口1103-1、1103-2、1103-3和1103-4的形成之后，可以在开口1103-1、1103-2、1103-3和1103-4中进行导电材料的沉积，以及化学机械抛光(CMP)工艺以共平面化金属间介电层107和互连结构203-1、203-2、203-3和203-4的顶面，如图2A所示。在一些实施例中，互连结构203-1、203-2、203-3和203-4可以是第二互连结构108的部分。在一些实施例中，MIM电容器结构210和电阻器结构202-2可以利用单个掩模工艺形成在BEOL器件层106上。结果，可以减少形成电阻器结构202-2和MIM电容器结构210的掩模工艺的数量并且可以减少由电阻器结构202-2产生的寄生电容。在一些实施例中，如图2B-图2F所示，通过在对应层的沉积期间阻挡第二掩模区域114，可以省略高k介电层204-2、第一覆盖子层216-2和第二覆盖子层218-2中的一层或多层。
根据本公开的各种实施例提供了利用单一掩模工艺形成具有电阻器结构202-2和MIM电容器结构210的半导体结构100的方法。在一些实施例中，半导体结构100可以包括衬底102上的第一互连结构104、第一互连结构104上的第一绝缘层224、以及第一绝缘层224上的电阻器结构202-2和MIM电容器结构210。在一些实施例中，电阻器结构202-2和MIM电容器结构210可以与第一绝缘层224接触并且由第二绝缘层232分开。第一互连结构104可以是连接到衬底102上的FEOL器件层中的一个或多个有源器件(例如晶体管)的BEOL互连结构。在一些实施例中，电阻器结构202-2和MIM电容器结构210可以通过单掩模工艺形成在BEOL器件层106上。单一的掩模工艺可以减少形成电阻器和MIM电容器结构的掩模工艺的数量，减少由电阻器结构产生的寄生电容。
在一些实施例中，半导体结构包括位于衬底上的互连结构、位于互连结构上的第一绝缘层、位于第一绝缘层上并且由第二绝缘层分开的第一和第二导电板、位于互连结构上的介电层、以及位于介电层上的第三导电板。
第一和第二导电板的底面是共面的。
在上述半导体结构中，还包括连接到第一导电板的第一互连结构和连接到第二导电板的第二互连结构。
在上述半导体结构中，还包括位于第二导电板和第三导电板上的覆盖结构。
在上述半导体结构中，还包括位于覆盖结构和第二导电板之间的掩模层。
在上述半导体结构中，覆盖结构包括氧化硅层和氮化硅层。
在上述半导体结构中，还包括连接到第二导电板的第一互连结构和第二互连结构。
在上述半导体结构中，介电层位于第二导电板上。
在上述半导体结构中，第一导电板和第三导电板包括氮化钛。
在上述半导体结构中，第二导电板的厚度大于第一导电板的厚度。
在一些实施例中，一种系统包括位于衬底上的互连结构、位于互连结构上的第一绝缘层、与第一绝缘层接触的电阻器结构、与第一绝缘层接触的电容器结构、以及位于电阻器结构与电容器结构之间的第二绝缘层。电容器结构包括第一电极和第二电极以及位于第一电极和第二电极之间的介电层。
在上述系统中，还包括：第一互连结构和第二互连结构，连接到电容器结构的第一电极和第二电极；以及第三互连结构和第四互连结构，连接到电阻器结构。
在上述系统中，还包括：第一覆盖结构，位于电阻器结构上；以及第二覆盖结构，位于电容器结构上。
在上述系统中，第一覆盖结构和第二覆盖结构中的每个包括氧化硅层和氮化硅层。
在上述系统中，介电层进一步设置在电阻器结构上。
在上述系统中，电阻器结构的厚度大于电容器结构的第一电极的厚度。
在一些实施例中，一种方法包括：在衬底上形成互连结构，在互连结构上形成第一绝缘层，在第一绝缘层上形成第一导电层，在第一导电层上形成介电层，在介电层上形成第二导电层。方法还包括去除第二导电层的部分，以及在第一导电层的第一部分和第二部分之间形成第二绝缘层。
在上述方法中，还包括：形成连接到第二导电层和第一导电层的第一部分的第一互连结构和第二互连结构；以及形成连接到第一导电层的第二部分的第三互连结构和第四互连结构。
在上述方法中，形成第一互连结构、第二互连结构、第三互连结构和第四互连结构包括：在第二绝缘层中形成第一开口、第二开口、第三开口和第四开口以暴露第一导电层和第二导电层；以及在单个沉积工艺中用导电材料填充第一开口、第二开口、第三开口和第四开口。
在上述方法中，还包括在第一导电层上形成覆盖结构。
在上述方法中，形成第二绝缘层包括：去除介电层和第一导电层的部分，以在第一导电层的第一部分和第二部分之间形成开口；以及用第二绝缘层填充开口。
应当理解，详细描述部分而不是公开部分的摘要旨在用于解释本公开。公开部分的摘要可以阐述如发明人所设想的本公开的一个或多个但不是所有可能的实施例，因此不旨在以任何方式限制本公开。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
互连结构，位于衬底上；
第一绝缘层，位于所述互连结构上；
第一导电板和第二导电板，位于所述第一绝缘层上并且由第二绝缘层分开，其中，所述第一导电板和所述第二导电板的底面共面；
介电层，位于所述第一导电板上；以及
第三导电板，位于所述介电层上。
2.根据权利要求1所述的半导体结构，还包括连接到所述第一导电板的第一互连结构和连接到所述第二导电板的第二互连结构。
3.根据权利要求1所述的半导体结构，还包括位于所述第二导电板和所述第三导电板上的覆盖结构。
4.根据权利要求3所述的半导体结构，还包括位于所述覆盖结构和所述第二导电板之间的掩模层。
5.根据权利要求3所述的半导体结构，其中，所述覆盖结构包括氧化硅层和氮化硅层。
6.根据权利要求1所述的半导体结构，还包括连接到所述第二导电板的第一互连结构和第二互连结构。
7.根据权利要求1所述的半导体结构，其中，所述介电层位于所述第二导电板上。
8.根据权利要求1所述的半导体结构，其中，所述第一导电板和所述第三导电板包括氮化钛。
9.一种具有电阻器和电容器的系统，包括：
互连结构，位于衬底上；
第一绝缘层，位于所述互连结构上；
电阻器结构，与所述第一绝缘层接触；
电容器结构，与所述第一绝缘层接触，其中，所述电容器结构包括第一电极和第二电极以及位于所述第一电极和所述第二电极之间的介电层；以及
第二绝缘层，位于所述电阻器结构和所述电容器结构之间。
10.一种形成半导体结构的方法，包括：
在衬底上形成互连结构；
在所述互连结构上形成第一绝缘层；
在所述第一绝缘层上形成第一导电层；
在所述第一导电层上形成介电层；
在所述介电层上形成第二导电层；
去除所述第二导电层的部分；以及
在所述第一导电层的第一部分和第二部分之间形成第二绝缘层。
CN202310243777.XA 2022-04-15 2023-03-14 具有电阻器和电容器的半导体结构、系统及其形成方法 Pending CN116564942A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/331,373 2022-04-15
US17/814,124 US20230335488A1 (en) 2022-04-15 2022-07-21 Semiconductor structure with resistor and capacitor
US17/814,124 2022-07-21

Publications (1)

Publication Number Publication Date
CN116564942A true CN116564942A (zh) 2023-08-08

Family

ID=87495424

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310243777.XA Pending CN116564942A (zh) 2022-04-15 2023-03-14 具有电阻器和电容器的半导体结构、系统及其形成方法

Country Status (1)

Country Link
CN (1) CN116564942A (zh)

Similar Documents

Publication Publication Date Title
CN110323209B (zh) 金属-绝缘体-金属电容器、包含其的半导体结构及其制作方法
US7768130B2 (en) BEOL interconnect structures with simultaneous high-k and low-k dielectric regions
US7332764B2 (en) Metal-insulator-metal (MIM) capacitor and method of fabricating the same
US9257642B1 (en) Protective sidewall techniques for RRAM
US6940117B2 (en) Prevention of Ta2O5 mim cap shorting in the beol anneal cycles
US9761655B1 (en) Stacked planar capacitors with scaled EOT
KR102146761B1 (ko) Rram 성능을 향상시키기 위한 리캡층 스킴
US8101985B2 (en) Capacitors and methods of manufacture thereof
US11855128B2 (en) Metal insulator metal (MIM) structure and manufacturing method thereof
US10685784B2 (en) Back-end-of-the line capacitor
US10600568B2 (en) Capacitor and method of fabricating the same
US11257750B2 (en) E-fuse co-processed with MIM capacitor
US11600565B2 (en) Top via stack
US11862665B2 (en) Semiconductor structure including MIM capacitor and method of forming the same
CN116564942A (zh) 具有电阻器和电容器的半导体结构、系统及其形成方法
TWI745908B (zh) 半導體結構及其製作方法
US20230335488A1 (en) Semiconductor structure with resistor and capacitor
US12027574B2 (en) Resistor structure
US20230354724A1 (en) Resistive memory structure and manufacturing method thereof
US20230299124A1 (en) High density capacitor
US20230163163A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
CN112447663B (zh) 半导体结构及其形成方法
US20230154972A1 (en) Capacitor device with multi-layer dielectric structure
US20230268380A1 (en) Metal-insulator-metal (mim) capacitor module with dielectric sidewall spacer
TWI670860B (zh) 電容結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination