KR20230148107A - 저항기 및 커패시터를 가진 반도체 구조체 - Google Patents

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KR20230148107A
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루-샹 시아오
첸-빈 린
지에 제이 순
피. 와이. 첸
이-샨 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는, 단일 마스크 프로세스에 의해 형성된 MIM(metal-insulator-metal) 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체에 관한 구조체 및 방법을 개시한다. 반도체 구조체는, 기판 상의 상호접속 구조체, 상호접속 구조체 상의 제1 절연 층, 제1 절연 층 상에 있고 제2 절연 층에 의해 분리된 제1 도전성 플레이트 및 제2 도전성 플레이트, 제1 도전성 플레이트 상의 유전체 층, 및 유전체 층 상의 제3 도전성 플레이트를 포함한다. 제1 도전성 플레이트 및 제2 도전성 플레이트의 하부 표면은 동일 평면이다.

Description

저항기 및 커패시터를 가진 반도체 구조체{SEMICONDUCTOR STRUCTURE WITH RESISTOR AND CAPACITOR}
[본원과 관련된 상호 참조 문헌]
본 출원은 그 전체가 참조에 의해 여기에 포함되고 2022년 4월 15일에 출원되고, 발명의 명칭이 "High-R/Low-R Resistor Compatible with MIM Process"인 미국 가출원 No. 63/331,373에 대한 이익을 주장한다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. IC 진화 동안에, 기하학적 사이즈[예컨대, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트 또는 라인]는 감소하지만 기능적 밀도(예컨대, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가하고 있다. IC 산업의 지속적인 발전은 저항기 구조체 및 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터 구조체와 같은 회로 엘리먼트의 통합 프로세스의 개선을 요구한다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다.
도 1a는 일부 실시형태에 따른 MIM(Metal-Insulator-Metal) 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체의 단면도를 도시한다.
도 1b는 일부 실시형태에 따른 MIM(Metal-Insulator-Metal) 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체의 마스크를 도시한다.
도 2a-2f는 일부 실시형태에 따른 MIM 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체의 줌인 영역(zoomed-in region)의 단면도를 도시한다.
도 3은, 일부 실시형태에 따른 MIM 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체를 형성하는 방법의 플로우 다이어그램을 도시한다.
도 4-11은 일부 실시형태에 따른 다수의 제조 스테이지에서의 MIM 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체의 단면도를 도시한다.
이제 예시적인 실시형태가 첨부 도면을 참조하여 설명될 것이다. 도면에서, 유사한 도면부호는 일반적으로 동일한, 기능적으로 유사한 및/또는 구조적으로 유사한 엘리먼트를 나타낸다.
이하의 설명은 제공된 본 개시의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, 제2 피쳐 상에 제1 피쳐의 형성은 제1 피쳐가 제2 피쳐와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 그 자체가 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
명세서에서 "일 실시형태", "실시형태", "예시적 실시형태", "실시예" 등의 언급은 설명된 실시형태가 특정 특징, 구조, 또는 특성을 포함할 수 있지만 모든 실시형태는 특정 특징, 구조, 또는 특성을 반드시 포함하지 않을 수 있다. 또한, 그러한 문구는 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 실시형태와 관련하여 기술될 때, 명시 적으로 기술되었는지 여부에 관계없이 다른 실시형태와 관련하여 그러한 특징, 구조, 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 용어 또는 어법이 여기에서의 가르침을 고려하여 통상의 기술자에 의해 이해되게 하기 위해, 여기에서의 어법 또는 용어는 한정이 아닌 설명을 위한 것임이 이해되어야 한다.
일부 실시형태에서, "약" 및 "실질적으로"라는 용어는 값의 20 % 내에서 변동하는 주어진 양의 값(예컨대, ±1 %, ±2 %, ±3 %, ±4 %, ±5 %, ±10 %, ±20 %의 값)을 나타낼 수 있다. 이 값은 단지 예시이며, 한정을 의도하지 않는다. 용어 "약" 및 "실질적으로"는 본원의 교시에 비추어 관련기술(들)의 당업자에 의해 해석된 값의 백분율을 지칭할 수 있다.
일부 실시형태에서, "FEOL 부분"이라는 용어는, IC 제조의 FEOL(front end-of-line) 스테이지에서의 웨이퍼 상에 제조된 구조체(예를 들어, 액티브 디바이스, 패시브 디바이스, 소스/드레인 콘택트 구조체, 게이트 콘택트 구조체 등)를 갖는 집적 회로(IC) 구조체의 일부를 지칭할 수 있다.
일부 실시형태에서, "BEOL 부분"이라는 용어는 IC 제조의 BEOL(back end-of-line) 스테이지에서의 FEOL 부분 상에 제조된 하이 레벨 상호접속 구조체(예컨대, 금속 라인, 비아 등)를 가진 IC 구조체의 부분을 지칭할 수 있다.
저항기 및 커패시터는 반도체 IC에서 전류를 도전하고 전하를 저장하는 데 사용되는 엘리먼트이다. 저항기는 도전성 라인(conductive line)의 도전성 플레이트(conductive plate)로 형성될 수 있다. 저저항 저항기(예컨대, 약 1 Ω 내지 약 1 KΩ)는 아날로그 및 RF(radio-frequency) 회로에서 사용될 수 있다. 고저항 저항기(예컨대, 약 1 KΩ 내지 약 1 MΩ)는 전압 분배 회로에서 사용될 수 있다. 커패시터의 하나의 타입은 금속-절연체-금속(MIM) 커패시터이다. MIM 커패시터는 그 사이에 끼워진 유전체 층과 평행한 2개의 도전성 커패시터 플레이트로 형성될 수 있다. 커패시터는 예를 들어 필터, 아날로그-디지털 컨버터, 메모리 디바이스, 제어 애플리케이션, 및 IC의 기타 여러 타입의 디바이스에 사용될 수 있다.
IC 제조 프로세스에서, 저항기 및 커패시터는 각각의 타입의 디바이스를 제조하기 위해 상이한 프로세스를 사용하여 기판 상에 형성된다. 예컨대, 개별 마스크 프로세스가 저항기 및 커패시터를 형성하기 위해 사용될 수 있다. 저항기(예를 들어, 고저항 저항기 및 저저항 저항기)는 상호접속 구조체의 형성 전에 제1 마스크 프로세스에서 기판에 더 가깝게 형성될 수 있는 반면, 커패시터는 상호접속 구조체 형성 후 제2 마스크 프로세스에서 기판으로부터 더 멀리 형성될 수 있다. 기판으로부터 저항기의 근접성은 반도체 집적 회로의 고주파 신호 특성을 저하시킬 수 있는 기생 커패시턴스를 생성할 수 있다. 또한, 저항기 및 커패시터에 대한 개별 마스크는 IC 제조 프로세스의 제조 비용을 증가시킬 수 있다.
본 개시에 따른 다수의 실시형태는, 단일 마스크 프로세스로, MIM 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체를 형성하는 방법을 제공한다. 일부 실시형태에서, 반도체 구조체는 기판 상의 상호접속 구조체, 상호접속 구조체 상의 제1 절연 층, 및 제1 절연 층 상의 MIM 커패시터 구조체와 저항기 구조체를 포함할 수 있다. 일부 실시형태에서, 저항기 및 MIM 커패시터 구조체는 제1 절연 층과 접촉되고 제2 절연 층에 의해 분리될 수 있다. 상호접속 구조체는, FEOL 디바이스 층 내의 하나 이상의 액티브 디바이스(예컨대, 트랜지스터)에 전기적으로 접속될 수 있는 BEOL 상호접속 구조체일 수 있다. 일부 실시형태에서, 저항기 구조체 및 MIM 커패시터 구조체는 단일 마스크 프로세스로 BEOL 디바이스 층 상에 형성될 수 있다. 단일 마스크 프로세스는 저항기 및 MIM 커패시터 구조체를 형성하기 위한 마스크 프로세스의 수를 감소시킬 수 있고 저항기 구조체에 의해 생성된 기생 커패시턴스를 감소시킬 수 있다.
도 1a는 일부 실시형태에 따른 BEOL 디바이스 층(106) 상의 저항기 구조체 및 MIM 커패시터 구조체를 가진 반도체 구조체(100)의 단면도를 도시한다. 도 1b는 일부 실시형태에 따른 반도체 구조체(100)에서의 BEOL 디바이스 층(106)의 마스크를 도시한다. 도 2a-2f는 일부 실시형태에 따른 저항기 및 MIM 커패시터 구조체를 가진 반도체 구조체(100)의 줌인 영역(110)의 다수의 단면도를 도시한다.
도 1a에 도시된 바와 같이, 반도체 구조체(100)는, 기판(102), 기판(102) 상에 배치된 제1 상호접속 구조체(104), 제1 상호접속 구조체(104) 상에 배치된 BEOL 디바이스 층(106), 및 BEOL 디바이스 층(106) 상에 배치된 제2 상호접속 구조체(108)를 포함할 수 있다. 도 1b에 도시된 바와 같이, BEOL 디바이스 층(106)의 마스크는 제1 마스크 영역(112) 및 제2 마스크 영역(114)를 포함할 수 있다. 일부 실시형태에서, 제1 마스크 영역(112)은 MIM 커패시터 구조체를 포함할 수 있고, 제2 마스크 영역(114)은 저항기 구조체를 포함할 수 있다.
도 1a를 참조하면, MIM 커패시터 구조체 및 저항기 구조체는 기판(102) 상의 BEOL 디바이스 층(106) 내에 형성될 수 있다. 일부 실시형태에서, 기판(102)는 실리콘(Si) 기판을 포함할 수 있다. 일부 실시형태에서, 기판(102)은 (i) 게르마늄(Ge)과 같은 다른 원소 반도체; (ii) 실리콘 카바이드(SiC)와 같은 화합물 반도체; (iii) 실리콘 게르마늄(SiGe)과 같은 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 기판(102)은 SOI(semiconductor-on-insulator)를 포함할 수 있다. 일부 실시형태에서, 기판(102)은 에피택셜 물질을 포함할 수 있다. 일부 실시형태에서, 기판(102)은 FEOL 디바이스 층(도 1a에 미도시)을 포함할 수 있다. FEOL 디바이스 층은 하나 이상의 반도체 디바이스(예컨대, 트랜지스터)를 포함할 수 있다. 일부 실시형태에서, FEOL 디바이스 층은 로직 디바이스, 메모리 디바이스, 및 다른 적합한 반도체 디바이스를 포함할 수 있다.
제1 및 제2 상호접속 구조체(104 및 108)는 기판(102) 상의 하나 이상의 반도체 디바이스를 반도체 구조체(100)를 포함하는 IC 패키지 또는 반도체 구조체(100)의 다른 부분 및 BEOL 디바이스 층(106)에 전기적으로 접속시킬 수 있다. 일부 실시형태에서, 제1 및 제2 상호접속 구조체(104 및 108)는 금속 비아(103) 및 금속 라인(105)을 포함할 수 있다. 금속 비아(103)는 Z 방향으로 금속 비아(103) 위와 아래의 금속 라인(105)을 접속시킬 수 있다. 금속 라인(105)는 X 또는 Y 방향으로 연장될 수 있다. 접속된 금속 비아(103) 및 금속 라인(105) 각각은, FEOL 디바이스 층 내의 하나 이상의 반도체 디바이스를 BEOL 디바이스 층(106) 및 반도체 구조체(100)의 다른 부분에 전기적으로 접속하기 위해, 도전성 상호접속 층, 예컨대 도 1a에 도시된 바와 같은 도전성 상호접속 층(M1-M11)을 형성할 수 있다. 도 1a에서의 제1 상호접속 구조체(104)는 9개의 도전성 상호접속 층을 포함하고, 제2 상호접속 구조체(108)는 1개의 도전성 상호접속 층을 포함하지만, 제1 및 제2 상호접속 구조체(104 및 108)는 임의의 적합한 수의 도전성 상호접속 층을 포함할 수 있다. 일부 실시형태에서, 제1 상호접속 구조체(104)는 BEOL 디바이스 층(106) 내의 저항기 구조체에 의해 초래되는 기생 커패시턴스를 감소시키기 위해 적어도 6개의 도전성 상호접속 층을 포함할 수 있다. 일부 실시형태에서, 금속 비아(103) 및 금속 라인(105)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 실리사이드 물질, 및 도전성 질화물 물질을 포함할 수 있다.
금속간 유전체 층(intermetallic dielectric layer)(107)은 도 1a에 도시된 바와 같이 반도체 구조체(100)의 상호접속 구조체 사이에 전기적 절연을 제공하기 위해 하나 이상의 절연 층을 포함할 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 실리콘 산화물(SiO2), 플라즈마 강화 산화물(plasma enhanced oxide; PEOX), 도핑되지 않은 실리카 유리(undoped silica glass; USG), 플루오르화 실리카 유리(fluorinated silica glass; FSG), 로우-k 유전체 재료(예를 들어, 약 3.9 미만의 유전 상수를 가진 재료), 극저 k 유전체 재료(예를 들어, 약 2.5 미만의 유전 상수를 가진 재료), 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)의 두께는 예컨대 약 500 nm 내지 약 1000 nm의 범위를 가질 수 있다.
BEOL 디바이스 층(106)은, 도 2a-2f에 도시된 바와 같이, 제1 마스크 영역(112) 내의 MIM 커패시터 구조체(210) 및 제2 마스크 영역(114) 내의 저항기 구조체(202-2)를 포함할 수 있다. 일부 실시형태에서, 제1 마스크 영역(112)과 제2 마스크 영역(114) 사이의 거리(106d)는 약 1.5 μm 내지 약 1000 μm의 범위일 수 있다. 거리(106d)가 약 1.5 μm보다 작으면, MIM 커패시터 구조체(210)의 커패시턴스는 원하는 값으로부터 시프트될 수 있다. 거리(106d)가 약 1000 μm보다 크면, MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)는 단일 마스크 프로세스에 의해 형성될 수 없다. 도 2a-2f를 참조하면, 반도체 구조체(100)는, 에치 스탑 층(etch stop layer; ESL)(222), 제1 절연 층(224), 제2 절연 층(232), 하드 마스크 층(234), 보호 층(208), 캡핑 구조체(capping structure)(212-1 및 212-2)[집합적으로 "캡핑 구조체(212)"로 지칭됨], 및 상호접속 구조체(203-1, 203-2, 203-3, 및 203-4)[집합적으로 "상호접속 구조체(203)"로 지칭됨)를 포함할 수 있다. 일부 실시형태에서, 도 2a-2f는 다수의 프로세스 차이로 인해 저항기 구조체(202-2) 상에 상이한 캡핑 층을 포함할 수 있다.
도 2a-2f에 도시된 바와 같이, ESL(222)은 금속간 유전체 층(107) 및 제1 상호접속 구조체(104) 상에 배치될 수 있다. ESL(222)은 상호접속 구조체의 형성 동안 에치 스탑 포인트(etch stop point)로서 작용(act)할 수 있다. 일부 실시형태에서, ESL(222)은 실리콘, 탄소, 및/또는 질소로 구성된 유전체 물질을 포함할 수 있다. 일부 실시형태에서, ESL(222)은 실리콘 카바이드(SiC) 층, 실리콘 탄소 질화물(SiCN) 층, 실리콘 산탄질화물(SiOCN) 층, 실리콘 산화물 탄화물(SiOC) 층, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, ESL(222)은 약 40 nm 내지 약 80 nm 범위의 두께(222t)를 가질 수 있다.
제1 절연 층(224)은 ESL(222) 상에 배치될 수 있고, 결함을 감소시키기 위해 순차적으로 형성된 MIM 커패시터 구조체(210)와 저항기 구조체(202-2)에 대한 버퍼 층으로 작용할 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 균일한 산화물 층을 포함할 수 있다. 일부 실시형태에서, 제1 절연 층(224)은, PEOX, USG, FSG, 로우 k 유전체 물질(예컨대, 약 3.9 미만의 유전 상수를 가진 물질), 극저 k 유전체 물질(예컨대, 약 2.5 미만의 유전 상수를 가진 물질), 다른 적합한 물질, 또는 이들의 조합의 층을 포함할 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 PECVD(plasma enhanced chemical vapor deposition)에 의해 성막될 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 약 80 nm 내지 약 120 nm 범위의 두께(224t)를 가질 수 있다.
MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)는, 도 2a-2f에 도시된 바와 같이, 제1 절연 층(224) 상에 배치될 수 있다. MIM 커패시터 구조체(210)는 제1 커패시터 플레이트(202-1), 하이 k 유전체 층(204-1), 및 제2 커패시터 플레이트(206-1)를 포함할 수 있다. 일부 실시형태에서, MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)의 하부 표면은 동일 레벨일 수 있고, 동일 평면에 있을 수 있다. 일부 실시형태에서, 제1 커패시터 플레이트(202-1) 및 저항기 구조체(202-2)는 제1 절연 층(224) 상에 등각으로(conformally) 형성될 수 있고 티타늄 질화물(TiN), Al, Cu, W, 알루미늄 구리 합금(AlCu), 금속 실리사이드, 다른 적합한 물질 또는 금속 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 제1 커패시터 플레이트(202-1) 및 저항기 구조체(202-2)는 하나보다 많은 층을 포함할 수 있다. 일부 실시형태에서, 제1 커패시터 플레이트(202-1)는 약 30 nm 내지 약 70 nm 범위의 두께(202-1t)를 가질 수 있다. 두께(202-1t)가 약 30 nm보다 작으면, 제1 커패시터 플레이트(202-1)는 후속 프로세스에서 오버 에칭될(over etched) 수 있다. 두께(202-1t)가 약 70 nm보다 크면, 언더 에칭(under etch)이 발생할 수 있고, 잔여물이 제1 커패시터 플레이트(202-1) 상에 남을 수 있다. 일부 실시형태에서, 저항기 구조체(202-2)는 약 30 nm 내지 약 150 nm 범위의 두께(202-2t)를 가질 수 있다. 일부 실시형태에서, 두께(202-2t)는 두께(202-1t)와 동일하거나 더 클 수 있다. 일부 실시형태에서, 두께(202-2t)는 고저항 저항기를 형성하기 위해 약 30 nm에 더 가까울 수 있다. 일부 실시형태에서, 두께(202-2t)는 저저항 저항기를 형성하기 위해 약 150 nm에 더 가까울 수 있다. 두께(202-2t)가 약 30 nm보다 작으면, 저항기 구조체(202-2)는 후속 프로세스에서 오버 에칭될 수 있다. 두께(202-2t)가 약 150 nm보다 크면, 저항기 구조체(202-2)의 제조 프로세스가 복잡해질 수 있고 제조 비용이 증가될 수 있다.
하이 k 유전체 층(204-1 및 204-2)은, 도 2a, 2b, 및 2e에 도시된 바와 같이, 제1 커패시터 플레이트(202-1) 및 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204-1 및 204-2)은 동일한 하이 k 유전체 물질을 포함할 수 있다. 하이 k 유전체 물질은 MIM 커패시터 구조체(210)의 커패시턴스를 증가시키기 위해 약 3.9 내지 약 1000의 유전 상수를 가질 수 있다. 유전 상수가 약 3.9 미만이면, 유전체 물질은 MIM 커패시터 구조체(210)의 커패시턴스를 감소시킬 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204-1 및 204-2)은 실리콘 질화물(SiN), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 다른 적합한 유전체 물질, 및 이들의 조합과 같은 임의의 적합한 하이 k 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204-1 및 204-2)은 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204-1 및 204-2)은 약 1 nm 내지 약 5 nm 범위의 두께(204t)를 가질 수 있다. 두께(204t)가 약 1 nm 미만이면, 하이 k 유전체 층(204-1 및 204-2)은 균일하지 않고 연속적이지 않을 수 있다. 두께(204t)가 약 5 nm보다 크면, MIM 커패시터 구조체(210)의 커패시턴스는 원하는 값으로부터 시프트될 수 있다.
제2 커패시터 플레이트(206-2)는, 도 2a-2f에 도시된 바와 같이, 하이 k 유전체 층(204-1) 상에 배치될 수 있다. 일부 실시형태에서, 제2 커패시터 플레이트(206-1)는 TiN, Al, Cu, W, AlCu, 금속 실리사이드, 다른 적합한 금속 또는 금속 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2)는 TiN 등의 동일 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 제1 커패시터 플레이트(206-1)는 하나보다 많은 층을 포함할 수 있다. 일부 실시형태에서, 제2 커패시터 플레이트(206-1)는 약 30 nm 내지 약 70 nm 범위의 두께(206-1t)를 가질 수 있다.
보호 층(208)은, 도 2-2f에 도시된 바와 같이, 제2 커패시터 전극 층(206-2) 상에 배치될 수 있다. 일부 실시형태에서, 보호 층(208)은 실리콘 산질화물(SiON)을 포함할 수 있고 하드 마스크 층으로 작용할 수 있다. 일부 실시형태에서, 보호 층(208)은 MIM 커패시터 구조체(210)의 형성 동안 제2 커패시터 플레이트(206-2)를 보호할 수 있다. 일부 실시형태에서, 보호 층(208)은 약 10 nm 내지 약 50 nm 범위의 두께(208t)를 가질 수 있다.
도 2-2f에 도시된 바와 같이, 캡핑 구조체(212-1)는 MIM 커패시터 구조체(210) 상에 배치될 수 있다. 하이 k 유전체 층(204-2) 및 캡핑 구조체(202-2) 중 적어도 하나의 층은 다수의 프로세스에 기초하여 저항기 구조체(202-2) 상에 배치될 수 있다. 캡핑 구조체(212)는 MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)를 보호할 수 있다. 일부 실시형태에서, 캡핑 구조체(212-1 및 212-2)는 제1 캡핑 서브층(216-1 및 216-2) 및 제2 캡핑 서브층(218-1 및 218-2)을 포함할 수 있다. 일부 실시형태에서, 제1 캡핑 서브층(216-1 및 216-2)은 약 15 nm 내지 약 25 nm 범위의 SiO2의 층을 포함할 수 있다. 제2 캡핑 서브층(218-1 및 218-2)은 약 50 nm 내지 약 75 nm 범위의 SiN의 층을 포함할 수 있다.
일부 실시형태에서 도 2a에 도시된 바와 같이, 캡핑 구조체(212-2) 및 하이 k 유전체 층(204-2)은 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서 도 2b에 도시된 바와 같이, 제2 캡핑 서브층(218-2) 및 하이 k 유전체 층(204-2)은 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서 도 2c에 도시된 바와 같이, 캡핑 구조체(212-2)는 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서 도 2d에 도시된 바와 같이, 제2 캡핑 서브층(218-2)은 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서 도 2e에 도시된 바와 같이, 하이 k 유전체 층(204-2)은 저항기 구조체(202-2) 상에 배치될 수 있다. 일부 실시형태에서 도 2f에 도시된 바와 같이, 제2 캡핑 서브층(218-2)은 저항기 구조체(202-2) 상에 배치될 수 있고, 저항기 구조체(202-2)의 두께(202-2t)는 제1 커패시터 플레이트(202-1)의 두께(202-1t)보다 클 수 있다.
도 2-2f를 참조하면, 하드 마스크 층(234)은 상호접속 구조체 패터닝을 위해 제2 절연 층(232) 상에 배치될 수 있다. 일부 실시형태에서, 하드 마스크 층(234)은 SiO2, SiN, SiON, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다.
도 2-2f에 도시된 바와 같이, 상호접속 구조체(203-1 및 203-2)는 MIM 커패시터 구조체(210)의 제2 및 제1 커패시터 플레이트(206-1 및 202-1)에 전기 접속을 제공할 수 있다. 상호접속 구조체(203-3 및 203-4)는 저항기 구조체(202-2)에 전기 접속을 제공할 수 있다. 상호접속 구조체(203)는 금속간 유전체 층(107), 하드 마스크 층(234), 및 제2 절연 층(232) 내에 배치될 수 있다. 일부 실시형태에서, 상호접속 구조체(203)는 신뢰할 수 있는 저저항 전기 접촉을 보장하기 위해 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2)로 연장될 수 있다. 일부 실시형태에서, z-방향으로의 연장은 상호접속 구조체(203)의 금속과 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2)의 금속 사이의 신뢰할 수 있는 저저항 전기 접촉을 보장하기 위해 약 20 nm보다 클 수 있다. 일부 실시형태에서, 상호접속 구조체(203)는 Cu, W, Al, 다른 적합한 금속, 또는 이들의 조합을 포함할 수 있다.
일부 실시형태에서, 도 2a-2f에 도시된 바와 같이, 제1 절연 층(224) 상의 단일 마스크 프로세스에 의해 형성된 MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)로, 저항기 및 MIM 커패시터 구조체를 형성하기 위한 마스크 프로세스의 수가 감소될 수 있고, 저항기 구조체에 의해 생성된 기생 커패시턴스가 감소될 수 있다. 또한, 단일 마스크 프로세스로 제조 프로세스를 개선하고 제조 비용을 감소시킬 수 있다.
도 3은, 일부 실시형태에 따른 MIM 커패시터 구조체 및 저항기 구조체를 가진 반도체 구조체를 제조하는 방법의 플로우 다이어그램이다. 방법(300)은 반도체 구조체(100)에 제한되지 않을 수 있으며 MIM 커패시터 구조체 및 저항기 구조체에 대한 단일 마스크 프로세스로부터 이익을 얻을 수 있는 다른 디바이스에 적용될 수 있다. 추가 제조 동작들이 방법(300)의 다수의 동작들 사이에 수행될 수 있고, 명확함과 설명의 용이성을 위해 생략될 수 있다. 방법(300) 이전, 도중, 또는 이후에 추가 프로세스가 제공될 수 있으며; 이러한 추가 프로세스 중 하나 이상이 여기에 간략하게 설명되어 있다. 또한, 여기에 제공된 개시를 수행하기 위해 모든 작업이 필요한 것은 아니다. 또한, 일부 작업은 동시에 수행되거나 도 3에 표시된 것과 다른 순서로 수행될 수 있다. 일부 실시형태에서, 하나 이상의 다른 동작이 현재 설명된 동작에 추가로 또는 대신에 수행될 수 있다.
예시를 위해, 도 3에 도시된 동작들은 도 1a 및 도 4-11에 도시된 바와 같은 반도체 구조체(100)의 줌인 영역(110)에 대한 예시적 제조 프로세스를 참조하여 설명될 것이다. 도 1a 및 도 4-11은 일부 실시형태에 따른 제조 프로세스의 다수의 스테이지에서의 반도체 구조체(100)의 단면도를 도시한다. 도 1a, 1b, 및 2a-2f의 엘리먼트와 동일한 주석이 있는 도 4-11의 엘리먼트가 위에 설명되어 있다.
도 3을 참조하면, 방법(300)은 기판 상의 상호접속 구조체를 형성하는 프로세스 및 동작(310)으로 시작한다. 예컨대, 도 1a 및 도 4에 도시된 바와 같이, 제1 상호접속 구조체(104)는 기판(102) 상에 형성될 수 있다. 기판(102)은, Si 기판 및 Si 기판 상에 형성된 하나 이상의 반도체 디바이스(예컨대, 트랜지스터)를 포함하는 FEOL 디바이스 층을 포함할 수 있다. 도 4는 금속 비아(103)와 같은 제1 상호접속 구조체(104)의 부분을 도시한다. 금속 라인(105) 및 금속 비아(103)의 다른 층들은 도 4에 도시되어 있지 않다.
도 1a 및 도 4에 도시된 바와 같이, 반도체 구조체(100) 내의 금속간 유전체 층들(107) 사이의 전기적 절연을 제공하기 위해 기판(102) 상에 금속간 유전체 층들(107)이 형성될 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), PECVD, 다른 적합한 방법, 및 이들의 조합과 같은 임의의 적합한 프로세스에 의해 성막될 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 PECVD를 사용하여 성막될 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 PEOX, USG, FSG, 로우 k 물질, 극저 k 유전체, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 극저 k 물질은 SiOC, SiCN, SiOCN, SiOCH, 다공성 SiO2, 또는 이들의 조합을 포함할 수 있다.
제1 상호접속 구조체(104)는, 도 1a 및 도 4에 도시된 바와 같이, 금속간 유전체 층(107) 내에 형성될 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)의 성막 다음에 개구부(미도시)를 형성하기 위한 금속간 유전체 물질의 성막된 층의 선택적 에칭이 이어질 수 있다. 금속간 유전체 층(107)에 의해 서로 전기적으로 절연된 금속 비아들(103) 또는 금속 라인들(105)을 형성하기 위해 후속 프로세스에서 도전성 물질이 개구부에 충전될 수 있다. 일부 실시형태에서, 선택적 에칭은 건식 에칭 프로세스에 의해 수행될 수 있다. 일부 실시형태에서, 금속 비아(103) 및 금속 라인(105)의 도전성 물질은 W, Al, Cu, Co, Ti, Ta, Ru, 실리사이드 물질, 또는 도전성 질화물 물질을 포함할 수 있다. 접속된 금속 비아(103) 및 금속 라인(105)의 각각의 하나는 도전성 상호접속 층을 형성할 수 있다. 일부 실시형태에서, 제1 상호접속 구조체(104)는 도 1a에 도시된 바와 같이 도전성 상호접속 층(M1-M9)과 같은 다수의 도전성 상호접속 층을 포함할 수 있다. 일부 실시형태에서, 제1 상호접속 구조체(104)는 반도체 구조체(100)의 기생 커패시턴스를 감소시키기 위해 적어도 6개의 도전성 상호접속 층(예컨대, 도전성 상호접속 층(M1-M6))을 포함할 수 있다.
제1 상호접속 구조체(104)의 형성 이후에 ESL(222)의 형성이 이어질 수 있다. 일부 실시형태에서, 도 1a 및 도 4에 도시된 바와 같이, ESL(222)은 CVD, ALD, 및 다른 적합한 성막 방법에 의해 제1 상호접속 구조체(104) 및 금속간 유전체 층(107) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, ESL(222)은 SiC, SiCN, SiOC, 및 SiOCN과 같은 유전체 물질을 포함할 수 있다. 일부 실시형태에서, ESL(222)은 약 40 nm 내지 약 80 nm 범위의 두께(222t)를 가질 수 있다. ESL(222)은 금속 비아(103)를 보호할 수 있고 후속 프로세스에서 에치 스탑 포인트로서 작용할 수 있다.
도 3을 참조하면, 동작(320)에서, 상호접속 구조체 상에 제1 절연 층이 형성될 수 있다. 예컨대, 도 4에 도시된 바와 같이, 제1 절연 층(224)은 ESL(222) 및 제1 상호접속 구조체(104) 상에 형성될 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 PECVD, CVD, 및 다른 적합한 성막 방법에 의해 ESL(222)상에 등각으로 성막되는 산화물 층을 포함할 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 SiO2, SiON, SiOCN, 및 다른 적합한 절연 물질을 포함할 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 약 80 nm 내지 약 120 nm 범위의 두께(224t)를 가질 수 있다. 일부 실시형태에서, 제1 절연 층(224)은 제1 마스크 영역(112) 및 제2 마스크 영역(114) 상에 균일하게(uniformly) 성막될 수 있다.
도 3을 참조하면, 동작(330)에서, 제1 절연 층 상에 제1 도전성 층이 형성된다. 예컨대, 도 5에 도시된 바와 같이, 제1 절연 층(224) 상에 제1 도전성 층(202)이 형성될 수 있다. 일부 실시형태에서, 제1 도전성 층(202)은 PVD, ALD, 분자 빔 에피택시(molecular beam epitaxy; MBE), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 도금, 다른 적합한 방법, 또는 이들의 조합에 의해 제1 절연 층(224) 상에 등각으로 성막될 수 있다. 약 20 mTorr 미만의 압력에서, 약 100 ℃의 온도에서, 그리고 PVD 챔버와 같은 성막 챔버에서 성막 프로세스가 수행될 수 있다. 성막 프로세스에 사용되는 전력 레벨은 약 1000 W 내지 약 6000 W 범위일 수 있다. 일부 실시형태에서, 도전성 물질은 TiN, AlCu, Al, Cu, 다른 적합한 도전성 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 도전성 물질은 TiN을 포함할 수 있다. 일부 실시형태에서, 제1 도전성 층(202)은 약 30 nm 내지 약 70 nm 범위의 두께(202t)를 가질 수 있다.
도 3을 참조하면, 동작(340)에서, 제1 도전성 층 상에 유전체 층이 형성된다. 예컨대, 도 5에 도시된 바와 같이, 제1 도전성 층(202) 상에 하이 k 유전체 층(204)이 형성될 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204)은 CVD, ALD, PECVD, 또는 다른 적합한 성막 방법에 의해 등각으로 성막된 하이 k 유전체 물질을 포함할 수 있다. 하이 k 유전체 물질은 HfO2, ZrO2, Al2O3, SiN, 또는 다른 적합한 유전체 물질을 포함할 수 있다. 하이 k 유전체 물질은 물질의 타입에 따라 약 3.9보다 큰 k 값을 가질 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204)은 약 150 ℃ 내지 약 200 ℃의 성막 온도에서 PECVD 프로세스에 의해 성막된 약 7의 k 값을 가진 SiN을 포함할 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204)은 약 200 ℃ 내지 약 250 ℃의 온도에서 성막되고 약 13보다 큰(예컨대, 13.6) k 값을 가질 수 있는 ZrO2의 하부 층, Al2O3의 중간 층, 및 ZrO2의 상부 층을 포함할 수 있는 유전체 스택일 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204)은 하프늄 기반 유전체(예컨대, HfO2 및 하프늄 실리케이트(HfSiOx)), 티타늄 산화물(TiO2), 또는 탄탈륨 산화물(TaOx)을 포함하는 스택일 수 있다. 하이 k 유전체 층(204)은 또한 약 250℃ 미만의 온도에서 경화 및 강화될 수 있는 액상 하이 k 폴리머(liquid phase high-k polymer)를 포함할 수 있다. 또한, 하이 k 유전체 층(204)은, k-값이 약 100 내지 약 200인 스트론튬 티타늄 산화물(SrTiO3), k-값이 약 300 내지 약 600인 바륨-티타늄 산화물(BaTiO3), k-값이 약 500 내지 1000인 바륨-스트론튬-티타늄 산화물(BaSrTiO3), 또는 k-값이 약 800 내지 약 1100인 납-지르코늄-티타늄 산화물(PbZrTiO3)을 포함할 수 있다. 일부 실시형태에서, 하이 k 유전체 층(204)은 약 1 nm 내지 약 5 nm 범위의 두께(204t)를 가질 수 있다.
도 3을 참조하면, 동작(350)에서, 유전체 층 상에 제2 도전성 층이 형성된다. 예컨대, 도 5에 도시된 바와 같이, 하이 k 유전체 층(204) 상에 제2 도전성 층(206)이 형성될 수 있다. 일부 실시형태에서, 제1 도전성 층(202)과 동일한 성막 방법에 의해 하이 k 유전체 층(204) 상에 제2 도전성 층(206)이 등각으로 성막될 수 있다. 일부 실시형태에서, 제2 도전성 층(206)은 TiN, AlCu, Al, Cu, 다른 적합한 도전성 물질, 및 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 제1 및 제2 도전성 층(202 및 206)은 TiN과 같은 동일한 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 제2 도전성 층(206)은 약 30 nm 내지 약 70 nm 범위의 두께(206t)를 가질 수 있다.
제2 도전성 층(206)의 형성 후에, 도 5에 도시된 바와 같이, 보호 층(208)의 형성이 이어질 수 있다. 일부 실시형태에서, 보호 층(208)은 CVD, ALD, 및 다른 적합한 성막 방법에 의해 제2 도전성 층(206) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, 보호 층(208)은 후속 프로세스 동안 제2 커패시터 플레이트(206-2)를 보호하기 위해 하드 마스크 층으로서 작용할 수 있다. 일부 실시형태에서, 보호 층(208)은 약 10 nm 내지 약 50 nm 범위의 두께(208t)를 가질 수 있다.
도 3을 참조하면, 동작(360)에서, 제2 도전성 층의 일부가 제거된다. 예컨대 도 6에 도시된 바와 같이, 보호 층(208) 및 제2 도전성 층(206)의 일부가 제거될 수 있다. 일부 실시형태에서, MIM 커패시터 구조체(210)의 제2 커패시터 플레이트(206-1)를 형성하기 위해 제2 도전성 층(206) 및 보호 층(208)에 포토리소그래피 및 에칭 동작이 프로세싱될 수 있다. 제2 도전성 층(206)을 패터닝하기 위해 보호 층(208) 상에 마스킹 층이 형성될 수 있다. 마스킹 층은 에칭 프로세스 동안 제2 커패시터 층(206-1) 및 보호 층(208)의 영역을 보호할 수 있다. 마스킹 층의 조성(composition)은 포토레지스트, 하드 마스크, 및/또는 다른 적합한 물질을 포함할 수 있다. 패터닝 프로세스는, 보호 층(208) 위에 마스킹 층을 형성하는 단계, 포토레지스트를 패턴에 노출시키는 단계, 노출 후 베이크 프로세스(post-exposure bake process)를 수행하는 단계, 및 포토레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위해 포토레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 엘리먼트는 보호 층(208) 및 제2 커패시터 층(206-1)의 영역을 보호하기 위해 사용될 수 있고, 하나 이상의 에칭 프로세스는 순차적으로 노출된 보호 층(208) 및 제2 도전성 층(206)을 제거한다. 하이 k 유전체 층(204)은 제2 도전성 층(206)을 에칭하기 위한 에치 스탑 층으로서 작용할 수 있다. 일부 실시형태에서, 보호 층(208) 및 제2 도전성 층(206)의 일부의 제거 후에, 제2 커패시터 플레이트(206-1)는 약 0.5 μm 내지 약 10 μm 범위의 폭(206w)을 가질 수 있다.
제2 도전성 층(206)의 일부의 제거 후에, 도 7에 도시된 바와 같이, 제1 및 제2 캡핑 서브층(216 및 218)의 형성이 이어질 수 있다. 일부 실시형태에서, 캡핑 서브층(216)은 CVD, ALD, 및 다른 적합한 성막 방법에 의해 보호 층(208) 및 하이 k 유전체 층(204) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, 제1 캡핑 서브층(216)은 SiO2를 포함할 수 있고 약 15 nm 내지 약 50 nm 범위의 두께(216t)를 가질 수 있다. 일부 실시형태에서, 제2 캡핑 서브층(218)은 SiN을 포함할 수 있고 약 50 nm 내지 약 75 nm 범위의 두께(218t)를 가질 수 있다. 두께(216t)가 약 15 nm 미만이거나 두께(218t)가 약 50 nm 미만이면, 후속 프로세스에서 오버 에칭이 발생할 수 있고 하이 k 유전체 층(204)이 손상될 수 있다. 두께(216t)가 약 50 nm 보다 크거나 두께(218t)가 약 75 nm 보다 크면, 후속 프로세스에서 언더 에칭이 발생할 수 있고 잔여물이 하이 k 유전체 층(204) 상에 남을 수 있다.
도 3을 참조하면, 동작(370)에서, 제1 도전성 층의 제1 부분과 제2 부분 사이에 제2 절연 층이 형성된다. 예컨대 도 8 및 도 9에 도시된 바와 같이, 제2 절연 층(232)은 제1 도전성 층(202)의 제1 부분(202-1)과 제2 부분(202-2) 사이에 형성될 수 있다. 제1 부분(202-1)은 MIM 커패시터 구조체(210)의 제1 커패시터 플레이트(202-1)로 지칭될 수도 있다. 제2 부분(202-2)은 저항기 구조체(202-2)로 지칭될 수도 있다.
제1 및 제2 캡핑 서브층(216 및 218)의 형성 후에, 도 8에 도시된 바와 같이, 캡핑 서브층(216 및 218)의 일부, 하이 k 유전체 층(204)의 일부, 및 제1 도전성 층(202)의 일부의 제거가 이어질 수 있다. 일부 실시형태에서, 제거 프로세스는 제1 마스크 영역(112)과 제2 마스크 영역(114) 사이에 개구부(832)를 형성하기 위한 건식 에칭 프로세스를 포함할 수 있다. 일부 실시형태에서, 건식 에칭 프로세스는 방향성일 수 있고 다수의 에칭 동작을 포함할 수 있다. 건식 에칭 프로세스는 헥사플루오로-1,3-부타디엔(C4F6), 퍼플루오로이소부틸렌(C4F8), 염소(Cl2), 및 산소(O2)를 포함하는 에천트(etchant)를 사용할 수 있다. 일부 실시형태에서, 건식 에칭 프로세스 후에, 개구부(832)는 제1 마스크 영역(112)과 제2 마스크 영역(114) 사이에 거리(106d)와 동일한 폭을 가질 수 있다. 일부 실시형태에서, 거리(106d)는 약 1.5 μm 내지 약 1000 μm의 범위이다. 제1 커패시터 플레이트(202-1), 하이 k 유전체 층(204-1), 및 제2 커패시터 플레이트(206-1)는 MIM 커패시터 구조체(210)를 형성할 수 있다. 제1 캡핑 서브층(216-1)및 제2 캡핑 서브층(218-1)은 캡핑 구조체(212-1)를 형성할 수 잇다. 제1 캡핑 서브층(216-2)및 제2 캡핑 서브층(218-2)은 캡핑 구조체(212-2)를 형성할 수 잇다. 일부 실시형태에서, MIM 커패시터 구조체(210)는 약 0.5 μm 내지 약 200 μm 범위의 폭(202w1)을 가질 수 있다. 일부 실시형태에서, 저항기 구조체(202-2)는 약 0.5 μm 내지 약 200 μm 범위의 폭(202w2)을 가질 수 있다.
개구부(832)의 형성 후에, 도 9에 도시된 바와 같이, 제2 절연 층(232)의 형성이 이어질 수 있다. 일부 실시형태에서, 제2 절연 층(232)은, 개구부(832)를 충전하고 MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)를 커버하기 위해, 캡핑 구조체(212-1 및 212-2) 및 제1 절연 층(224) 상에 성막될 수 있다. 일부 실시형태에서, 제2 절연 층(232)은 CVD, ALD, PECVD, 또는 다른 적합한 성막 방법에 의해 성막된 산화물 층을 포함할 수 있다. 산화물 층은, PEOX, USG, FSG, 로우 k 유전체 물질(예컨대, 약 3.9 미만의 유전 상수를 가진 물질), 극저 k 유전체 물질(예컨대, 약 2.5 미만의 유전 상수를 가진 물질), 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 제2 절연 층(232)은 PECVD에 의해 성막될 수 있다. 일부 실시형태에서, 제2 절연 층(232)은 약 100 nm 내지 약 500 nm 범위의 두께를 가질 수 있다.
제2 절연 층(232)의 형성 후에, 도 9에 도시된 바와 같이, 하드 마스크 층(234)의 형성이 이어질 수 있다. 일부 실시형태에서, 하드 마스크 층(234)은 CVD, ALD, PECVD, 또는 다른 적합한 성막 방법에 의해 제2 절연 층(232) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, 하드 마스크 층(234)은 SiO2, SiN, SiON, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 하드 마스크 층(234)은 약 40 nm 내지 약 70 nm 범위의 Z축을 따른 두께를 가질 수 있다.
하드 마스크 층(234)의 형성 후에, 도 9에 도시된 바와 같이, 금속간 유전체 층(107)의 형성이 이어질 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 CVD, ALD, PECVD, 또는 다른 적합한 성막 방법에 의해 하드 마스크 층(234) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 PEOX, USG, FSG, 로우 k 물질, 극저 k 유전체, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 금속간 유전체 층(107)은 약 800 nm 내지 약 1100 nm 범위의 두께를 가질 수 있다.
금속간 유전체 층(107)의 형성 후에, 도 9에 도시된 바와 같이, 상부 마스크 층(936)의 형성이 이어질 수 있다. 일부 실시형태에서, 상부 마스크 층(936)은 CVD, ALD, PECVD, 또는 다른 적합한 성막 방법에 의해 금속간 유전체 층(107) 상에 등각으로 성막될 수 있다. 일부 실시형태에서, 상부 마스크 층(936)은 SiO2, SiN, SiON, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 상부 마스크 층(936)은 약 40 nm 내지 약 80 nm 범위의 Z축을 따른 두께를 가질 수 있다.
상부 마스크 층(936)의 형성 후에, 도 10에 도시된 바와 같이, 개구부(1003-1, 1003-2, 1003-3, 및 1003-4)의 형성이 이어질 수 있다. 일부 실시형태에서, 건식 에칭 프로세스는 상부 마스크 층(936), 금속간 유전체 층(107), 하드 마스크 층(234), 및 제2 절연 층(232)을 관통해 에칭할 수 있다. 일부 실시형태에서, 건식 에칭 프로세스는 방향성일 수 있고 다수의 에칭 동작을 포함할 수 있다. 건식 에칭 프로세스는 C4F6, Cl2, 및 O2를 포함하는 에천트를 사용할 수 있다. 제2 캡핑 층(218-1 및 218-2)은 건식 에칭 프로세스의 에치 스탑 포인트로서 작용할 수 있다.
개구부(1003-1, 1003-2, 1003-3, 및 1003-4)의 형성 후에, 도 11에 도시된 바와 같이, 개구부(1103-1, 1103-2, 1103-3, 및 1103-4)의 형성이 이어질 수 있다. 일부 실시형태에서, 추가 건식 에칭 프로세스는 제2 캡핑 서브층(218-1 및 218-2), 제1 캡핑 서브층(216-1 및 216-2), 하이 k 유전체 층(204-1 및 204-2), 및 보호 층(208)을 관통해 에칭할 수 있다. 일부 실시형태에서, 건식 에칭 프로세스는 방향성일 수 있고 다수의 에칭 동작을 포함할 수 있다. 추가 에칭 프로세스는, 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2) 상에서 정지될 수 있다. 개구부(1103-1, 1103-2, 1103-3, 및 1103-4)는 그 위의 후속 도전성 물질 성막을 위해 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2)를 노출시킬 수 있다. 일부 실시형태에서, 개구부(1103-1, 1103-2, 1103-3, 및 1103-4)는, 그 위의 후속 도전성 물질 성막을 위한 신뢰할 수 있는 저저항 전기 접촉을 보장하기 위해, 제1 커패시터 플레이트(202-1), 제2 커패시터 플레이트(206-1), 및 저항기 구조체(202-2)로 연장될 수 있다. 일부 실시형태에서, 추가 건식 에칭 프로세스는, 도 11에 도시된 바와 같이, 개구부(1103-1, 1103-2, 1103-3, 및 1103-4)의 치수를 증가시킬 수 있다.
개구부(1103-1, 1103-2, 1103-3, 및 1103-4)의 형성 후에, 도 2a에 도시된 바와 같이, 개구부(1103-1, 1103-2, 1103-3, 및 1103-4) 내의 도전성 물질의 성막 및 금속간 유전체 층(107) 및 상호접속 구조체(203-1, 203-2, 203-3, 및 203-4)의 상부 표면을 평탄화하기 위한 CMP(chemical mechanical polishing) 프로세스가 이어질 수 있다. 일부 실시형태에서, 상호접속 구조체(203-1, 203-2, 203-3, 및 203-4)는 제2 상호접속 구조체(108)의 일부일 수 있다. 일부 실시형태에서, MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)는 BEOL 디바이스 층(106)에 대한 단일 마스크 프로세스로 형성될 수 있다. 따라서, MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)를 형성하기 위한 마스크 프로세스의 수가 감소될 수 있고, 저항기 구조체(202-2)에 의해 생성되는 기생 커패시턴스가 감소될 수 있다. 일부 실시형태에서, 도 2b-2f에 도시된 바와 같이, 하이 k 유전체 층(204-2), 제1 캡핑 서브층(216-2), 및 제2 캡핑 서브층(218-2) 중 하나 이상의 층은 대응하는 층들의 성막 동안 제2 마스크 영역(114)을 차단함으로써 생략될 수 있다.
본 개시에 따른 다수의 실시형태는, 단일 마스크 프로세스로 MIM 커패시터 구조체(210) 및 저항기 구조체(202-2)를 가진 반도체 구조체(100)를 형성하는 방법을 제공한다. 일부 실시형태에서, 반도체 구조체(100)는 기판(102) 상의 제1 상호접속 구조체(104), 제1 상호접속 구조체(104) 상의 제1 절연 층(224), 및 제1 절연 층(224) 상의 저항기 구조체(202-2) 및 MIM 커패시터 구조체(210)를 포함할 수 있다. 일부 실시형태에서, 저항기 구조체(202-2) 및 MIM 커패시터 구조체(210)는
제1 절연 층(224)과 접촉될 수 있고 제2 절연 층(232)에 의해 분리될 수 있다. 상호접속 구조체는, 기판(102) 상의 FEOL 디바이스 층 내의 하나 이상의 액티브 디바이스(예컨대, 트랜지스터)에 접속된 BEOL 상호접속 구조체일 수 있다. 일부 실시형태에서, 저항기 구조체(202-2) 및 MIM 커패시터 구조체(210)는
단일 마스크 프로세스에 의해 BEOL 디바이스 층(106) 상에 형성될 수 있다. 단일 마스크 프로세스는 저항기 및 MIM 커패시터 구조체를 형성하기 위한 마스크 프로세스의 수를 감소시킬 수 있고 저항기 구조체에 의해 생성된 기생 커패시턴스를 감소시킬 수 있다.
일부 실시형태에서, 반도체 구조체는, 기판 상의 상호접속 구조체, 상호접속 구조체 상의 제1 절연 층, 제1 절연 층 상에 있고 제2 절연 층에 의해 분리된 제1 도전성 플레이트 및 제2 도전성 플레이트, 제1 도전성 플레이트 상의 유전체 층, 및 유전체 층 상의 제3 도전성 플레이트를 포함한다. 제1 도전성 플레이트 및 제2 도전성 플레이트의 하부 표면은 동일 평면이다.
일부 실시형태에서, 시스템은, 기판 상의 상호접속 구조체, 상호접속 구조체 상의 제1 절연 층, 제1 절연 층과 접촉하는 저항기 구조체, 제1 절연 층과 접촉하는 커패시터 구조체, 및 저항기 구조체와 커패시터 구조체 사이의 제2 절연 층을 포함한다. 커패시터 구조체는 제1 플레이트와 제2 플레이트 및 제1 플레이트와 제2 플레이트 사이의 유전체 층을 포함한다.
일부 실시형태에서, 방법은, 기판 상에 상호접속 구조체를 형성하는 단계, 상호접속 구조체 상에 제1 절연 층을 형성하는 단계, 제1 절연 층 상에 제1 도전성 층을 형성하는 단계, 제1 도전성 층 상에 유전체 층을 형성하는 단계, 유전체 층 상에 제2 도전성 층을 형성하는 단계를 포함한다. 방법은, 제2 도전성 층의 일부를 제거하는 단계, 및 제1 도전성 층의 제1 부분과 제2 부분 사이에 제2 절연 층을 형성하는 단계를 더 포함한다.
개시의 요약 섹션이 아닌 상세한 설명 섹션이 청구범위를 해석하는 데 사용되도록 의도되었음을 이해해야 한다. 개시의 요약 섹션은 발명자(들)에 의해 고려된 본 개시의 모든 가능한 실시형태가 아닌 하나 이상을 개시할 수 있으며, 따라서 어떤 식으로든 첨부된 청구범위를 제한하려는 의도가 아니다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식할 것이다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식할 것이다.
[실시예 1]
반도체 구조체로서,
기판 상의 상호접속 구조체;
상기 상호접속 구조체 상의 제1 절연 층;
상기 제1 절연 층 상에 있고, 제2 절연 층에 의해 분리된 제1 도전성 플레이트와 제2 도전성 플레이트 - 상기 제1 도전성 플레이트와 상기 제2 도전성 플레이트의 하부 표면은 동일 평면임 - ;
상기 제1 도전성 플레이트 상의 유전체 층; 및
상기 유전체 층 상의 제3 도전성 플레이트
를 포함하는, 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 제1 도전성 플레이트에 접속된 제1 상호접속 구조체 및 상기 제2 도전성 플레이트에 접속된 제2 상호접속 구조체를 더 포함하는, 반도체 구조체.
[실시예 3]
실시예 1에 있어서,
상기 제2 도전성 플레이트 및 상기 제3 도전성 플레이트 상의 캡핑 구조체(capping structure)를 더 포함하는, 반도체 구조체.
[실시예 4]
실시예 3에 있어서,
상기 캡핑 구조체와 상기 제2 도전성 플레이트 사이의 마스크 층을 더 포함하는, 반도체 구조체.
[실시예 5]
실시예 3에 있어서,
상기 캡핑 구조체는 실리콘 산화물의 층 및 실리콘 질화물의 층을 포함하는 것인, 반도체 구조체.
[실시예 6]
실시예 1에 있어서,
상기 제2 도전성 플레이트에 접속된 제1 상호접속 구조체 및 제2 상호접속 구조체를 더 포함하는, 반도체 구조체.
[실시예 7]
실시예 1에 있어서,
상기 유전체 층은 상기 제2 도전성 플레이트 상에 있는 것인, 반도체 구조체.
[실시예 8]
실시예 1에 있어서,
상기 제1 도전성 플레이트 및 상기 제3 도전성 플레이트는 티타늄 질화물을 포함하는 것인, 반도체 구조체.
[실시예 9]
실시예 1에 있어서,
상기 제2 도전성 플레이트의 두께는 상기 제1 도전성 플레이트의 두께보다 큰 것인, 반도체 구조체.
[실시예 10]
시스템으로서,
기판 상의 상호접속 구조체;
상기 상호접속 구조체 상의 제1 절연 층;
상기 제1 절연 층과 접촉하는 저항기 구조체;
상기 제1 절연 층과 접촉하는 커패시터 구조체 - 상기 커패시터 구조체는 제1 플레이트와 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이의 유전체 층을 포함함 - ; 및
상기 저항기 구조체와 상기 커패시터 구조체 사이의 제2 절연 층
을 포함하는, 시스템.
[실시예 11]
실시예 10에 있어서,
상기 커패시터 구조체의 제1 전극과 제2 전극에 접속된 제1 상호접속 구조체와 제2 상호접속 구조체; 및
상기 저항기 구조체에 접속된 제3 상호접속 구조체와 제4 상호접속 구조체
를 더 포함하는, 시스템.
[실시예 12]
실시예 10에 있어서,
상기 저항기 구조체 상의 제1 캡핑 구조체; 및
상기 커패시터 구조체 상의 제2 캡핑 구조체
를 더 포함하는, 시스템.
[실시예 13]
실시예 12에 있어서,
상기 제1 캡핑 구조체와 상기 제2 캡핑 구조체 각각은 실리콘 산화물의 층 및 실리콘 질화물의 층을 포함하는 것인, 시스템.
[실시예 14]
실시예 12에 있어서,
상기 유전체 층은 또한, 상기 저항기 구조체 상에 배치되는 것인, 시스템.
[실시예 15]
실시예 12에 있어서,
상기 저항기 구조체의 두께는 상기 커패시터 구조체의 제1 전극의 두께보다 큰 것인, 시스템.
[실시예 16]
방법으로서,
기판 상에 상호접속 구조체를 형성하는 단계;
상기 상호접속 구조체 상에 제1 절연 층을 형성하는 단계;
상기 제1 절연 층 상에 제1 도전성 층을 형성하는 단계;
상기 제1 도전성 층 상에 유전체 층을 형성하는 단계;
상기 유전체 층 상에 제2 도전성 층을 형성하는 단계;
상기 제2 도전성 층의 일부를 제거하는 단계; 및
상기 제1 도전성 층의 제1 부분과 제2 부분 사이에 제2 절연 층을 형성하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 제1 도전성 층의 제1 부분과 상기 제2 도전성 층에 접속된 제1 상호접속 구조체 및 제2 상호접속 구조체를 형성하는 단계; 및
상기 제1 도전성 층의 제2 부분에 접속된 제3 상호접속 구조체 및 제4 상호접속 구조체를 형성하는 단계
를 더 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 제1 , 제2, 제3, 및 제4 상호접속 구조체를 형성하는 단계는,
상기 제1 도전성 층 및 상기 제2 도전성 층을 노출시키기 위해 상기 제2 절연 층 내에 제1, 제2, 제3, 및 제4 개구부를 형성하는 단계; 및
단일 성막 프로세스에서 도전성 물질로 상기 제1, 제2, 제3, 및 제4 개구부를 충전하는 단계
를 포함하는 것인, 방법.
[실시예 19]
실시예 16에 있어서,
상기 제1 도전성 층 상에 캡핑 구조체를 형성하는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 16에 있어서,
상기 제2 절연 층을 형성하는 단계는,
상기 제1 도전성 층의 제1 부분과 제2 부분 사이에 개구부를 형성하기 위해 상기 제1 도전성 층 및 상기 유전체 층의 일부를 제거하는 단계; 및
상기 제2 절연 층으로 상기 개구부를 충전하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판 상의 상호접속 구조체;
    상기 상호접속 구조체 상의 제1 절연 층;
    상기 제1 절연 층 상에 있고, 제2 절연 층에 의해 분리된 제1 도전성 플레이트와 제2 도전성 플레이트 - 상기 제1 도전성 플레이트와 상기 제2 도전성 플레이트의 하부 표면은 동일 평면임 - ;
    상기 제1 도전성 플레이트 상의 유전체 층; 및
    상기 유전체 층 상의 제3 도전성 플레이트
    를 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 제1 도전성 플레이트에 접속된 제1 상호접속 구조체 및 상기 제2 도전성 플레이트에 접속된 제2 상호접속 구조체를 더 포함하는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 제2 도전성 플레이트 및 상기 제3 도전성 플레이트 상의 캡핑 구조체(capping structure)를 더 포함하는, 반도체 구조체.
  4. 제3항에 있어서,
    상기 캡핑 구조체와 상기 제2 도전성 플레이트 사이의 마스크 층을 더 포함하는, 반도체 구조체.
  5. 제3항에 있어서,
    상기 캡핑 구조체는 실리콘 산화물의 층 및 실리콘 질화물의 층을 포함하는 것인, 반도체 구조체.
  6. 제1항에 있어서,
    상기 제2 도전성 플레이트에 접속된 제1 상호접속 구조체 및 제2 상호접속 구조체를 더 포함하는, 반도체 구조체.
  7. 제1항에 있어서,
    상기 유전체 층은 상기 제2 도전성 플레이트 상에 있는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 제2 도전성 플레이트의 두께는 상기 제1 도전성 플레이트의 두께보다 큰 것인, 반도체 구조체.
  9. 시스템으로서,
    기판 상의 상호접속 구조체;
    상기 상호접속 구조체 상의 제1 절연 층;
    상기 제1 절연 층과 접촉하는 저항기 구조체;
    상기 제1 절연 층과 접촉하는 커패시터 구조체 - 상기 커패시터 구조체는 제1 플레이트와 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이의 유전체 층을 포함함 - ; 및
    상기 저항기 구조체와 상기 커패시터 구조체 사이의 제2 절연 층
    을 포함하는, 시스템.
  10. 방법으로서,
    기판 상에 상호접속 구조체를 형성하는 단계;
    상기 상호접속 구조체 상에 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층 상에 제1 도전성 층을 형성하는 단계;
    상기 제1 도전성 층 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 상에 제2 도전성 층을 형성하는 단계;
    상기 제2 도전성 층의 일부를 제거하는 단계; 및
    상기 제1 도전성 층의 제1 부분과 제2 부분 사이에 제2 절연 층을 형성하는 단계
    를 포함하는, 방법.
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