TWI803742B - 半導體裝置及其製作方法 - Google Patents

Abstract

本揭露提供一種半導體裝置，其包含一擴散阻障結構、一底部電極、該底部電極上方之一頂部電極、一切換層及一罩蓋層。該底部電極在該擴散阻障結構上方。該頂部電極在該底部電極上方。該切換層在該底部電極與該頂部電極之間，且經組態以儲存資料。該罩蓋層在該頂部電極與該切換層之間。該擴散阻障結構之一熱導率大於近似20 W/mK。

Description

半導體裝置及其製作方法

本發明實施例係有關半導體裝置及其製作方法。

電阻式隨機存取記憶體(RRAM)及導電橋隨機存取記憶體(CBRAM)歸因於其等簡單結構及與互補金屬氧化物半導體(CMOS)邏輯製造製程之相容性而成為下一代非揮發性記憶體技術之有力候選者。然而，RRAM及CBRAM仍遭受循環期間之切換窗、切換時間之降級。

本發明的一實施例係關於一種半導體裝置，其包括：一擴散阻障結構；一底部電極，其在該擴散阻障結構上方；一頂部電極，其在該底部電極上方；一切換層，其在該底部電極與該頂部電極之間，且經組態以儲存資料；及一罩蓋層，其在該切換層與該頂部電極之間，其中該擴散阻障結構之一熱導率大於近似20瓦/公尺凱式溫度(W/mK)。

本發明的一實施例係關於一種半導體裝置，其包括：一底部電極；一頂部電極，其在該底部電極上方；一切換層，其在該底部電極與該頂部電極之間，且經組態以儲存資料；一金屬儲集層，其在該切換層與該頂部電極之間；及一金屬擴散阻障層，其在該金屬儲集層與該切換層 之間，其中該金屬擴散阻障層阻礙金屬離子自該金屬儲集層擴散至該切換層。

本發明的一實施例係關於一種用於製作半導體裝置之方法，其包括：在一基板上方形成介電質層，其中該介電質層具有形成於其中之一開口；在該開口中形成一擴散阻障結構；在該擴散阻障結構上方形成一底部電極；在該底部電極上方形成一切換層；在該切換層上方形成一金屬儲集層；及在該金屬儲集層上方形成一頂部電極，其中該擴散阻障結構之一熱導率大於近似20瓦/公尺凱式溫度(W/mK)。

1:半導體裝置

2:半導體裝置

3:半導體裝置

5:半導體裝置

6:半導體裝置

7:半導體裝置

8:半導體裝置

10:基板

12:底部電極

14:擴散阻障層

16:切換層

16F:導電絲

16S:離子

16V:空位

18:離子儲集區

20:罩蓋層

22:頂部電極

32:底部互連結構

34:介電質層

34R:開口

36:遮罩層

38:鈍化層

40:頂部層間介電質(ILD)層

42:頂部金屬化層

44:頂部互連結構

50:基板

52:擴散阻障結構

52a:第一氮化鉭(TaN)層

52b:鉭(Ta)層

52c:第二氮化鉭(TaN)層

54:底部電極

56:切換層

57:金屬擴散阻障層

58:罩蓋層

60:頂部電極

72:底部互連結構

74:介電質層

74R:開口

76:鈍化層

78:頂部層間介電質(ILD)層

80:頂部金屬化層

100:方法/半導體裝置

110:操作

120:操作

130:操作

140:操作

321:底部金屬化層

322:底部層間介電質(ILD)層

500:方法

510:操作

520:操作

521:第一部分

522:第二部分

530:操作

540:操作

550:操作

560:操作

721:底部金屬化層

722:底部層間介電質(ILD)層

900:方法

910:操作

920:操作

930:操作

940:操作

950:操作

IN1:介面

IN2:介面

當結合附圖閱讀時，自下文詳細描述最好地理解本揭露之實施例之態樣。應注意，根據標準工業實踐，各種結構未必按比例繪製。事實上，為清楚論述起見，可任意地增大或減小各種結構之尺寸。

圖1係繪示根據本揭露之一或多項實施例之各個態樣之用於製作一半導體裝置之一方法之一流程圖。

圖2及圖3係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之一者之示意圖。

圖4A、圖4B及圖4C係繪示根據本揭露之一些比較性實施例之一半導體裝置100之不同操作狀態之示意圖。

圖5A、圖5B及圖5C係繪示根據本揭露之一些實施例之一半導體裝置1之不同操作狀態之示意圖。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F及圖6G係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之一者之示意圖。

圖7係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。

圖8係繪示根據本揭露之一些實施例之設定/重設時間對循環時間關係之一模擬結果之一曲線圖。

圖9係繪示根據本揭露之一些實施例之位元計數對電流關係之一模擬結果之一曲線圖。

圖10係繪示根據本揭露之一或多項實施例之各個態樣之用於製作一半導體裝置之一方法之一流程圖。

圖11A、圖11B、圖11C及圖11D係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之示意圖。

圖12係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。

圖13係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。

圖14係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。

圖15係繪示根據本揭露之一或多項實施例之各個態樣之用於製作一半導體裝置之一方法之一流程圖。

圖16A、圖16B、圖16C及圖16D係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之示意圖。

圖17係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。

圖18A及圖18B係根據本揭露之比較性實施例及一些實施 例之一LRS/HRS窗之一模擬結果之曲線圖。

本揭露提供用於實施所提供標的物之不同特徵之諸多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅僅係實例且並非意欲於限制性。例如，在下文描述中一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可經形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不規定所論述之各項實施例及/或結構設計之間的一關係。

此外，為便於描述，空間相對術語(諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」、「在…上」及類似者)可在本文中用來描述一個元件或構件與另一(其他)元件或構件之關係，如圖中所繪示。空間相對術語意欲於涵蓋除圖中所描繪之定向以外之器件在使用或操作時之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且據此可同樣解釋本文中所使用之空間相對描述詞。

如本文中所使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區、層及/或區段，此等元件、組件、區、層及/或區段應不受此等術語限制。此等術語僅可用來區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。除非內文明確指示，否則諸如「第一」、「第二」及「第三」之術語在本文中使用時並不暗示一序列或順序。

如本文中所使用，術語「近似」、「實質上」、「實質性」及 「約」用來描述及解釋小變動。當結合一事件或境況使用時，該等術語可指代其中事件或境況精確地發生之例項以及事件或境況非常近似地發生之例項。例如，當結合一數值使用時，該等術語可指代小於或等於彼數值之±10%之一變動範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。例如，若兩個數值之間的一差小於或等於該等值之一平均值之±10%(諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%)，則該等值可被視為「實質上」相同或相等。例如，「實質上」平行可指代相對於0°之一角度變動範圍，其小於或等於±10°，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°、或小於或等於±0.05°。例如，「實質上」垂直可指代相對於90°之一角度變動範圍，其小於或等於±10°，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°、或小於或等於±0.05°。

在本揭露之一或多項實施例中，一半導體裝置包含插置於底部電極與切換層之間的一擴散阻障層。擴散阻障層之材料被選擇為惰性或相對於離子(諸如氧離子或活性離子)反應性較小，且因此擴散阻障層可有助於防止或阻礙循環及烘烤期間氧離子或活性離子之滲透性。擴散阻障層可改良半導體裝置之循環及保留效能。據此，可在循環及烘烤之後增加切換窗。

圖1係繪示根據本揭露之一或多項實施例之各個態樣之用 於製作一半導體裝置之一方法之一流程圖。方法100以操作110開始，其中在一基板上方形成一底部電極。方法100繼續操作120，其中在底部電極上方形成一擴散阻障層。方法100繼續操作130，其中在擴散阻障層上方形成一切換層。擴散阻障層阻礙離子在切換層與底部電極之間的擴散。方法100繼續操作140，其中在切換層上方形成一頂部電極。

方法100僅僅係一實例，且並非意欲於將本揭露限制於發明申請專利範圍中明確敘述之範圍外。可在方法100之前、期間及之後提供額外操作，且可針對該方法之額外實施例替換、消除或移動一些所描述操作。

圖2及圖3係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之一者之示意圖。如圖2中所展示，接纳一基板10。基板10可包含一半導體基板。在一些實施例中，基板10之材料可包含元素半導體，諸如矽或鍺；或一化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦或砷化銦；或其等之組合。

在一些實施例中，可在基板10中或上方形成半導體組件(諸如電晶體組件)、電子組件(諸如電阻器組件、電容器組件或電感器組件)及電路層。

如圖2中所展示，在基板10上方形成一底部電極12。底部電極12由一導電材料形成。底部電極12之導電材料之實例可包含但不限於金屬氮化物(諸如氮化鈦、氮化鉭等或類似者)、摻雜半導體材料(諸如多晶矽或類似者)及金屬(諸如金、鎢或類似者)。在一些實施例中，底部電極12可電連接至形成於基板10上之半導體組件、電子組件及/或電路層。

如圖3中所展示，在底部電極12上方形成一切換層16。在切換層16上方形成一頂部電極22。切換層16可包含經組態以儲存資料之一資料儲存區。在一些實施例中，切換層16可為一電阻式隨機存取記憶體(RRAM)之一資料儲存區。資料儲存區之一可變電阻可表示一資料單位，諸如資料位元。取決於施加於頂部電極22與底部電極12之間的一電壓，可變電阻可在一高電阻狀態與一低電阻狀態之間切換。在一些實施例中，切換層16係但不限於具有大於3.9之一介電常數之一高k介電材料。在一些實施例中，切換層16之材料可包含但不限於金屬氧化物。金屬氧化物可包含二元金屬氧化物，諸如氧化鉿、氧化鉭、氧化鋁、氧化鎳、氧化鈦或類似者。金屬氧化物可包含三元金屬氧化物，諸如氧化鉿鉭、氧化鉿鋁、氧化鋁鉭或類似者。在一些實施例中，切換層16之材料可包含但不限於半導體材料，諸如非晶矽、硒化鍺、碲化鍺或類似者。

頂部電極22係由一導電材料形成。用於頂部電極22之導電材料之實例可包含但不限於摻雜半導體材料(諸如多晶矽或類似者)、金屬(諸如金、鎢、鉑、銥、釕或類似者)、金屬氮化物(諸如氮化鈦、氮化鉭或類似者)。

在一些實施例中，可在形成頂部電極22之前在切換層16上方形成一罩蓋層20。在一些實施例中，罩蓋層20之材料可包含但不限於金屬，諸如鈦、鉭、鉿、鋁或類似者。在一些實施例中，罩蓋層20之金屬可自切換層16提取離子(諸如氧)，使得罩蓋層20可包含具有低於切換層16之氧濃度之一離子儲集區18。在一些其他實施例中，罩蓋層20之材料可包含但不限於具有大於3.9之一介電常數之一高k介電材料。例如，罩蓋層20之材料可包含金屬氧化物，諸如氧化鈦、氧化鉭、氧化鉿、氧化鋁或類 似者。罩蓋層20之金屬氧化物之氧濃度低於切換層16之金屬氧化物之氧濃度，且因此可在罩蓋層20中形成一離子儲集區18。

在底部電極12與切換層16之間形成一擴散阻障層14以形成本揭露之一些實施例之一半導體裝置1。在一些實施例中，擴散阻障層14鄰接切換層16，例如擴散阻障層14可與切換層16接觸。在一些實施例中，擴散阻障層14鄰接底部電極12，例如擴散阻障層14可與底部電極12接觸。擴散阻障層14可包含一惰性材料或對離子之反應性小於底部電極12，使得擴散阻障層14可阻礙離子在切換層16與底部電極12之間的擴散。在一些實施例中，擴散阻障層14之厚度可在約50埃與約300埃之間的一範圍內，但不限於此。

在一些實施例中，半導體裝置1可包含一RRAM，該RRAM採用切換層16中之氧空位來形成導電絲。離子儲集區18可經組態為一氧儲集區以儲存氧離子且促進切換層16內之電阻變化。在一些實施例中，擴散阻障層14可有助於防止氧離子自切換層16擴散至擴散阻障層14及底部電極12中，且可有助於防止氧離子自擴散阻障層14及底部電極12擴散至切換層16中。在一些實施例中，擴散阻障層14可有助於阻礙氧離子自切換層16擴散至擴散阻障層14及底部電極12中，且可有助於阻礙氧離子自擴散阻障層14及底部電極12擴散至切換層16中。

當半導體裝置1係一電阻式隨機存取記憶體(RRAM)時，擴散阻障層14經組態為一氧擴散阻障層。用於氧擴散阻障層之材料之實例可包含金屬、金屬氧化物、金屬氮化物、矽酸鹽、矽化物或其等之組合。舉例而言，用於氧擴散阻障層之金屬可包含銥(Ir)、釕(Ru)、鉑(Pt)或其等之組合。用於氧擴散阻障層之金屬氧化物可包含氧化銥、氧化釕或其等之 組合。用於氧擴散阻障層之金屬氮化物可包含氮化釕鈦。用於氧擴散阻障層之矽酸鹽可包含氮化鉭矽。用於氧擴散阻障層之矽化物可包含矽化鎢。

在一些其他實施例中，半導體裝置1可包含一導電橋隨機存取記憶體(CBRAM)，該CBRAM採用切換層16中之活性金屬離子來形成導電絲。離子儲集區18可經組態為一活性金屬儲集區以儲存活性金屬離子，諸如銅離子、銀離子、鋁離子或類似者。在一些實施例中，具有離子儲集區18之罩蓋層20之材料可包含但不限於金屬(諸如銅、銀、鋁、鎳或類似者)、金屬化合物(諸如銅鉭或類似者)或金屬化合物(諸如碲化銅或類似者)。切換層16之材料可包含但不限於化合物，諸如離子化合物、共價化合物、氧化物化合物、半導體材料或類似者。藉由實例，離子化合物可包含硫化鍺(GeS)、鍺銻碲(GeSbTe)或類似者。共價化合物可包含硫化砷(AsS)或類似者。氧化物化合物可包含氧化鉭、氧化矽、氧化鋁、氧化鈦或類似者。半導體材料可包含非晶矽或類似者。

在一些實施例中，擴散阻障層14可有助於防止金屬離子(諸如銅離子、銀離子、鋁離子或類似者)自切換層16擴散至擴散阻障層14及底部電極12中，且可有助於防止活性金屬離子自擴散阻障層14及底部電極12擴散至切換層16中。在一些實施例中，擴散阻障層14可有助於阻礙活性金屬離子自切換層16擴散至擴散阻障層14及底部電極12中，且可有助於阻礙活性金屬離子自擴散阻障層14及底部電極12擴散至切換層16中。

當半導體裝置1係一CBRAM時，擴散阻障層14經組態為一活性金屬擴散阻障層。用於活性金屬擴散阻障層之材料之實例可包含金屬、金屬氮化物、金屬合金或其等之組合。藉由實例，用於活性金屬擴散 阻障層之金屬可包含鈀(Pd)、鉭(Ta)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鈷(Co)、釕(Ru)或其等之組合。用於活性金屬擴散阻障層之金屬氮化物可包含氮化鈦、氮化鉭、氮化鎢、氮化鉭鎢、氮化釕鈦、氮化釕鉭、氮化鉭矽、氮氧化鉭鍺(Ta-Ge-(O)N)或其等之組合。用於活性金屬擴散阻障層之金屬合金可包含鎳鉻合金。

在製造半導體裝置1之後，執行一初始化操作。在半導體裝置1係一RRAM之情況下，可執行初始化操作以破壞金屬與氧之間的鍵合，由此在切換層16中形成氧空位，即，導電絲。在半導體裝置1係一CBRAM之情況下，可執行初始化操作以將活性金屬離子自離子儲集區18遷移至切換層16，由此在切換層16中形成金屬橋，即，導電絲。半導體裝置1亦可經歷一烘烤操作以驗證在一高溫下之資料保留。在初始化操作之後，半導體裝置1可在一重設狀態中或在一設定狀態中操作。

圖4A、圖4B及圖4C係繪示根據本揭露之一些比較性實施例之一半導體裝置100之不同操作狀態之示意圖。如圖4A中所展示，藉由跨頂部電極22及底部電極12施加一形成電壓以最初形成導電絲16F來執行一初始化操作。在一些實施例中，將一正電壓供應給頂部電極22，且將一負電壓供應給底部電極12。在半導體裝置1係一RRAM之情況下，施加形成電壓以破壞金屬與氧之間的鍵合，由此在切換層16中形成氧空位，即，導電絲。局部空位16V趨於對準以形成可延伸穿過切換層16且可相對永久之導電絲16F。在半導體裝置1係一CBRAM之情況下，施加形成電壓以使活性金屬離子自離子儲集區18遷移至切換層16，由此在切換層16中形成金屬橋，即，導電絲。在一CBRAM之初始化操作中，離子16S亦可擴散至底部電極12中。

如圖4B中所展示，藉由跨頂部電極22及底部電極12施加一重設電壓以將切換層16自低電阻狀態(LRS)切換至高電阻狀態(HRS)來執行一重設操作。在一些實施例中，將一負電壓供應給頂部電極22，且將一正電壓供應給底部電極12。離子16S將自離子儲集區18移動回至切換層16，由此填充空位16V且破壞導電絲16F以增加電阻率。在重設操作期間，一些離子16S可自切換層16擴散至底部電極12，使得導電絲16F無法完全閉合。在一些實施例中，一些離子16S亦可在一烘烤操作期間自切換層16擴散至底部電極12，由此不利地影響導電絲16F之閉合。

如圖4C中所展示，藉由跨頂部電極22及底部電極12施加一設定電壓以將切換層16自高電阻狀態(HRS)切換至低電阻狀態(LRS)來執行一設定操作。在一些實施例中，將一正電壓供應給頂部電極22，且將一負電壓供應給底部電極12。切換層16中之離子16S將移動至離子儲集區18，由此留下空位16V且重新形成導電絲16F以降低電阻率。在設定操作期間，一些離子16S可自底部電極12擴散至切換層16，使得導電絲16F無法完全斷開。在一些實施例中，一些離子16S亦可在一烘烤操作期間自底部電極12擴散至切換層16，由此不利地影響導電絲16F之斷開。

圖5A、圖5B及圖5C係繪示根據本揭露之一些實施例之一半導體裝置1之不同操作狀態之示意圖。如圖5A中所展示，在製造半導體裝置1之後，藉由跨頂部電極22及底部電極12施加一形成電壓以最初形成導電絲16F來執行一初始化操作。在一些實施例中，將一正電壓供應給頂部電極22，且將一負電壓供應給底部電極12。施加形成電壓以破壞離子16S與切換層16之其他元素之間的鍵合，由此在切換層16中形成空位16V，且將離子16S驅動至離子儲集區18。局部空位16V趨於對準以形成 可延伸穿過切換層16且可相對永久之導電絲16F。在初始化操作期間，呈惰性或對離子16S之反應性小於底部電極12之擴散阻障層14可有助於防止或阻礙離子16S自切換層16擴散至擴散阻障層14及底部電極12中。

如圖5B中所展示，藉由跨頂部電極22及底部電極12施加一重設電壓以將切換層16自LRS切換至HRS來執行一重設操作。在一些實施例中，將一負電壓供應給頂部電極22，且將一正電壓供應給底部電極12。離子16S將自離子儲集區18移動回至切換層16，由此填充空位16V且破壞導電絲16F以增加電阻率。在重設操作期間，擴散阻障層14可有助於防止或阻礙離子16S自切換層16擴散至擴散阻障層14及底部電極12中。因此，擴散阻障層14可有助於將離子16S保留於切換層16中，使得導電絲16F可在重設狀態中更穩健地閉合。在一烘烤操作期間，擴散阻障層14亦可有助於防止或阻礙離子16S自切換層16擴散至擴散阻障層14及底部電極12中。

如圖5C中所展示，藉由跨頂部電極22及底部電極12施加一設定電壓以將切換層16自HRS切換至LRS來執行一設定操作。在一些實施例中，將一正電壓供應給頂部電極22，且將一負電壓供應給底部電極12。切換層16中之離子16S將移動至離子儲集區18，由此留下空位16V且重新形成導電絲16F以降低電阻率。在設定操作期間，擴散阻障層14可有助於防止或阻礙離子16S自底部電極12及擴散阻障層14擴散至切換層16中。因此，擴散阻障層14可有助於阻擋離子16S自底部電極12擴散至切換層16中，使得導電絲16F可在設定狀態中更穩健地斷開。在一烘烤操作期間，擴散阻障層14亦可有助於防止或阻礙離子16S自底部電極12及擴散阻障層14擴散至切換層16中。

本揭露之半導體裝置及其製作方法不限於上述實施例，且可具有其他不同實施例。為了簡化描述且為了便於在本揭露之各實施例之間進行比較，以下實施例之各者中之相同組件用相同符號標記。為了更容易比較實施例之間的差異，下文描述將詳述不同實施例之間之差異性且相同特徵將不再贅述。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F及圖6G係根據本揭露之一或多項實施例之製作一半導體裝置之各種操作之一者之示意圖。如圖6A中所展示，接纳一基板10。在一些實施例中，可在基板10上方形成一底部互連結構32。在一些實施例中，底部互連結構32包含一底部金屬化層321及橫向包圍底部金屬化層321之一底部層間介電質(ILD)層322。在一些實施例中，底部金屬化層321可為後段製程(BEOL)之一個層。在一些實施例中，底部金屬化層321之材料可包含金屬或合金，諸如銅、鎢、其等合金或類似者。底部ILD層322之材料可包含介電質材料(諸如具有小於2.0之一介電常數之低k介電材料)或類似者，但不限於此。

如圖6B中所展示，在基板10上方形成一介電質層34。在一些實施例中，介電質層34經形成於底部互連結構32上方且包含暴露底部金屬化層321之一部分之開口34R。介電質層34之材料可包含介電質材料，諸如氧化矽、氮化矽、氮氧化矽或類似者。

如圖6C中所展示，在介電質層34上方形成一底部電極12且將底部電極12電連接至經暴露之底部金屬化層321。在一些實施例中，底部電極12可經形成為具有一實質上平坦之上表面。隨後，可在底部電極12上方形成一擴散阻障層14、一切換層16及一頂部電極22。在一些實施例中，可在形成頂部電極22之前在切換層16上方形成一離子儲集區18。 在一些實施例中，可在形成頂部電極22之前在離子儲集區18上方形成一罩蓋層20。擴散阻障層14、切換層16、離子儲集區18、罩蓋層20及頂部電極22可如底部電極12般具有實質上平坦之上表面。用於底部電極12、擴散阻障層14、切換層16、罩蓋層20及頂部電極22之材料可相同於前述實施例，且不再贅述。

如圖6D中所展示，在頂部電極22上方形成一遮罩層36。遮罩層36覆蓋頂部電極22之一部分，且暴露頂部電極22之其餘部分。在一些實施例中，遮罩層36可包含一光阻劑層，但不限於此。

如圖6E中所展示，圖案化頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12。在一些實施例中，遮罩層36用作一蝕刻遮罩以圖案化頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12。在一些實施例中，藉由蝕刻圖案化頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12。在一些實施例中，蝕刻可包含乾式蝕刻、濕式蝕刻或其等之組合。可藉由一個蝕刻操作或多個蝕刻操作圖案化頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12。在一些實施例中，在蝕刻之後，頂部電極22、罩蓋層20及離子儲集區18之寬度可小於切換層16、擴散阻障層14及底部電極12之寬度，且可暴露切換層16之上表面之一部分。可在圖案化頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12之後移除遮罩層36。

如圖6F中所展示，可視情況形成一鈍化層38。在一些實施例中，鈍化層38係絕緣的。在一些實施例中，鈍化層38覆蓋頂部電極22之上表面。在一些實施例中，鈍化層38覆蓋頂部電極22、罩蓋層20及離 子儲集區18之邊緣。在一些實施例中，鈍化層38進一步覆蓋切換層16之一部分。在一些實施例中，鈍化層38之材料包含介電質材料(諸如氧化矽、氮化矽、氮氧化矽或類似者)，但不限於此。

如圖6G中所展示，在基板10上方形成一頂部層間介電質(ILD)層40，從而覆蓋鈍化層38。在一些實施例中，頂部ILD層40之材料可包含介電質材料(諸如具有小於2.0之一介電常數之低k介電材料)或類似者，但不限於此。可藉由例如光微影及蝕刻技術圖案化頂部ILD層40及鈍化層38，以暴露頂部電極22之一部分。在一些實施例中，一頂部金屬化層42經形成且電連接至頂部電極22以形成一半導體裝置2。在一些實施例中，頂部金屬化層42之材料可包含金屬或合金，諸如銅、鎢、其等之合金或類似者。在一些實施例中，頂部金屬化層42及頂部ILD層40形成一頂部互連結構44。半導體裝置2係一平坦類型半導體裝置，其中頂部電極22、罩蓋層20、離子儲集區18、切換層16、擴散阻障層14及底部電極12可具有平坦上表面。

在一些實施例中，半導體裝置2可由一電晶體裝置驅動。舉例而言，底部金屬化層321可電連接至一電晶體裝置之一汲極電極。電晶體裝置之源極電極可電連接至一源極線，且電晶體裝置之閘極電極可電連接至一字線。頂部金屬化層42可電連接至一位元線。

在一些實施例中，半導體裝置2可由一對電晶體裝置驅動。舉例而言，底部金屬化層321可電連接至一電晶體裝置之一共同汲極電極。該對電晶體裝置之源極電極可電連接至源極線，且電晶體裝置之閘極電極可電連接至字線。頂部金屬化層42可電連接至一位元線。

圖7係根據本揭露之一些實施例之一半導體裝置之一示意 剖面圖。如圖7中所展示，與圖6G之半導體裝置2相比，半導體裝置3係一非平坦類型半導體裝置，其中底部電極12之上表面係內凹的。在一些實施例中，頂部電極22、罩蓋層20、切換層16及擴散阻障層14之上表面可為非平坦的。例如，頂部電極22、罩蓋層20、切換層16及擴散阻障層14之上表面可為內凹的。

圖8係繪示根據本揭露之一些實施例之設定/重設時間對循環時間關係之一模擬結果之一曲線圖。如圖8中所展示，顯著解決具有擴散阻障層之半導體裝置之設定/重設時間之降級。

圖9係繪示根據本揭露之一些實施例之位元計數對電流關係之一模擬結果之一曲線圖。如圖9中所展示，循環後保留(RAC)Ir0與Ir1之間的切換窗接近初始Ir0與Ir1之間的原始切換窗，因此顯著解決具有擴散阻障層之半導體裝置之切換窗之降級。

圖10係繪示根據本揭露之一或多項實施例之各個態樣之用於製作一半導體裝置之一方法之一流程圖。方法500以操作510開始，其中在一基板上方形成一介電質層。介電質層可具有形成於其中之一開口。方法500繼續操作520，其中在開口中形成一擴散阻障結構。方法500繼續操作530，其中在擴散阻障結構上方形成一底部電極。方法500繼續操作540，其中在底部電極上方形成一切換層。方法500繼續操作550，其中在切換層上方形成一罩蓋層。方法500繼續操作560，其中在罩蓋層上方形成一頂部電極。

方法500僅僅係形成一導電橋隨機存取記憶體(CBRAM)之一實例，且並非意欲於將本揭露限於發明申請專利範圍中明確敘述之範圍外。可在方法500之前、期間及之後提供額外操作，且可針對該方法之額 外實施例替換、消除或移動一些所描述操作。

圖11A、圖11B、圖11C及圖11D係根據本揭露之一或多項實施例之一半導體裝置之製作中之各種操作之示意圖。如圖11A中所展示，接纳一基板50。基板50之材料可類似於上述材料，且因此省略此等細節。在一些實施例中，可在基板50中或上方形成半導體組件(諸如電晶體組件)、電子組件(諸如電阻器組件、電容器組件或電感器組件)及電路層。在一些實施例中，可在基板50上方形成一底部互連結構72。在一些實施例中，底部互連結構72包含一底部金屬化層721及橫向包圍底部金屬化層721之一底部ILD層722。在一些實施例中，底部金屬化層721之材料及底部ILD層722之材料可類似於上述材料，且因此為簡潔起見而省略此等細節。

如圖11A中所展示，在操作510中，在基板50上方形成一介電質層74。在一些實施例中，介電質層74經形成於底部互連結構72上方且包含暴露底部金屬化層721之一部分之一開口74R。在一些實施例中，介電質層74之材料可類似於上述材料，且因此為簡潔起見而省略此等細節。

如圖11A中所展示，在基板50上方形成一擴散阻障結構52。在操作520中，可在介電質層74中及上方之開口74R中形成擴散阻障結構52。此外，擴散阻障結構52電連接至經暴露之底部金屬化層721。如圖11A中所展示，擴散阻障結構52與底部金屬化層721接觸。在一些實施例中，擴散阻障結構52保形地形成於開口74R中且包含一致厚度(如圖14中所展示)。在其他實施例中，擴散阻障結構52可經形成以填充開口74R且因此可具有如圖11A中所展示之一實質上平坦之上表面。在此等實施例 中，擴散阻障結構52可具有主要在開口74R中之一第一部分521及包圍第一部分521之一第二部分522。第一部分521之一厚度大於第二部分522之一厚度。在一些實施例中，第二部分522之厚度係一致的，而第一部分之厚度係變動的。

應注意，擴散阻障結構52係一有效金屬擴散阻障結構。例如，擴散阻障結構52係一有效銅(Cu)擴散阻障結構。已知BEOL金屬化層中使用之金屬(諸如Cu)可擴散至一相鄰元件中且因此使裝置效能降級。因此，提供包含對Cu熱穩定之材料之擴散阻障結構52以減輕Cu擴散。除Cu擴散阻障功能以外，由本揭露提供之擴散阻障結構52進一步包含一熱傳導功能。在一些實施例中，擴散阻障結構52之一熱導率大於近似20瓦特/公尺凱式溫度(W/mK)以便改良散熱。在一些實施例中，擴散阻障結構52可包含金屬、金屬氮化物或二維(2D)材料。

在一些實施例中，擴散阻障結構52包含一單層結構，如圖11A中所展示。在此等實施例中，擴散阻障結構52可包含具有近似28.8W/mK之一熱導率之金屬氮化物(諸如氮化鈦(TiN))，但本揭露不限於此。在其他實施例中，擴散阻障結構52可包含2D材料，諸如石墨烯、二硫化鉬(MoS₂)或六方氮化硼(h-BN)。石墨烯之熱導率在近似2000W/mK與近似4000W/mK之間，MoS₂之熱導率在近似98W/mK與近似138W/mK之間，且h-BN之熱導率在近似1700W/mK與近似2000W/mK之間；所有此等熱導率大於20W/mK。在一些實施例中，單層擴散阻障結構52之一厚度在近似70埃與近似200埃之間，但本揭露不限於此。

在一些實施例中，擴散阻障結構52包含一多層結構。在此等實施例中，擴散阻障結構52包含金屬及金屬氮化物。例如，擴散阻障結 構52可包含氮化鉭(TaN)層52a及一鉭(Ta)層52b(如圖12中所展示)。此外，TaN層52a與底部金屬化層721接觸。在此等實施例中，TaN層52a中之氮濃度在近似10%與近似40%之間，以便提供有效擴散阻障功能。然而，發現TaN之熱導率係近似3.4W/mK，其遠小於20W/mK。為了增加熱導率，提供具有近似57.5W/mK之一熱導率之Ta層52b。另外，Ta層52b之一厚度大於TaN層52a之一厚度。在一些實施例中，可在開口74R中保形地形成TaN層52a，且隨後形成Ta層52b以填充開口74R，如圖12中所展示。

在其他實施例中，擴散阻障結構52可包含一第一TaN層52a、一第二TaN層52c及放置於第一TaN層52a與第二TaN層52c之間的一Ta層52b(如圖13中所展示)。換言之，可提供一TaN/Ta/TaN結構。在此等實施例中，第一TaN層52a及第二TaN層52c中之氮濃度在近似10%與近似40%之間以便提供有效擴散阻障功能，同時提供Ta層52b以增加熱導率。Ta層52b之一厚度大於第一TaN層52a之厚度及第二TaN層52c之厚度之一總和。例如，第一TaN層52a及第二TaN層52c之各者之厚度可在近似10埃與30埃之間，而Ta層52b之厚度在近似30埃與70埃之間。在一些實施例中，可在開口74R中保形地形成第一TaN層52a，隨後形成Ta層52b以填充開口74R，且在Ta層52b上方形成第二TaN層52c，如圖13中所展示。因此，Ta層52b之一頂表面及第二TaN層52c之一頂表面可為實質上平坦的，但本揭露不限於此。

參考圖11B，隨後，在操作530中，在擴散阻障結構52上方形成一底部電極54。在一些實施例中，當擴散阻障結構52包含TaN/Ta多層時，Ta層52b鄰接底部電極54(圖12中所展示)。用於底部電極54之導電 材料之實例可包含金屬，諸如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)或類似者。

仍參考圖11B，在操作540中，在底部電極54上方形成一切換層56。切換層56可包含經組態以儲存資料之一資料儲存區，且資料儲存區之一可變電阻可表示一資料單位，例如資料位元。

如圖11B中所展示，在操作550中，在切換層56上方形成一罩蓋層58。在一些實施例中，方法500用來形成一導電橋隨機存取記憶體(CBRAM)，該CBRAM採用罩蓋層58中之活性金屬離子來形成導電絲。因此，罩蓋層58亦稱為金屬儲集層，其經組態為一活性金屬儲集區以儲存活性金屬離子，諸如銅離子、銀離子、鋁離子或類似者。

在操作560中，在罩蓋層58上方形成一頂部電極60。在一些實施例中，底部電極54、切換層56、罩蓋層58及頂部電極60(一起包含擴散阻障結構52)可具有實質上平坦之上表面。用於切換層56、罩蓋層58及頂部電極60之材料可相同於前述實施例之材料，且不再贅述。

在一些實施例中，可在頂部電極60上方形成一遮罩層(未展示)。遮罩層覆蓋頂部電極60之一部分，且暴露頂部電極60之其餘部分。在一些實施例中，遮罩層可包含一光阻劑層，但不限於此。如圖11C中所展示，透過遮罩層圖案化頂部電極60、罩蓋層58、切換層56、底部電極54及擴散阻障結構52。在一些實施例中，藉由蝕刻圖案化頂部電極60、罩蓋層58、切換層56、底部電極54及擴散阻障結構52。在一些實施例中，蝕刻可包含乾式蝕刻、濕式蝕刻或其等之組合。可藉由一個蝕刻操作或藉由多個蝕刻操作圖案化頂部電極60、罩蓋層58、切換層56、底部電極54及擴散阻障結構52。在一些實施例中，擴散阻障結構52之一寬度及底部電極54之一寬度可大於罩蓋層58之一寬度及頂部電極60之一寬 度，但本揭露不限於此。在此等實施例中，可暴露底部電極54之上表面之一部分或切換層56之一部分，但本揭露不限於此。可在圖案化頂部電極60、罩蓋層58、切換層56、底部電極54及擴散阻障結構52之後移除遮罩層。

如圖11D中所展示，可視情況形成一鈍化層76。在一些實施例中，鈍化層76係絕緣的。在一些實施例中，鈍化層76覆蓋頂部電極60之上表面。在一些實施例中，鈍化層76覆蓋頂部電極60之側壁、罩蓋層58之側壁及切換層56之一部分之側壁。鈍化層76之材料可類似於上述材料，且因此為簡潔起見而省略此等細節。

仍參考圖11D，在基板50上方形成一頂部ILD層78，從而覆蓋鈍化層76。頂部ILD層78之材料可類似於上述材料，且因此省略此等細節。可藉由例如光微影及蝕刻技術圖案化頂部ILD層78及鈍化層76，以暴露頂部電極60之一部分。在一些實施例中，一頂部金屬化層80經形成且電連接至頂部電極60以形成一半導體裝置5。頂部金屬化層60之材料可類似於上述材料，且因此省略此等細節。半導體裝置5係一平坦類型半導體裝置，其中頂部電極60、罩蓋層58、切換層56、底部電極54及擴散阻障結構52可具有平坦上表面。

請參考圖14，其係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。如圖14中所展示，與圖11D之半導體裝置5相比，半導體裝置6係一非平坦類型半導體裝置，其中擴散阻障結構52及底部電極54之上表面係內凹的。在一些實施例中，頂部電極60、罩蓋層58及切換層56之上表面可為非平坦的。例如，頂部電極60、罩蓋層58及切換層56之上表面可為內凹的。在此等實施例中，擴散阻障結構52可具有一致厚 度。當擴散阻障結構52係一單層結構時，擴散阻障結構52可具有一致厚度。當擴散阻障結構52係一多層結構時，擴散阻障結構52之所有層(例如，第一TaN層52a及第二TaN層52c以及Ta層52b)可具有一致厚度。

在一些實施例中，半導體裝置5及6可由一電晶體裝置驅動。舉例而言，底部金屬化層721可電連接至一電晶體裝置之一汲極電極。電晶體裝置之源極電極可電連接至一源極線，且電晶體裝置之閘極電極可電連接至一字線。頂部金屬化層80可電連接至一位元線。在其他實施例中，半導體裝置5及6可由一對電晶體裝置驅動。舉例而言，底部金屬化層721可電連接至一電晶體裝置之一共同汲極電極。該對電晶體裝置之源極電極可電連接至源極線，且電晶體裝置之閘極電極可電連接至字線。頂部金屬化層80可電連接至一位元線。

參考圖11D至圖14，利用CBRAM半導體裝置5及6，可執行初始化操作以將活性金屬離子自罩蓋層58遷移至切換層56，由此在切換層56中形成金屬橋，即，導電絲。半導體裝置5及6亦可經歷一烘烤操作以驗證在高溫下之資料保留。在初始化操作之後，半導體裝置5及6可在一重設狀態中或在一設定狀態中操作。在一重設操作中，跨頂部電極60及底部電極54施加一重設電壓以將切換層56自一較低電阻狀態(LRS)切換至一高電阻狀態(HRS)，由此破壞導電絲以增加電阻率。在一設定操作中，跨頂部電極60及底部電極54施加一設定電壓以將切換層56自高電阻狀態切換至較低電阻狀態，由此重新形成導電絲以降低電阻率。

在設定操作期間，歸因於焦耳加熱，可在大於近似900℃之一溫度下形成導電絲。發現在採用用作底部電極與底部金屬化層之間的一擴散阻障層之一TaN層之一些比較性實施例中，熱由於TaN層之不良導 熱率(小於近似3.4)而累積於底部電極中。詳細而言，因為TaN層之熱導率小於近似3.4，所以熱無法有效地消散且可能累積於底部電極與切換層之間的一介面中。因此，金屬氧化物鍵歸因於熱累積而容易被破壞，且導電絲在重設操作期間無法被破壞。換言之，可形成一大洩漏路徑且CBRAM不容易閉合，且因此增加一位元錯誤率(BER)。

為了減輕BER問題，提供擴散阻障結構52。如上述，擴散阻障結構52之電導率大於近似20W/mK；因此，在設定操作期間產生之熱量可容易自切換層56與底部電極54之間的一介面IN1消散至擴散阻障結構52與底部金屬化層721之間的一介面IN2，且因此介面IN1處之熱累積減少。因此，導電絲在重設操作中可容易被破壞且BER可減小。

應注意，半導體裝置5及6中之擴散阻障結構52在至少兩個方面具有潛在問題：金屬擴散阻障及熱導率。例如，TaN可形成一有效金屬擴散阻障，但遭受不良熱傳導。因此，可將Ta層設置於TaN層上方或夾置於TaN層之間以提供有效散熱。應注意，Ta層本身並非一較佳擴散阻障結構，因為Ta容易被氧化且因此電阻率可增加。

在本揭露之一些實施例中，半導體裝置包含插置於底部電極與底部金屬化層之間的一擴散阻障結構。選擇擴散阻障結構之材料以提供擴散阻障功能及熱傳導。據此，擴散阻障層有助於阻礙金屬擴散及散熱，且減輕BER問題。

圖15係繪示根據本揭露之一或多項實施例之各個態樣之用於製作一半導體裝置之一方法之一流程圖。方法900以操作910開始，其中在一基板上方形成一底部電極。方法900繼續操作920，其中在底部電極上方形成一切換層。方法900繼續操作930，其中在切換層上方形成一 金屬擴散阻障層。方法900繼續操作940，其中在金屬擴散阻障層上方形成一罩蓋層。方法900繼續操作950，其中在罩蓋層上方形成一頂部電極。

方法900僅僅係形成一導電橋隨機存取記憶體(CBRAM)之一實例，且並非意欲於將本揭露限於發明申請專利範圍中明確敘述之範圍外。可在方法900之前、期間及之後提供額外操作，且可針對該方法之額外實施例替換、消除或移動一些所描述操作。

圖16A、圖16B、圖16C及圖16D係根據本揭露之一或多項實施例之一半導體裝置之製作中之各個階段之示意圖。為了簡化描述且為了便於本揭露之各實施例之比較，以下實施例之各者中之相同組件用相同符號標記且具有類似材料，且因此為簡潔起見而省略彼等細節。為了促進實施例之比較，下文描述將詳述不同實施例當中之差異性且相同特徵將不再贅述。如圖16A中所展示，接纳一基板50。可在基板50上方形成一底部互連結構72。在一些實施例中，底部互連結構72包含一底部金屬化層721及橫向包圍底部金屬化層721之一底部ILD層722。在基板50上方形成一介電質層74。介電質層74可包含暴露底部金屬化層721之一部分之一開口74R。

參考圖16A，在操作910中，在基板50上方形成一底部電極54。如圖16A中所展示，底部電極54與底部金屬化層721接觸。在一些實施例中，底部電極54保形地形成於開口74R中且包含一致厚度(如圖17中所展示)。在其他實施例中，底部電極54可經形成以填充開口74R且因此可具有一實質上平坦之上表面，如圖16A中所展示。

在操作920中，在底部電極54上方形成一切換層56。切換 層56可包含經組態以儲存資料之一資料儲存區。如上述，資料儲存區之一可變電阻可表示一資料單位，諸如資料位元。

仍參考圖16A，在操作930中，在切換層56上方形成一金屬擴散阻障層57。金屬擴散阻障層57之一材料可包含金屬、金屬氮化物或其等之組合。在一些實施例中，金屬擴散阻障層57可包含金屬，且金屬包含銥(Ir)、釕(Ru)、鉑(Pt)、鉭(Ta)、鈦(Ti)、鈦鎢(TiW)及鎢(W)之至少一者。在其他實施例中，金屬擴散阻障層57可包含金屬氮化物，且金屬氮化物可包含氮化鈦鎢(TiW(N))、氮化鈦(TiN)及氮化鎢(WN)之至少一者。在一些實施例中，金屬擴散阻障層57之一厚度在近似2埃與近似25埃之間，但本揭露不限於此。金屬擴散阻障層57有助於阻礙金屬離子至切換層56之擴散。應注意，在一些比較性實施例中，當金屬擴散阻障層之厚度小於2埃時，金屬擴散阻障層過薄以致於無法成為一有效阻障層。然而，在其中金屬擴散阻障層之厚度大於25埃之其他比較性實施例中，金屬擴散阻障層過厚以致半導體裝置之電阻非期望地增加。

仍參考圖16A，在操作940中，在金屬擴散阻障層57上方形成一罩蓋層58。如上述，罩蓋層58稱為金屬儲集層，其經組態為一活性金屬儲集區以儲存活性金屬離子。在操作950中，在罩蓋層58上方形成一頂部電極60。在一些實施例中，底部電極54、切換層56、金屬擴散阻障層57、罩蓋層58及頂部電極60可具有實質上平坦之上表面。

參考圖16B，藉由蝕刻圖案化頂部電極60、罩蓋層58、金屬擴散阻障層57、切換層56及底部電極54。在一些實施例中，蝕刻可包含乾式蝕刻、濕式蝕刻或其等之組合。可藉由一個蝕刻操作或藉由多個蝕刻操作圖案化頂部電極60、罩蓋層58、金屬擴散阻障層57、切換層56及 底部電極54。在一些實施例中，底部電極54之一寬度及切換層56之一寬度可大於罩蓋層58之一寬度、金屬擴散阻障層57之一寬度及頂部電極60之一寬度，但本揭露不限於此。在此等實施例中，可暴露切換層56之上表面之一部分，但本揭露不限於此。

參考圖16C，可視情況形成一鈍化層76。在一些實施例中，鈍化層76係絕緣的。在一些實施例中，鈍化層76覆蓋頂部電極60之上表面。在一些實施例中，鈍化層76覆蓋頂部電極60之側壁、罩蓋層58之側壁及金屬擴散阻障層57之側壁。在一些實施例中，鈍化層76進一步覆蓋切換層56之頂表面之一部分。

仍參考圖16C，在基板50上方形成一頂部ILD層78，從而覆蓋鈍化層76。參考圖16D，可藉由例如光微影及蝕刻技術圖案化頂部ILD層78及鈍化層76，以暴露頂部電極60之一部分。在一些實施例中，一頂部金屬化層80經形成且電連接至頂部電極60以形成一半導體裝置7。半導體裝置7係一平坦類型半導體裝置，其中頂部電極60、罩蓋層58、金屬擴散阻障層57、切換層56及底部電極54可具有平坦之上表面。

請參考圖17，其係根據本揭露之一些實施例之一半導體裝置之一示意剖面圖。如圖17中所展示，與圖16C之半導體裝置7相比，半導體裝置8係一非平坦類型半導體裝置，其中底部電極54之上表面係內凹的。在一些實施例中，頂部電極60、罩蓋層58、金屬擴散阻障層57及切換層56之上表面可為非平坦的。例如，頂部電極60、罩蓋層58、金屬擴散阻障層57及切換層56之上表面可為內凹的。在此等實施例中，底部電極54可具有一致厚度。

如上述，半導體裝置7及8可由一電晶體裝置驅動。舉例而 言，底部金屬化層721可電連接至一電晶體裝置之一汲極電極。電晶體裝置之源極電極可電連接至一源極線，且電晶體裝置之閘極電極可電連接至一字線。頂部金屬化層80可電連接至一位元線。在其他實施例中，半導體裝置7及8可由一對電晶體裝置驅動。舉例而言，底部金屬化層721可電連接至一電晶體裝置之一共同汲極電極。該對電晶體裝置之源極電極可電連接至源極線，且電晶體裝置之閘極電極可電連接至字線。頂部金屬化層80可電連接至一位元線。

請參考圖18A及圖18B，其等係根據本揭露之比較性實施例及一些實施例之LRS/HRS窗之一模擬結果之曲線圖。半導體裝置7及8之初始化操作、烘烤操作(用於保留)、設定操作及重設操作可類似於上述操作，且因此為簡潔起見而省略此等細節。發現歸因於溫度達到金屬之離子化溫度，在保留及設定操作期間可能發生非所要金屬離子擴散。例如，Al之離子化溫度係近似87.8℃，Cu之離子化溫度係近似69.3℃，Ag之離子化溫度係近似89.6℃。此意謂此等金屬可在離子化溫度下離子化及擴散。在一些實施例中，保留在近似125℃下發生且一設定操作可在大於近似900℃之一溫度下對導電絲執行，且因此一些金屬離子可經離子化且自罩蓋層58擴散至切換層16，由此不利地破壞導電絲及設定/重設循環。如圖18A中所展示，在此等比較性實施例中，在一高電阻狀態之電流及一低電阻狀態下之電流可相同。眾所周知，LRS及HRS分別對應於邏輯「1」狀態及邏輯「0」狀態(或反之亦然)，且在LRS及HRS兩者處存在相同電流指示保留失敗。

為了減輕保留失敗問題，提供金屬擴散阻障層57。金屬擴散阻障層57有助於阻礙金屬離子自罩蓋層58擴散至切換層56，且因此導 電絲可在LRS處形成且在HRS處被破壞，如在循環及保留期間所預期。在一些實施例中，發現LRS與HRS之一電流比(有時稱為通斷比)可大於10⁴，如圖18B中所展示。因此，可減輕保留失敗問題且減少洩漏。

在一些實施例中，金屬擴散阻障層經插置於罩蓋層與切換層之間。選擇擴散阻障層之材料以在循環及保留期間阻礙自金屬儲集層至切換層之金屬擴散。擴散阻障層可改良半導體裝置之循環及保留效能。

在一些實施例中，一種半導體裝置包含一擴散阻障結構、一底部電極、該底部電極上方之一頂部電極、一切換層及一罩蓋層。該底部電極在該擴散阻障結構上方。該頂部電極在該底部電極上方。該切換層在該底部電極與該頂部電極之間，且經組態以儲存資料。該罩蓋層在該頂部電極與該切換層之間。該擴散阻障結構之一熱導率大於近似20W/mK。

在一些實施例中，一種半導體裝置包含一底部電極、一頂部電極、一切換層、一金屬儲集層及一金屬擴散阻障層。該頂部電極在該底部電極上方。該切換層在該底部電極與該頂部電極之間，且經組態以儲存資料。該金屬儲集層在該切換層與該頂部電極之間。該金屬擴散阻障層在該金屬儲集層與該切換層之間，其中該金屬擴散阻障層經組態以阻礙金屬離子自該金屬儲集層擴散至該切換層。

在一些實施例中，一種用於製作一半導體裝置之方法包含以下操作。在一基板上方形成一介電質層，其中該介電質層具有形成於其中之一開口。在該開口中形成一擴散阻障結構。在該擴散阻障結構上方形成一底部電極。在該底部電極上方形成一切換層。在該切換層上方形成一金屬儲集層。在該金屬儲集層上方形成一頂部電極。該擴散阻障結構之一 熱導率大於近似20W/mK。

前述內容概述若干實施例之結構使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應明白，其等可容易使用本揭露作為設計或修改實行本文中所介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。

5:半導體裝置

50:基板

52:擴散阻障結構

54:底部電極

56:切換層

58:罩蓋層

60:頂部電極

72:底部互連結構

74:介電質層

76:鈍化層

78:頂部層間介電質(ILD)層

80:頂部金屬化層

721:底部金屬化層

722:底部層間介電質(ILD)層

IN1:介面

IN2:介面

Claims (10)

1. 一種半導體裝置，其包括：一擴散阻障結構，由一二維(2D)材料組成，並且該擴散阻障結構具有一第一傾斜側壁；一底部電極，其在該擴散阻障結構上方，其中該底部電極具有一第二傾斜側壁，該第二傾斜側壁與該第一傾斜側壁對齊；一頂部電極，其在該底部電極上方；一切換層，其在該底部電極與該頂部電極之間，且經組態以儲存資料，其中該切換層包括硫化鍺(GeS)、鍺銻碲(GeSbTe)、硫化砷(AsS)、氧化矽或非晶矽，該切換層具有一倒T形橫截面，該切換層具有與一頂部ILD層直接物理接觸的一第三傾斜側壁，該切換層具有與一鈍化層直接物理接觸的一垂直側壁，該第三傾斜側壁和該垂直側壁相對於該切換層的一底面具有不同的角度，且該鈍化層覆蓋該頂部電極的一頂面；及一罩蓋層，其在該切換層與該頂部電極之間，該罩蓋層與該切換層直接物理接觸，其中該罩蓋層包括銀、銅鉭或銅碲，其中該擴散阻障結構之一熱導率大於近似20瓦特/公尺凱式溫度(W/mK)，且該擴散阻障結構之最大寬度大於該切換層之最大寬度。
2. 如請求項1之半導體裝置，其中該底部電極之一熱導率大於該阻障結構之該熱導率。
3. 如請求項1之半導體裝置，其中該擴散阻障結構包括一致厚度。
4. 如請求項1之半導體裝置，其中該擴散阻障結構包括一第一部分及包圍該第一部分之一第二部分，且該第一部分之一厚度大於該第二部分之一厚度。
5. 如請求項1之半導體裝置，其中該擴散阻障結構包括氮化鈦(TiN)。
6. 一種半導體裝置，其包括：一底部電極；一頂部電極，其在該底部電極上方；一切換層，其在該底部電極與該頂部電極之間，且經組態以儲存資料；一金屬儲集層，其在該切換層與該頂部電極之間；及一金屬擴散阻障層，其在該金屬儲集層與該切換層之間，其中該金屬擴散阻障層阻礙金屬離子自該金屬儲集層擴散至該切換層，其中該金屬擴散阻障層之最大寬度小於該切換層之最大寬度。
7. 如請求項6之半導體裝置，其中該金屬擴散阻障層之一材料包括金屬、金屬氮化物或其等之一組合。
8. 一種用於製作半導體裝置之方法，其包括：在一基板上方形成介電質層，其中該介電質層具有形成於其中之一開口； 在該開口中形成一擴散阻障結構，該擴散阻障結構由一二維(2D)材料組成，並且該擴散阻障結構具有一第一傾斜側壁；在該擴散阻障結構上方形成一底部電極，其中該底部電極具有一第二傾斜側壁，該第二傾斜側壁與該第一傾斜側壁對齊；在該底部電極上方形成一切換層，其中該切換層包括硫化鍺(GeS)、鍺銻碲(GeSbTe)、硫化砷(AsS)、氧化矽或非晶矽，該切換層具有一倒T形橫截面，該切換層具有與一頂部ILD層直接物理接觸的一第三傾斜側壁，該切換層具有與一鈍化層直接物理接觸的一垂直側壁，該第三傾斜側壁和該垂直側壁相對於該切換層的一底面具有不同的角度，且該鈍化層覆蓋該頂部電極的一頂面；在該切換層上方形成一金屬儲集層，該金屬儲集層與該切換層直接物理接觸，其中該金屬儲集層包括銀、銅鉭或銅碲；及在該金屬儲集層上方形成一頂部電極，其中該擴散阻障結構之一熱導率大於近似20瓦特/公尺凱式溫度(W/mK)，且該擴散阻障結構之最大寬度大於該切換層之最大寬度。
9. 如請求項8之方法，其中該擴散阻障結構保形地形成在凹槽中，且該擴散阻障結構之一頂表面之一部分低於該介電質層之一頂表面。
10. 如請求項8之方法，其中該擴散阻障結構填充該凹槽，且該擴散阻障結構之一頂表面在該介電質層之一頂表面上方。

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