KR20160091804A - 개선된 저항성 랜덤 액세스 메모리(rram) 구조 - Google Patents

개선된 저항성 랜덤 액세스 메모리(rram) 구조 Download PDF

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KR20160091804A
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Abstract

V족 옥사이드 및 하프늄 옥사이드에 기초하여 고 κ 층을 가진 저항성 랜덤 액세스 메모리(RRAM) 셀이 제공된다. 이 RRAM 셀은 하부 전극층, 하부 전극층 위에 배치된 V족 옥사이드 층 및 상기 V족 옥사이드 층 위에 배치되며 상기 V족 옥사이드 층에 인접하는 하프늄 옥사이드계 층을 포함한다. RRAM 셀은 하프늄 옥사이드계 층 위에 배치되며 이 하프늄 옥사이드계 층에 인접하는 캐핑층, 및 상기 캐핑층 위에 배치되는 상부 전극층을 더 포함한다. RRAM 셀을 제조하기 위한 방법이 또한 제공된다.

Description

개선된 저항성 랜덤 액세스 메모리(RRAM) 구조{AN IMPROVED RESISTIVE RANDOM ACCESS MEMORY (RRAM) STRUCTURE}
본 발명은 저항성 랜덤 액세스 메모리(RRAM) 구조에 관한 것이다.
많은 현재의 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력의 부재시에 데이터를 저장할 수 있는 반면에 휘발성 메모리는 전력의 부재시에 데이터를 저장할 수 없다. 저항성 랜덤 액세스 메모리(Resistive random access memory; RRAM)는, 이것의 간단한 구조 및 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 공정과의 이것의 호환성으로 인하여 차세대 비휘발성 메모리의 하나의 유망한 후보이다.
따라서, 데이터 저장 능력이 우수한 저항성 랜덤 액세스 메모리(RRAM)가 요구된다.
따라서, 이상으로부터 인식될 수 있는 바와 같이, 본 개시는 RRAM 셀을 제공한다. RRAM 셀은 하부 전극층 및 이 하부 전극층 위에 배치된 V족 옥사이드 층을 포함한다. 또한, RRAM 셀은 V족 옥사이드 층 위에 배치되며 상기 V족 옥사이드 층에 인접하는 하프늄 옥사이드계 층, 상기 하프늄 옥사이드계 층 위에 배치되며 상기 하프늄 옥사이드계 층에 인접하는 캐핑층, 및 상기 캐핑층 위에 배치되는 상부 전극층을 포함한다.
다른 실시형태들에 있어서, 본 개시는 RRAM 셀을 제조하기 위한 방법을 제공한다. RRAM 스택을 형성한다. RRAM 스택은, 하부 전극층, V족 옥사이드 층, 하프늄 옥사이드계 층, 캐핑층 및 상부 전극층의 순서로 적층된다. RRAM 스택의 디바이스 영역을 마스킹하는 하드 마스크층을 형성한다. 상부 전극층 및 캐핑층의 제1 에칭은 하드 마스크층에 따라서 수행된다. 제1 에칭은 하프늄 옥사이드계 층까지 연장된다. 하부 전극층, V족 옥사이드 층 및 하프늄 옥사이드계 층의 제2 에칭이 수행된다.
또 다른 실시형태들에 있어서, 본 개시는 RRAM 셀의 집적 회로를 제공한다. 집적 회로는 하부 전극층 및 고 κ 층을 포함한다. 고 κ 층은 가변 저항 및 3.9를 초과하는 유전 상수를 가진다. 또한, 고 κ 층은 V족 옥사이드 층 및 하프늄 옥사이드계 층을 포함한다. V족 옥사이드 층은 하부 전극층 위에 배치되며, 하프늄 옥사이드계 층은 V족 옥사이드 층과 인접한다. 집적 회로는 하프늄 옥사이드계 층 위에 배치된 캐핑층 및 이 캐핑층 위에 배치되는 상부 전극층을 더 포함한다.
본 개시의 양태들은 첨부된 도면들을 참조하여 판독할 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 크기는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a는 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 반도체 구조 또는 집적 회로의 일부 실시형태들의 횡단면도로서, 상기 RRAM 셀이 V족 옥사이드 및 하프늄 옥사이드에 기초한 고 κ 층을 포함하는 것인 일부 실시형태들의 횡단면도를 나타낸다.
도 1b는 도 1a의 고 κ 층의 일부 실시형태들의 확대된 횡단면도를 나타낸다.
도 2는 RRAM 셀을 포함하는 반도체 구조 또는 집적 회로를 제조하기 위한 방법의 일부 실시형태들의 흐름도로서, 상기 RRAM 셀은 V족 옥사이드 및 하프늄 옥사이드에 기초한 고 κ 층을 포함하는 것인 일부 실시형태들의 흐름도를 나타낸다.
도 3 내지 도 16은 여러 가지 제조 단계에서의 반도체 구조 및 집적 회로의 일부 실시형태들의 일련의 횡단면도로서, 반도체 구조 또는 집적 회로는 V족 옥사이드 및 하프늄 옥사이드에 기초한 고 κ 층을 가지는 RRAM 셀을 포함하는 것인 일련의 횡단면도를 나타낸다.
본 개시는 이러한 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정 예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서의 제2 특징부 상의 또는 그 위의 제1 특징부의 형성은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "아래의(beneath)", "아래쪽의(below)", "하위의(lower)", "위의(above)", "상위의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM)는, 상부 전극과 하부(bottom) 전극 사이에 적층된 데이터 저장 영역(예컨대, 고(high) κ 층의 영역을 포함함)과 이온 저장 영역(예컨대, 고 κ 층 및 캐핑층의 영역을 포함함)을 포함한다. 데이터 저장 영역은 데이터의 비트와 같은 데이터의 단위를 나타내는 가변 저항을 포함한다. 이온 저장 영역은 산소 공백에 대응하는 산소 이온을 저장하며, 이는 하나 이상의 도전성 필라멘트를 규정함으로써 데이터 저장 영역 내의 저항 변화를 용이하게 한다. 예를 들어, 산소 이온이 데이터 저장 영역으로부터 이온 저장 영역으로 이동할 때, 산소 이온은 도전성 필라멘트를 파손시키는 산소 공백을 충전하고, 가변 저항은 높은 저항 상태로 이동한다. 산소 이온이 이온 저장 영역으로부터 데이터 저장 영역으로 이동할 때, 산소 이온은 산소 공백을 남겨두고, 도전성 필라멘트를 개선(reform)시킨다. 도전성 필라멘트의 개선시에, 가변 저항은 낮은 저항 상태로 이동한다.
RRAM 셀의 성능은, 스위칭 윈도우, 데이터 유지력(retention) 및 내구성(endurance)과 같은 하나 이상의 성능 메트릭에 관하여 종종 수치화된다. RRAM 셀의 스위칭 윈도우는, 높은 저항 상태 및 낮은 저항 상태에서의 데이터 저장 영역의 저항들(또는 판독 전압에서의 전류 흐름) 사이의 차이다. 스위칭 윈도우가 더 커질수록, RRAM 셀의 성능은 더 좋아진다. RRAM 셀의 데이터 유지력은 RRAM 셀이 데이터를 저장할 수 있는 시간량이다. 데이터 유지 기간이 더 커질수록, RRAM 셀의 성능은 더 좋아진다. RRAM 셀의 내구성은 RRAM 어레이가 실패율을 위반하기 이전에 수행할 수 있는 세트/리세트 사이클의 수이다. 예를 들어, RRAM 셀은 1% 미만인 실패율에 대하여 10,000 세트/리세트 사이클의 내구성(endurance)를 가진다. 내구성이 더 크면 클수록, RRAM 셀의 성능은 더 좋아진다.
RRAM 셀의 설계에 있어서, 이는 종종 상이한 성능 메트릭들 사이를 트레이드오프시킨다. 예를 들어, 하프늄 옥사이드(HfO)계 데이터 저장 영역들을 사용하는 RRAM 셀들은 종종 양호한 내구성을 가지지만, 데이터 유지력이 악화된다. 또한, 이러한 RRAM 셀은 종종 큰 도전성 필라멘트로 인해 소형 내지 존재하지 않는 스위칭 윈도우를 가진다. 또 다른 예로서, V족 옥사이드계 데이터 저장 영역을 사용하는 RRAM 셀은 종종 양호한 데이터 유지력을 가지지만, 내구성이 악화된다. 또한, 이러한 RRAM 셀은 종종 작은 필라멘트 사이즈로 인해 작은 스위칭 윈도우를 가진다.
전술한 내용을 고려할 때, 본 출원은, HfO계 데이터 저장 영역 및 V족 옥사이드계 데이터 저장 영역을 가진 RRAM 셀과 비교될 때, 향상된 내구성 및 데이터 유지력을 가진 RRAM 셀, 및 확장된 스위칭 윈도우에 관한 것이다. 본 출원의 향상된 RRAM 셀은 상부 전극과 하부 전극 사이에 배치된 이온 저장 영역 및 데이터 저장 영역을 포함한다. 이온 저장 영역은 데이터 저장 영역 위에 가로 놓이며 상기 데이터 저장 영역과 바로 인접한다. 또한, 이온 저장 영역은 고 κ 층(즉, 3.9를 초과하는 유전상수 κ를 가진 층)의 상위 영역, 및 상기 고 κ 층 위에 가로 놓이며 고 κ 층과 바로 인접하는 캐핑층을 포함한다. 고 κ 층은 V족 옥사이드 층 위에 배치되며 이 V족 옥사이드 층에 인접하는 HfO계 층을 포함한다. HfO계 층은 하프늄, 옥사이드를 포함하며, 그리고 일부 실시형태들에서는, 하나 이상의 부가적인 원소를 포함한다. 이와 유사하게, V족 옥사이드 층은 V족 원소, 옥사이드를 포함하며, 일부 실시형태들에서는, 하나 이상의 부가적인 원소를 포함한다. 데이터 저장 영역은 고 κ 층의 상위 영역 아래에 놓이며 이 상위 영역과 인접하는 고 κ 층의 하위 영역을 포함한다. 일반적으로, 이 하위 영역은, 적어도 HfO계 층 및 V족 옥사이드 층의 영역을 포함한다.
데이터 저장을 위하여 HfO계 층 및 V족 옥사이드 층 양자를 상용함으로써, 개선된 RRAM 셀은 유리하게도 HfO계 층 또는 V족 옥사이드 층 중 어느 하나를 사용하는 RRAM 셀과 비교하여 더 큰(예컨대, 50 내지 80% 더 큰) 스위칭 윈도우를 가진다. 이러한 다른 RRAM 셀들은 비교적 크거나 또는 작은 필라멘트 사이즈를 가지는 반면에, 개선된 RRAM 셀은, 중간 사이즈의 도전성 필라멘트로서 집합적으로 기능하는 크고 작은 필라멘트 사이즈를 가진다. 또한, 개선된 RRAM 셀은 유리하게도, HfO계 층 또는 V족 옥사이드 층 중 어느 하나를 사용하는 RRAM 셀과 비교하여 향상된 내구성 및 데이터 유지력을 가진다.
도 1a를 참조하면, RRAM 셀(102)을 포함하는 반도체 구조 또는 집적 회로의 일부 실시형태에 대한 횡단면도(100’)가 제공된다. RRAM 셀(102)은 RRAM 셀(102)과 반도체 기판 사이에 배치된 BEOL(back-end-of-line)의 하부 상호접속 구조(104)(부분적으로 도시됨)를 가진 반도체 기판(도시되지 않음) 위에 배치된다. 하부 상호접속 구조(104)는, 하부 층간 유전체(ILD) 층(108) 내에 적층된 하나 이상의 하부 금속화층(106)을 포함한다. 하부 ILD 층(108)은, 예컨대, 옥사이드 또는 익스트림 로우-κ 유전체(즉, 2 미만의 유전상수 κ를 가진 유전체)일 수 있고, 하부 금속화층(106)은 예컨대 구리 또는 텅스텐과 같은 금속일 수도 있다.
RRAM 셀(102)의 하부 전극층(110)은 하부 상호접속 구조(104) 위에 배치된다. 또한, 하부 전극층(110)은 하부 전극층(110)과 하부 상호접속 구조(104) 사이에 배치된 RRAM 셀(102)의 확산 배리어 층(112)을 통하여 하부 상호접속 구조(104)와 전기적으로 통신하면서 배치된다. 확산 배리어층(112)은 하부 상호접속 구조(104)와 하부 전극층(110) 사이에서 물질이 확산되는 것을 방지한다. 이 확산 배리어층(112)은 상부 영역(141)과 하부 영역(116)을 포함한다. 하부 영역(116)은 상부 영역(114)보다 더 작은 풋프린트를 포함하며, RRAM 셀(102)을 캡슐화하는 절연층(118)을 통하여 상부 영역(114)으로부터 하부 상호접속 구조(104)까지 수직 하방으로 연장된다. 하부 전극층(110)은 티타늄 니트라이드, 탄탈륨 니트라이드와 같은 도전성 물질일 수도 있다. 확산 배리어층(112)은 예컨대, 백금, 이리듐, 루테늄 또는 텅스텐과 같은 도전성 물질일 수도 있다. 절연층(118)은 예컨대 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체 물질일 수도 있다.
고 κ 층(120)(즉, 3.9 보다 더 큰 유전상수 κ를 가진 층)은 하부 전극층(110) 위에 배치된다. 고 κ 층(120)은 V족 옥사이드 층(124) 위에 배치되며, 이 V족 옥사이드 층(124)에 인접하는 HfO계 층(122)을 포함한다. 일부 실시형태들에 있어서, HfO계 층(122)은 약 15 내지 40 옹스트롬 및/또는 V족 옥사이드 층(124)은 약 5 내지 40 옹스트롬이다. HfO계 층(122)은 하프늄 및 옥사이드(예컨대, HfO2)로 제한될 수도 있거나 또는 하프늄, 옥사이드, 및 하나 이상의 부가적인 원소(예컨대, 하프늄 실리콘 옥사이드(HfSiO), 하프늄 티타늄 옥사이드(HfTiO), 하프늄 탄탈륨 옥사이드(HfTaO) 또는 HfAlO)를 포함할 수도 있다. V족 옥사이드 층(124)은 V족 원소 및 옥사이드(예컨대, 니오븀 옥사이드(NbO), 바나듐 옥사이드(VO) 또는 TaO)로 제한될 수도 있거나 또는 V족 원소, 옥사이드 및 하나 이상의 부가적인 원소(예컨대, 탈탈륨 티타늄 옥사이드(TaTiO) 또는 TaAlO)를 포함할 수도 있다.
캐핑층(126)은 고 κ 층(120)의 HfO계 층(122) 위에 배치되며 HfO계 층(122)에 인접한다. 캐핑층(126)은 고 κ 층(120) 보다 더 작은 풋프린트를 가지며, 고 κ 층(120)보다 더 낮은 산소 농도를 가진다. 캐핑층(126) 내의 낮은 산소 농도로 인하여, 캐핑층(126)은 고 κ 층(120)으로부터 산소를 추출하기 위하여 고 κ 층(120)과 반응한다. 산소가 고 κ 층(120)으로부터 추출되는 깊이는, 고 κ 층(120)을 상위 영역 및 하위 영역으로 양분하며(점선(L)에 의해 경계가 표시됨), 캐핑층(126)의 두께 및 재료에 따라서 변한다. 그러나, 일반적으로, 깊이는 HfO계 층(122)으로 제한된다. 캐핑층(126)은 예컨대, 티타늄, 하프늄, 탄탈륨 또는 알루미늄과 같은 금속 또는 금속 옥사이드일 수도 있다.
도 1b를 참조하면, 도 1a의 반도체 구조 또는 집적 회로의 일부 실시형태들의 확대된 횡단면도(100”)가 제공된다. 고 κ 층(120)의 하위 영역은 RRAM 셀(102)의 데이터 저장 영역(128)을 규정한다. 이 데이터 저장 영역(128)은 데이트의 비트와 같은 데이터의 단위를 나타내는 가변 저항을 가진다. 가변 저항은 데이터 저장 영역(128)의 하나 이상의 도전성 필라멘트(130)가 개방 또는 부분적으로 폐쇄되는지 여부에 따라서 비교적 낮은 저항 상태와 비교적 높은 저항 상태 사이에서 변한다. 예를 들어, 도전성 필라멘트(130)가 개방될 때, 가변 저항은 낮은 저항 상태에 있고, 도전성 필라멘트(130)가 부분적으로 폐쇄될 때, 가변 저항은 비교적 높은 저항 상태에 있다. 도전성 필라멘트(130)는 데이터 저장 영역(128)의 상부 표면과 하부 표면 사이에서 연장되며, 데이터 저장 영역(128)의 상부 표면과 하부 표면 사이에 정렬된 산소 공백에 대응한다. 일부 실시형태들에서, 도전성 필라멘트(130)는 데이터 저장 영역(128)의 상부 표면과 대략 동일한 높이로부터 데이터 저장 영역(128)의 하부 표면과 대략 동일한 높이까지 연장된다. 다른 실시형태들에서, 도전성 필라멘트(130)는 고 κ 층(120)의 상부 표면과 대략 동일한 높이로부터 고 κ 층(120)의 하부 표면과 대략 동일한 높이까지 연장된다. 도전성 필라멘트(130)는 HfO계 층(122)과 V족 옥사이드 층(124) 사이의 계면에 의해 경계가 표시되는 상위 영역과 하위 영역을 포함한다.
캐핑층(126) 및 고 κ 층(120)의 상부 영역은 데이터 저장 영역(128) 위에 가로 놓이며 이 데이터 저장 영역(128)과 인접하는 RRAM 셀(102)의 이온 저장 영역(132)을 집합적으로 규정한다. 이온 저장 영역(132)은 데이터 저장 영역(128) 내의 저항 변화을 용이하게 하도록 산소 이온을 저장한다. 저항 변화는 일반적으로 이온 저장 영역(132)과 데이터 저장 영역(128) 사이에서 산소 이온을 이동시키기 위하여 이온 저장 영역(132)과 데이터 저장 영역(128) 양단의 전압 인가를 통하여 수행된다. 리셋 전압(예컨대, 판독 전압에 대한 높은 음의 전압)이 인가될 때, 산소 이온은 이온 저장 영역(132)으로부터 데이터 저장 영역(128)으로 이동함으로써, 도전성 필라멘트(130)의 산소 공백과 결합하고, (도전성 필라멘트가 부분적으로 형성되도록) 도전성 필라멘트를 부분적으로 파손시킨다. 이러한 재결합은 도전성 필라멘트(130)의 하부 영역과 함께 개시하고, 도전성 필라멘트(130)의 상부 영역을 향하여 이동한다. 세트 전압(예컨대, 판독 전압에 대한 높은 양의 전압)이 인가될 때, 산소 이온은 데이터 저장 영역(128)으로부터 이온 저장 영역(132)으로 이동함으로써, 도전성 필라멘트(130)를 형성하는 산소 공백을 형성한다.
도전성 필라멘트(130)의 상위 영역은 도전성 필라멘트(130)의 하위 영역보다 더 큰 풋프린트를 가지려는 경향이 있다. 예컨대, HfO계 층(122)은 제1 폭을 가지는 도전성 필라멘트를 형성하는 것을 허용할 수 있는 반면에, V족 옥사이드 층(124)은 제1 폭보다 작은 제2 폭을 가지는 도전성 필라멘트를 형성하는 것을 허용할 수도 있다. HfO계 층(122) 내의 더 큰 도전성 필라멘트는 높고 낮은 데이터 상태에 대하여 높은 전류를 제공하며, 이는 데이터 상태 간의 작은 스위칭 윈도우를 야기한다. 이와 유사하게, V족 옥사이드 층(124) 내의 작은 도전성 필라멘트는 높고 낮은 데이터 상태에 대하여 낮은 전류를 제공하며, 이는 또한 데이터 상태 간의 작은 스위칭 윈도우를 야기한다. 데이터 저장을 위한 HfO계 층(122)과 V족 옥사이드 층(124) 양자를 사용함으로써, RRAM 셀(102)은, HfO계 RRAM 셀의 큰 필라멘트사이즈(도전성 필라멘트(130)의 상위 영역에 대응함)를 V족 옥사이드계 RRAM 셀의 작은 필라멘트 사이즈(도전성 필라멘트(130)의 하위 영역에 대응함)와 결합한다. 크고 작은 필라멘트 사이즈는, 집합적으로 중간 필라멘트 사이즈로서 기능하며, 이는 유리하게도 HfO계 층과 V족 옥사이드 층 중 하나 또는 나머지 하나를 사용하는 RRAM 셀보다 더 큰(예컨대, 50% 내지 80% 더큼) 스위칭 윈도우를 제공한다.
또한, V족 옥사이드 층(124)은 HfO계 층(122)보다 더 좋은 유지력을 제공하는 반면에, HfO계 층(122)은 V족 옥사이드 층(124)보다 더 좋은 내구성을 제공한다. 데이터 저장을 위한 HfO계 층(122) 및 V족 옥사이드 층(124) 양자를 사용함으로써, RRAM 셀(102)은 유리하게도 HfO계 층과 V족 옥사이드 층 중 하나 또는 나머지 하나를 사용하는 RRAM 셀과 비교하여 내구성 및 데이터 유지력의 개선된 조합을 가진다. HfO계 층(122)은 하프늄 및 옥사이드로 제한되며, RRAM 셀(102)은 HfO 및 V족 계 RRAM 셀의 내구성을 보다 더 개선시키고, HfO계 층(122)은 하프늄, 옥사이드, 및 HfTaO와 같은 하나 이상의 부가적인 원소를 포함하며, RRAM 셀(102)은 HfO 및 V족 계 RRAM 셀의 내구성을 조금 더 개선시킨다.
도 1a를 다시 참조하면, RRAM 셀(102)의 상부 전극층(134)은 캐핑층(126) 위에 배치되며, RRAM 셀(102)의 하드 마스크층(136)은 캐핑층(126) 위에 배치된다. 하드 마스층(136)은 RRAM 셀(102)의 제조에 있어서의 잔류 물질이다. 상부 전극층(134)은 예컨대, 도핑된 폴리실리콘, 티타늄 니트라이드, 탄탈륨 니트라이드, 백금, 이리듐 또는 텅스텐과 같은 도전성 물질일 수도 있다. 또한, 하드 마스크층(136)은 예컨대 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체일 수도 있다.
일부 실시형태들에 있어서, RRAM 셀(102)의 측벽 스페이서층(138)은, 캐핑층(126), 하드 마스크층(136) 및 상부 전극층(134)의 측벽을 따라서 캐핑층(126), 하드 마스크층(136) 및 상부 전극층(134)을 둘러싼다. 측벽 스페이서층(138)은 상부 전극층(134)과 하부 전극층(110) 사이의 누설을 방지하고, 하부 전극층(110), 고 κ 층(120) 및 확산 배리어층(112)의 풋프린트를 규정하기 위하여 RRAM 셀(102)의 제조 동안에 사용된다. 측벽 스페이서층(138)은 예컨대, 실리콘 니트라이드 또는 다층 옥사이드-니트라이드-옥사이드 필름일 수도 있다.
BEOL 금속화 스택의 상부 상호접속 구조(140)는 하부 상호접속 구조(104) 위에 배치된다. 상부 상호접속 구조(140)는 절연층(118)을 둘러싸는 상부 ILD층(142)과 상부 ILD층(142) 위에 가로 놓이는 상부 금속화층(144)을 포함한다. 또한, 상부 상호접속 구조는, 상부 전극층(134)을 상부 금속화층(144)에 전기적으로 연결하기 위하여, 상부 금속화층(144)으로부터 상부 전극층(134)까지 상부 ILD층(142), 절연층(118) 및 하드 마스크층(136)을 관통하여 연장되는 비아(146)를 포함한다. 상부 ILD층(142)은 예컨대 옥사이드 또는 극저-κ 유전체일 수도 있고, 상부 금속화층(144) 및 비아(146)는 예컨대 구리, 알루미늄 또는 텅스텐과 같은 금속일 수도 있다.
도 2을 참조하면, 흐름도(200)는 V족 옥사이드 및 하프늄 옥사이드에 기초하여 고 κ 층을 가진 RRAM 셀의 반도체 구조 또는 집적 회로를 제조하기 위한 방법의 일부 실시형태를 제공한다.
단계 202에서, 하부 ILD층 및 이 하부 ILD층에 의해 측방으로 둘러싸인 하부 금속화층을 가지는 하부 상호접속 구조가 제공된다.
단계 204에서, 하부 상호접속 구조 위에 하부 절연층이 형성된다. 하부 절연층은 하부 금속화층을 노출시키는 개구를 포함한다.
단계 206에서, RRAM 스택이 형성된다. RRAM 스택은, 하부 절연층 위에 배리어 층, 하부 전극층, V족 옥사이드 층, 하프늄 옥사이드계 층, 캐핑층 및 상부 전극의 순서로 적층되며, 개구를 충전한다.
단계 208에서, 하드 마스크층은 RRAM 스택 위에 형성되며, RRAM 스택의 디바이스 영역을 마스킹한다.
단계 210에서, 하드 마스크층에 따라서 상부 전극층 및 캐핑층을 에칭하기 위하여 제1 에칭을 수행한다. 제1 에칭은 하프늄 옥사이드계 층 상에서 종료한다.
단계 212에서, 측벽 스페이서층은 하프늄 옥사이드계 층 위에서부터, 나머지 캐핑층 및 상부 전극층 및 하드 마스크층의 측벽을 따라서, 하드 마스크층의 상부 표면 아래 또는 상기 상부 표면과 거의 같은 높이까지 연장되어 형성된다.
단계 214에서, 제2 에칭은, 하드 마스크층 및 측벽 스페이서층에 의해 마스킹되지 않은 하프늄 옥사이드계 층, V족 옥사이드 층, 하부 전극층 및 배리어층의 영역들을 통하여 수행된다.
단계 216에서, 상부 절연층은 하부 절연층 위에 형성되고, 나머지 배리어 층, 하부 전극층, V족 옥사이드 층, 하프늄 옥사이드계 층, 측벽 스페이서층 및 하드 마스크층을 라이닝(lining)한다.
단계 218에서, 상부 상호접속 구조가 형성된다. 상부 상호접속 구조는, 상부 절연층을 둘러싸는 상부 ILD층, 상부 ILD층 위에 가로 놓이는 상부 금속화층, 및 상부 금속화층과 나머지 상부 전극층 사이에서 연장되는 비아를 포함한다.
단계 220에서, 형성된 전압이 나머지 상부 전극층과 나머지 하부 전극층 양단에 인가되어, 나머지 하프늄 옥사이드계 층 및 V 족 옥사이드 층 내에 도전성 필라멘트를 형성한다.
개시된 방법(예컨대, 흐름도(200)에 의해 설명된 방법)은 일련의 동작 또는 이벤트로서 여기에 예시 및 설명되지만, 이는 이러한 동작 또는 이벤트의 예시된 순서가 제한된 의미로 해석되어서는 안됨을 인식한다. 예컨대, 일부 동작은 여기서 나타내거나 및/또는 설명된 동작 또는 이벤트를 제외하고 다른 동작 또는 이벤트와 상이한 순서 및/또는 동시에 발생할 수도 있다. 또한, 모든 예시된 동작들이 여기서의 설명의 하나 이상의 양태들 또는 실시형태들을 구현하기 위하여 요구되지 않을 수도 있고, 여기서 묘사된 동작들 중 하나 이상은 하나 이상의 별도의 동작 또는 위상에서 수행될 수도 있다.
도 3 내지 도 16을 참조하면, 여러 가지 제조 단계에서의 RRAM 셀의 반도체 구조 또는 집적 회로의 일부 실시형태들의 횡단면도가 도 2의 방법을 나타내기 위하여 제공된다. 도 3 내지 도 16이 이 방법에 관하여 설명되긴 하지만, 도 3 내지 도 16에 개시된 구조들은 이 방법으로 제한되지 않고, 그 대신에 이 방법과 상관없는 구조로서 분리될 수도 있음을 이해하여야 한다. 이와 유사하게, 방법은 도 3 내지 도 16과 관하여 설명되긴 하지만, 이 방법은 도 3 내지 도 16에 개시된 구조로 제한되지 않고, 그 대신에 도 3 내지 도 16에 개시된 구조와 상관없이 분리될 수도 있음을 이해하여야 한다.
도 3은 동작(202)에 대응하는 일부 실시형태들의 횡단면도(300)를 나타낸다.
도 3에 의해 나타낸 바와 같이, 하부 상호접속 구조(104)(부분적으로 도시됨)가 제공된다. 하부 상호접속 구조(104)는 하부 ILD층(108)에 의해 측방으로 둘러싸인 하부 금속화층(106)을 포함한다. 하부 ILD층(108)은 예컨대, 극저-κ 유전체일 수도 있고, 하부 금속화층(106)은 예컨대, 구리 또는 텅스텐과 같은 금속일 수도 있다.
도 4는 동작(204)에 대응하는 일부 실시형태들의 횡단면도(400)를 나타낸다.
도 4에 의해 나타낸 바와 같이, 하부 절연층(402)은 제1 개구(404)가 하부 금속화층(106)을 노출시키는 상태로 하부 상호접속 구조(104) 위에 형성된다. 하부 절연층(402)은 예컨대 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체일 수도 있다. 일부 실시형태들에서, 하부 절연층(402)을 형성하는 하기 위한 공정은, 하부 상호접속 구조(104) 위에 중간 절연층을 퇴적하는 단계와, 상기 중간 절연층 위에 포토레지스트층을 형성하는 단계와, 상기 중간 절연층의 제1 개구 영역을 둘러싸는 중간 절연층의 영역을 마스킹하기 위하여 포토레지스트층을 패터닝하는 단계와, 하부 상호접속 구조(104)를 에칭하기에 충부한 기간 동안에, 상기 중간 절연층에 대해서는 선택적이지만 패턴화된 포토레지스트층(406)에 대해서는 선택적이지 않은 하나 이상의 에천트를 인가하는 단계와, 패터닝된 포토레지스트층(406)을 제거하는 단계를 포함한다.
도 5는 동작(206)에 대응하는 일부 실시형태들의 횡단면도(500)를 나타낸다.
도 5에 의해 나타낸 바와 같이, RRAM 스택은 하부 절연층(402) 위에 형성되고 제1 개구(404)를 충전한다. RRAM 스택은 하부 절연층(402) 위에 확산 배리어층(112’)을 형성하고, 제1 개구(404)를 충전함으로서 형성된다. 확산 배리어 층(112’)은 예컨대, 폴리실리콘, 티타늄 니트라이드, 탄탈륨 니트라이드, 백금, 금, 이리듐, 루테늄 또는 텅스텐과 같은 도전성 물질일 수도 있다.
확산 배리어 층(112’)을 형성한 이후에, 하부 전극층(110’), V족 옥사이드 층(124’), HfO계 층(122’), 캐핑층(126’) 및 상부 전극층(134’)의 순서로 순차적으로 형성된다. 하부 전극층(110’) 및 상부 전극층(134’)은 예컨대, 도핑된 폴리실리콘, 티타늄 니트라이드, 탄탈륨 니트라이드, 백금, 이리듐, 루테늄 또는 텅스텐과 같은 도전성 물질일 수도 있다. V족 옥사이드 층(124’)은 예컨대, TaO와 같은 V족 옥사이드 또는 TaTiO와 같은 V족 옥사이드의 파생물로 제한될 수도 있다. HfO계 층(122’)은 예컨대 HfO로 또는 HfTiO와 같은 HfO의 파생물로 제한될 수도 있다. 캐핑층(126’)은 예컨대, 티타늄, 하프늄, 탄탈륨 또는 알루미늄과 같은 금속 또는 금속 옥사이드일 수도 있다.
도 6은 동작(208)에 대응하는 일부 실시형태들의 횡단면도(600)를 나타낸다.
도 6에 나타낸 바와 같이, RRAM 스택의 디바이스 영역을 마스킹하는 하드 마스크층(136’)이 형성된다. 하드 마스크층(136’)은 예컨대, 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체일 수도 있다. 일부 실시형태들에 있어서, 하드 마스크층(136’)을 형성하기 위한 공정은, 중간 하드 마스크층 위에 포토레지스트를 형성하는 단계와, 상기 RRAM 스택의 디바이스 영역을 마스킹하기 위하여 포토레지스트층을 패터닝하는 단계와, 패터닝된 포토레지스트층(602)에 따라서 중간 하드 마스크층에 에칭을 수행하는 단계와, 패터닝된 포토레지스트층(602)을 제거하는 단계를 포함한다.
도 7은 동작(210)에 따른 일부 실시형태들의 횡단면도(700)를 나타낸다.
도 7에 의해 나타낸 바와 같이, 제1 에칭은 하드 마스크층(136’)에 의해 마스킹되지 않은 상부 전극층(134’) 및 캐핑층(126’)의 영역을 통과하여 HfO계 층(122)까지 수행된다. 일부 실시형태들에서, 제1 에칭을 수행하는 공정은, HfO계 층(122’)까지 에칭하기에 충분한 기간 동안에, HfO계 층(122’) 및/또는 하드 마스크층(136’)에 관하여, 상부 전극층(134’) 및 캐핑층(126’)에 선택적인 하나 이상의 에천트를 인가하는 단계를 포함한다.
도 8 및 도 9는 동작(212)에 대응하는 일부 실시형태들의 횡단면도(800, 900)를 나타낸다.
도 8에 의해 나타낸 바와 같이, 측벽 스페이서층(138’)은 HfO계 층(122’) 위에 형성되고, 나머지 캐핑층(126) 및 상부 전극층(134) 및 하드 마스크층(136’)을 라이닝한다. 측벽 스페이서층(138’)은 일반적으로 컨포멀하게(conformally) 형성된다. 또한, 측벽 스페이서층(138’)은 예컨대 실리콘 니트라이드 또는 다층 옥사이드-니트라이드-옥사이드 필름일 수도 있다.
도 9에 의해 나타낸 바와 같이, 에치 백은 하드 마스크층(136’)의 상면 보다 낮거나 또는 이와 거의 같은 높이로 측벽 스페이서층(138’)을 에치 백하도록 수행된다. 에치 백을 수행함에 있어서, 측벽 스페이서층(138’)의 측방 스트레치는 하드 마스크층(136’)의 상면 및 HfO계 층(122’)의 상면을 노출시키기 위하여 제거된다. 일부 실시형태들에 있어서, 에치 백을 수행하기 위한 공정은, 측벽 스페이서층(138’)의 두께 전반에 걸쳐서 에칭하기에 충분한 기간 동안에 측벽 스페이서층(138’)을 에천트에 노출시키는 단계를 포함한다.
도 10은 동작(214)에 대응하는 일부 실시형태들의 횡단면도(1000)를 나타낸다.
도 10에 의해 나타낸 바와 같이, 제2 에칭은, 하드 마스크층(136’) 및 나머지 측벽 스페이서층(138)에 의해 마스킹되지 않은 HfO계 층(122’), V족 옥사이드 층(124’), 하부 전극층(110’) 및 확산 배리어층(112’)의 영역을 통하여 하부 절연층(402)까지 수행된다. 일부 실시형태들에 있어서, 제2 에칭을 수행하기 위한 공정은, 하부 절연층(402)까지 에칭하기에 충분한 기간 동안에, 하드 마스크층(136’) 및 나머지 측벽 스페이서층(138)에 대하여, HfO계 층(122’), V족 옥사이드 층(124’), 하부 전극층(110) 및 확산 배리어층(112’)에 선택적인 하나 이상의 에천트를 인가하는 단계를 포함한다.
도 11은 동작(216)에 대응하는 일부 실시형태들의 횡단면도(1000)를 나타낸다.
도 11에 의해 나타낸 바와 같이, 상부 절연층(1102)은 하부 절연층(402) 위에 형성되고, 나머지 배리어 층(112), 하부 전극층(110), V족 옥사이드 층(122”), HfO계 층(124”) 및 측벽 스페이서층(138)을 라이닝한다. 상부 절연층(1102)은 예컨대, 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체 물질일 수도 있다. 일부 실시형태들에서, 상부 절연층(1102)을 형성하기 위한 공정은 컨포멀 증착을 포함한다.
도 12 내지 도 15는 동작(218)에 대응하는 일부 실시형태들의 횡단면도(1200, 1300, 1400, 1500)를 나타낸다.
도 12에 의해 나타낸 바와 같이, 상부 ILD층(142’)은 상부 절연층(1102) 위에 그리고 상부 절연층(1102)을 둘러싸며 형성된다. 상부 ILD층(142’)은 예컨대, 극저-κ 유전체일 수도 있다. 일부 실시형태들에서, 상부 ILD층(142’)을 형성하기 위한 공정은, 중간 ILD층을 퇴적하는 단계 및 중간 ILD층의 상면을 평탄화하기 위하여 중간 ILD층에 화학적 기계적 연마(CMP)를 수행하는 단계를 포함한다.
도 13에 의해 나타낸 바와 같이, 제3 에칭은 제2 개구(1302)를 형성하기 위하여 상부 ILD층(142’), 상부 절연층(1102), 및 하드 마스크층(136’)의 비아 영역을 통하여 나머지 상부 전극층(134)까지 수행된다. 제3 에칭을 수행하기 위한 공정은, 상부 ILD층(142’) 위에 포토레지스트층을 형성하는 단계와, 상기 비아 영역을 둘러싸는 상기 상부 ILD층(142’)의 영역을 마스킹하기 위하여 포토레지스트층을 패터닝하는 단계와, 나머지 상부 전극층(134)까지 에칭하기에 충분한 기간 동안에, 상부 ILD층(142’), 상부 절연층(1102) 및 하드 마스크층(136’)에 선택적이지만, 패터닝된 포토레지스트층(1304)에는 선택적이지 않은 하나 이상의 에천트를 인가하는 단계와, 패터닝된 포토레지스트층(1304)을 제거하는 단계를 포함할 수도 있다.
도 14에 의해 나타낸 바와 같이, 도전성 층(1402)은 나머지 상부 ILD층(142) 및 나머지 상부 절연층(1102’) 위에 형성되며, 제2 개구(1302)를 충전한다. 도전성 층(1402)은 예컨대, 구리 또는 텅스텐과 같은 금속일 수도 있다.
도 15에 의해 나타낸 바와 같이, 제4 에칭은, 나머지 상부 ILD층(142) 위에 상부 금속화층(144) 및 이 상부 금속화층(144)과 나머지 상부 전극층(134) 사이에서 연장되는 비아(146)를 형성하기 위하여 도전층(1402)의 선택 영역을 통하여 수행된다. 제4 에칭을 수행하기 위한 공정은, 도전층(1402) 위에 포토레지스트층을 형성하는 단계와, 상부 금속화층(144)의 패턴을 규정하기 위하여 포토레지스트층을 패터닝하는 단계와, 나머지 상부 ILD층(142)까지 에칭하기에 충분한 기간 동안에 도전층(1402)에는 선택적이지만 패터닝된 포토레지스트층(1502)에서는 선택적이지 않은 하나 이상의 에천트를 인가하는 단계와, 상기 패터닝된 포토레지스트층(1502)을 제거하는 단계를 포함할 수도 있다.
도 16은 동작(220)에 대응하는 일부 실시형태들의 횡단면도(1600)를 나타낸다.
도 16에 의해 나타낸 바와 같이, 형성된 전압은 나머지 상부 전극층(134) 및 하부 전극층(110)에 인가되어, 나머지 HfO계 층(122”) 및 V족 옥사이드 층(124”) 내에 하나 이상의 도전성 필라멘트를 형성한다. 형성된 전압은 상부 전극층을 향하여 HfO계 층(122”) 및 V족 옥사이드 층(124”) 내의 산소 이온의 이동을 촉진시키기 위하여 일반적으로 높다. 이동에 기초하여, 산소 공백은 도전성 필라멘트(130)를 형성하기 위하여 HfO계 층(122”) 및 V족 옥사이드 층(124”) 내에 정렬된다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀에 있어서,
    하부 전극층과,
    상기 하부 전극층 위에 배치된 V족 옥사이드 층과,
    상기 V족 옥사이드 층 위에 배치되며, 상기 V족 옥사이드 층과 인접하는 하프늄 옥사이드계 층과,
    상기 하프늄 옥사이드계 층 위에 배치되며, 상기 하프늄 옥사이드계 층과 인접하는 캐핑층과,
    상기 캐핑층 위에 배치되는 상부 전극층을 포함하는 저항성 랜덤 액세스 메모리(RRAM) 셀.
  2. 제1항에 있어서, 상기 하프늄 옥사이드계 층은 상위(upper) 영역과 하위(lower) 영역으로 양분되며,
    상기 RRAM 셀은,
    상기 V족 옥사이드 층 및 상기 하위 영역을 포함하며, 외부 전계에 응답하여 저항이 변화하도록 구성되는 데이터 저장 영역과,
    상기 캐핑층 및 상기 상위 영역을 포함하며, 상기 데이터 저장 영역으로부터 산소 이온들을 저장하도록 구성되는 이온 저장부(ion reservoir)를 더 포함하는 저항성 랜덤 액세스 메모리(RRAM) 셀.
  3. 제1항에 있어서,
    상기 하프늄 옥사이드계 층 및 상기 V족 옥사이드 층 내에 배치되며, 상기 V족 옥사이드 층으로부터 상기 하프늄 옥사이드계 층으로 연장되는 전체적으로 또는 부분적으로 형성된 도전성 필라멘트를 더 포함하며,
    상기 도전성 필라멘트는, 상기 하프늄 옥사이드계 층과 V족 옥사이드 층 사이의 계면(interface)에 의해 경계가 표시되는 상위 영역 및 하위 영역을 포함하며, 상기 하위 영역은 상기 상위 영역보다 작은 풋프린트(footprint)를 가지는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  4. 제1항에 있어서, 상기 캐핑층은, 상기 하프늄 옥사이드계 층보다 산소의 농도가 낮으며, 상기 하프늄 옥사이드계 층으로부터 산소를 추출하도록 구성되는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  5. 제1항에 있어서, 상기 V족 옥사이드 층은, 탄탈륨 옥사이드, 니오븀 옥사이드, 바나듐 옥사이드, 탄탈륨 티타늄 옥사이드 및 탄탈륨 알루미늄 옥사이드 중 하나인 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  6. 제1항에 있어서, 상기 하프늄 옥사이드계 층은 하프늄과 옥사이드로 구성되는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  7. 제1항에 있어서, 상기 하프늄 옥사이드계 층은 하프늄, 옥사이드, 및 하나 이상의 부가적인 원소를 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  8. 제1항에 있어서, 상기 하프늄 옥사이드계 층은, 하프늄 알루미늄 옥사이드, 하프늄 실리콘 옥사이드, 하프늄 티타늄 옥사이드 및 하프늄 탄탈륨 옥사이드 중 하나 이상을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀.
  9. 저항성 랜덤 액세스 메모리(RRAM) 셀을 제조하기 위한 방법에 있어서,
    하부 전극층, V족 옥사이드 층, 하프늄 옥사이드계 층, 캐핑층 및 상부 전극층의 순서로 적층된 RRAM 스택을 형성하는 단계와,
    상기 RRAM 스택의 디바이스 영역을 마스킹하는 하드 마스크층을 형성하는 단계와,
    상기 하드 마스크층에 따라서 상기 상부 전극층 및 상기 캐핑층의 제1 에칭을 수행하는 단계로서, 상기 제1 에칭은 상기 하프늄 옥사이드계 층까지 연장되는 것인 상기 제1 에칭을 수행하는 단계와,
    상기 하부 전극층, 상기 V족 옥사이드 층 및 상기 하프늄 옥사이드계 층의 제2 에칭을 수행하는 단계를 포함하는 저항성 랜덤 액세스 메모리(RRAM) 셀을 제조하기 위한 방법.
  10. 저항성 랜덤 액세스 메모리(RRAM) 셀의 집적 회로에 있어서,
    하부 전극층과,
    가변 저항과 3.9를 초과하는 유전상수를 가진 고(high) κ 층으로서, 상기 고 κ층은, 상기 하부 전극층 위에 배치된 V족 옥사이드 층과, 상기 V족 옥사이드 층에 인접하는 하프늄 옥사이드계 층을 포함하는 것인 상기 고 κ 층과,
    상기 하프늄 옥사이드계 층 위에 배치된 캐핑층과,
    상기 캐핑층 위에 배치된 상부 전극층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 셀의 집적 회로.
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