CN107665946A - 半导体元件及其制造方法 - Google Patents
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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Abstract
本发明公开一种半导体元件及其制造方法。半导体元件包括一基板、一底部金属层、一电阻式随机存取存储(ReRAM)单元结构以及一上部金属层。底部金属层位于基板上方,ReRAM单元结构形成于底部金属层上。ReRAM单元结构包括一底电极、一存储单元层、一顶电极及一侧壁子,存储单元层形成于底电极上,顶电极形成于存储单元层上,侧壁子形成于底电极、存储单元层以及顶电极的两侧上。上部金属层电连接至顶电极并直接接触顶电极。
Description
技术领域
本发明内容是涉及一种半导体元件及其制造方法,且特别是涉及一种具有电阻式随机存取存储(resistive random access memory,ReRAM)单元结构的半导体元件及其制造方法。
背景技术
电阻式随机存取存储(resistive random access memory,ReRAM)元件具有结构简单、低操作电压及与现有CMOS制作工艺高相容性等优点,目前常被应用于存储装置中。
更进一步,因应目前将具有不同特性的元件整合至单一装置的趋势,将ReRAM元件整合至其他元件或制作工艺的制作与改良,也成为目前业界研究的主要课题。
发明内容
本发明内容是有关于一种半导体元件及其制造方法。根据实施例的半导体元件及其制造方法,上部金属层电连接至ReRAM单元结构的顶电极并直接接触顶电极,换言之,ReRAM单元结构的制作实质上是整合至金属层的铜制作工艺中,因而可以有效缩减半导体元件的整体尺寸。
根据本发明内容的一实施例,提出一种半导体元件。半导体元件包括一基板、一底部金属层、一电阻式随机存取存储(ReRAM)单元结构以及一上部金属层。底部金属层位于基板上方,ReRAM单元结构形成于底部金属层上。ReRAM单元结构包括一底电极、一存储单元层、一顶电极及一侧壁子,存储单元层形成于底电极上,顶电极形成于存储单元层上,侧壁子形成于底电极、存储单元层以及顶电极的两侧上。上部金属层电连接至顶电极并直接接触顶电极。
根据本发明内容的另一实施例,提出一种半导体元件。半导体元件包括一基板、一底部金属层、多个ReRAM单元结构、一上部金属层以及一空气间隙。底部金属层位于基板上方,ReRAM单元结构形成于底部金属层上。各个ReRAM单元结构包括一底电极、一存储单元层及一顶电极,存储单元层形成于底电极上,顶电极形成于存储单元层上。上部金属层电连接至顶电极并直接接触顶电极。空气间隙形成于相邻的ReRAM单元结构之间。
根据本发明内容的又一实施例,提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤:提供一基板;形成一底部金属层于基板上方;形成一ReRAM单元结构于底部金属层上,形成ReRAM单元结构包括:形成一底电极;形成一存储单元层于底电极上;形成一顶电极于存储单元层上;及形成一侧壁子于底电极、存储单元层以及顶电极的两侧上;以及形成一上部金属层,上部金属层电连接至顶电极并直接接触顶电极。
为了对本发明的上述及其他方面有更佳的了解,下文特举较佳实施例,并配合所附附图,作详细说明如下:
附图说明
图1为本发明的一实施例的半导体元件的示意图;
图2为本发明的另一实施例的半导体元件的上视图;
图2A为沿图2的剖面线2A-2A’的剖面示意图;
图2B为沿图2的剖面线2B-2B’的剖面示意图。
图3为本发明的又一实施例的半导体元件的示意图;
图4~图9B为本发明的一实施例的半导体元件的制造方法示意图。
符号说明
10、20、30:半导体元件
100:基板
200:ReRAM单元结构
210:底电极
220:存储单元层
230:顶电极
240:侧壁子
241:氧化硅层
243:氮化硅层
300:金属间介电层
400:层间介电层
500:空气间隙
600:介电层
C:存储单元区
CT:接触柱
H1~H4:高度
HM1、HM2:硬掩模层
Mx:上部金属层
Mx-1:底部金属层
Mx-n:金属层
P:周边电路区
PR:图案化光致抗蚀剂层
T:晶体管
T1:厚度
TR1、TR2:凹槽
Vx-1:层间连接点
Vx-n:连接点
2A-2A’、2B-2B’、8A-8A’、8B-8B’:剖面线
具体实施方式
在此公开内容的实施例中,提出一种半导体元件及其制造方法。实施例中,上部金属层电连接至ReRAM单元结构的顶电极并直接接触顶电极,换言之,ReRAM单元结构的制作实质上是整合至金属层的铜制作工艺中,因而可以有效缩减半导体元件的整体尺寸。附图中相同的标号用以标示相同或类似的部分。需注意的是,附图已简化以利清楚说明实施例的内容,实施例所提出的细部结构仅为举例说明之用,并非对本发明内容欲保护的范围做限缩。具有通常知识者当可依据实际实施态样的需要对该些结构加以修饰或变化。
图1绘示依照本发明的一实施例的半导体元件10的示意图。如图1所示,半导体元件10包括一基板100、一底部金属层(bottom metal layer)Mx-1、一电阻式随机存取存储(resistive random access memory,ReRAM)单元结构200以及一上部金属层(upper metallayer)Mx。底部金属层Mx-1位于基板100上方。ReRAM单元结构形成于底部金属层Mx-1上,ReRAM单元结构200包括一底电极(bottom electrode)210、一存储单元层(memory celllayer)220及一顶电极(top electrode)230。存储单元层220形成于底电极210上,顶电极230形成于存储单元层220上。上部金属层Mx电连接至顶电极230并直接接触顶电极230。
根据本发明内容的实施例,上部金属层Mx电连接至ReRAM单元结构200的顶电极230并直接接触顶电极230,换言之,ReRAM单元结构200的制作实质上是整合至金属层的铜制作工艺中,因而可以有效缩减半导体元件的整体尺寸。
一实施例中,半导体元件10例如是电阻式随机存取存储(ReRAM)元件。
一些实施例中,如图1所示,ReRAM单元结构200还可包括一侧壁子240。如图1所示,侧壁子240形成于底电极210、存储单元层220以及顶电极230的两侧上。举例而言,如图1所示的侧壁子240可包括一氧化硅层241及一氮化硅层243,然而侧壁子240的材料可以视实际状况做适当选用,例如可以是氧化硅层或氮化硅层,不以此为限。
一些实施例中,如图1所示,半导体元件10还可包括一金属间介电层(inter-metaldielectric,IMD)300。如图1所示,金属间介电层300形成于底部金属层Mx-1上,ReRAM单元结构200和上部金属层Mx形成于金属间介电层300之中。
实施例中,金属间介电层300具有一厚度T1,厚度T1例如是2500~3500埃。
一些实施例中,如图1所示,半导体元件10还可包括一层间连接点(via)Vx-1。如图1所示,层间连接点Vx-1形成于金属间介电层300中且位于ReRAM单元结构200的一侧边,上部金属层Mx通过层间连接点Vx-1电连接至底部金属层Mx-1。
实施例中,层间连接点Vx-1具有一高度H1,高度H1例如是1000~1500埃。举例而言,一实施例中,层间连接点Vx-1的高度H1例如是1250埃。
如图1所示,半导体元件10可具有存储单元区C和周边电路区P,周边电路区P的上部金属层Mx通过层间连接点Vx-1电连接至底部金属层Mx-1,存储单元区C的上部金属层Mx和ReRAM单元结构200之间并未设置层间连接点,存储单元区C的上部金属层Mx直接接触ReRAM单元结构200的顶电极230而达到电连接。
实施例中,周边电路区P的上部金属层Mx的高度H2例如大于存储单元区C的上部金属层Mx的高度H3。举例而言,一实施例中,周边电路区P的上部金属层Mx的高度H2例如是1600埃,存储单元区C的上部金属层Mx的高度H3例如是1350埃,而ReRAM单元结构200的高度H4例如是1500埃。
一些实施例中,如图1所示,半导体元件10还可包括一层间介电层(interlayerdielectric,ILD)400、至少一个晶体管T以及至少一接触柱(contact)CT,层间介电层400形成于基板100上,晶体管T和接触柱CT形成于基板100上并位于层间介电层400中。晶体管T用于控制ReRAM单元结构200的存取。实施例中,接触柱CT的材料例如包括钨。
一些实施例中,如图1所示,半导体元件10还可包括一介电层600,介电层600位于金属间介电层300和层间介电层400之间。实施例中,半导体元件10还可包括至少一金属层Mx-n以及至少一连接点Vx-n,金属层Mx-n以及连接点Vx-n位于介电层600中,且金属层Mx-n以及连接点Vx-n位于底部金属层Mx-1和基板100之间,金属层Mx-n通过连接点Vx-n电连接至底部金属层Mx-1。
一些实施例中,上部金属层Mx、层间连接点Vx-1、底部金属层Mx-1、金属层Mx-n以及连接点Vx-n的材质例如是铜,而根据本发明内容的实施例,ReRAM单元结构200的制作实质上是整合至上述金属层与连接点的铜制作工艺中,因而可以有效缩减半导体元件的整体尺寸。
一些实施例中,如图1所示,半导体元件10还可包括一硬掩模层HM1,硬掩模层HM1形成于ReRAM单元结构200和介电层600上。
一些实施例中,底电极210和顶电极230可分别包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铂(Pt)、氮化硅(SiN)或上述的组合。
一些实施例中,存储单元层220的材料可包括氧化铪(HfOx)、氧化钽(TaOx)、氧化钛(TiOx)、氧化锌(ZnOx)、氧化钨(WOx)、氧化钆(GdOx)、氧化铟镓锌(IGZO)、镨钙锰氧化物(PCMO)、氧化铈(CeOx)、钛酸钡(BaTiOx)、氧化钒(VOx)、氧化硅铪(HfSiOx)、硅(Si)、钛酸锶钡(BST)、氧化钬(HoOx)、氧化锶锆(SrZrOx)、氮化铝(AlNx)、钛酸钡氟(BaTiOF4)、氮氧化硼(BON)、氧化钴(CoOx)、钒硫化镓(GaV4S8)、氧化铟(InOx)、氧化镧(LaOx)、氮化镍(NiN)、氧化钐(SmOx)、氧化硅(SiOx)、氧化镍(NiOx)、氧化铝(AlOx)、石墨烯(Graphene)、铋铁氧化物(BiFeO3)、氧化铌(NbOx)、氧化锶钛(SrTiOx)、氮化硅(SiNx)、氧化铜(CuOx)、氧化锆(ZrOx)、镧锶锰氧化物(LSMO)、氧化锆钛(ZrTiOx)、氧化铜硅(CuSiOx)、氧化镧钆(LaGdOx)、氧化钨硅(WSiOx)、钡锶钛氧化物(BaSrTiOx)、氧化铋钛(BiTiOx)、纳米碳管(CNT)、氧化镓(GaOx)、硫化锗(GeS)、氧化镧铝(LaAlOx)、氧化镁(MgOx)、丝(silk)、氮氧化钽(TaON)、适合的有机(organic)材料或上述的组合。
图2绘示依照本发明的另一实施例的半导体元件20的上视图,图2A绘示沿图2的剖面线2A-2A’的剖面示意图,图2B绘示沿图2的剖面线2B-2B’的剖面示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号,且相同或相似元件的相关说明请参考前述,在此不再赘述。
如图2和图2A~图2B所示,半导体元件20可包括多个ReRAM单元结构200,此些ReRAM单元结构200形成于底部金属层Mx-1上,且各个ReRAM单元结构200均包括如前所述的底电极210、存储单元层220及顶电极230。
如图2A~图2B所示,半导体元件20可包括侧壁子240,侧壁子240形成于各个ReRAM单元结构200的两侧上。实施例中,侧壁子240形成于各个ReRAM单元结构200的底电极210、存储单元层220以及顶电极230的两侧上。
如图2A~图2B所示,上部金属层Mx电连接Y方向的多个ReRAM单元结构200,而X方向的多个ReRAM单元结构200并未经由上部金属层Mx电连接。
图3绘示依照本发明的又一实施例的半导体元件30的示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号,且相同或相似元件的相关说明请参考前述,在此不再赘述。
如图3所示,半导体元件30可包括至少一空气间隙(gas void)500,空气间隙500形成于相邻的ReRAM单元结构200之间。
当电流驱动ReRAM单元结构200进行操作时,其存储单元层220的材料会发热;举例而言,当进行某个ReRAM单元结构200的存储单元层220的写入操作时,如果存储单元层220的材料散发出太多热能,此热能的扩散容易影响到邻近的另一个ReRAM单元结构200的存储单元层220的材料,此热能有可能转换邻近受影响的存储单元层220的材料型态,而使得原本没有要进行写入操作的邻近的存储单元层220被写入,例如使其状态从「1」变成「0」或从「0」变成「1」。相对而言,根据本发明内容的实施例,空气间隙500形成于相邻的ReRAM单元结构200之间,由于空气间隙500中的空气的导热效果比金属间介电层300的介电材料的导热效果慢,举例而言,空气的热传导系数约为0.02,而二氧化硅的热传导系数大约为1,所以空气间隙500可以降低相邻之间ReRAM单元结构200的热传导,而可以避免存储元件(半导体元件30)的操作失败。
更进一步而言,若是以放大存储单元的宽度的方式来降低相邻存储单元的材料之间的热传导,则存储单元的尺寸改变不仅会影响到存储元件的操作效能,且宽度放大也会使得存储元件的尺寸变大。相对而言,根据本发明内容的实施例,利用相邻的ReRAM单元结构200之间的空气间隙500来降低热传导,可以不影响到存储元件(半导体元件30)的尺寸,同时可以达到避免操作失败、并进而提高存储元件(半导体元件30)的可靠性的功效。
图4~图9B绘示依照本发明的一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号,且相同或相似元件的相关说明请参考前述,在此不再赘述。
请参照图4,提供基板100。
如图4所示,还可形成至少一个晶体管T以及至少一接触柱CT于基板100上,接着形成层间介电层400形成于基板100上,晶体管T和接触柱CT位于层间介电层400中。
接着,如图5所示,可形成介电层600、底部金属层Mx-1、至少一金属层Mx-n以及至少一连接点Vx-n于于基板100上方。
接着,如图5所示,以例如化学机械研磨方式平坦化底部金属层Mx-1上表面后,接着形成ReRAM单元结构200于底部金属层Mx-1上。形成ReRAM单元结构200的方式可包括形成底电极210、形成存储单元层220于底电极210上以及形成顶电极230于存储单元层220上。
实施例中,形成底电极210、存储单元层220及顶电极230的方式例如可包括以下步骤。首先,形成一底电极材料,接着形成一存储单元材料于底电极材料上,接着形成一顶电极材料于存储单元材料上,接着以一蚀刻制作工艺图案化底电极材料、存储单元材料及顶电极材料,以形成底电极210、存储单元层220及顶电极230。
接着,如图5所示,可形成一硬掩模层HM1于ReRAM单元结构200和介电层600上。实施例中,硬掩模层HM1例如是氮化硅层。
接着,如图6所示,可形成侧壁子240于底电极210、存储单元层220以及顶电极230的两侧上。
实施例中,形成侧壁子240的方式例如可包括以下步骤。沉积一侧壁子材料于底电极210、存储单元层220和顶电极230上,接着蚀刻侧壁子材料以形成侧壁子240于底电极210、存储单元层220以及顶电极230的两侧上。实施例中,侧壁子材料可包括一氧化硅材料层以及一氮化硅材料层,蚀刻之后则分别形成氧化硅层241及氮化硅层243。
接着,如图7所示,形成金属间介电层300于底部金属层Mx-1及硬掩模层HM1上,而ReRAM单元结构200形成于金属间介电层300之中。实施例中,先形成介电材料于于底部金属层Mx-1上,接着以例如是化学机械研磨方式平坦化介电材料的表面而形成金属间介电层300,金属间介电层300的厚度约为2500~3500埃。
接着,如图7所示,可形成另一个硬掩模层HM2于金属间介电层300上。实施例中,硬掩模层HM2例如是氮化硅层。
接着,如图2~图2B及图8~图9B所示,形成层间连接点Vx-1于金属间介电层300中且位于ReRAM单元结构200的一侧边,并且形成上部金属层Mx于金属间介电层300之中。如第2~2B图所示,形成的上部金属层Mx通过层间连接点Vx-1电连接至底部金属层Mx-1,且上部金属层Mx电连接至顶电极230并直接接触顶电极230。形成的层间连接点Vx-1的高度约为1000~1500埃。
实施例中,形成上部金属层Mx和层间连接点Vx-1的方式例如可包括以下步骤。
请参照图8、图8A~图8B,图8绘示依照本发明的一实施例的半导体元件的制造方法的其中一个步骤的上视图,图8A绘示沿图8的剖面线8A-8A’的剖面示意图,图8B绘示沿图8的剖面线8B-8B’的剖面示意图。
如图8、图8A~图8B所示,先形成一图案化光致抗蚀剂层PR于硬掩模层HM2上,接着根据图案化光致抗蚀剂层PR进行蚀刻制作工艺,移除部分的硬掩模层HM2、部分的金属间介电层300和部分的硬掩模层HM,至露出底部金属层Mx-1的部分表面,而形成一凹槽TR1。此凹槽TR1的宽度W1与后续形成的层间连接点Vx-1的宽度实质上相同。此步骤中,ReRAM单元结构200仍被金属间介电层300所覆盖。换言之,凹槽TR1仅形成于周边电路区P的底部金属层Mx-1上方。
请参照图9A~图9B,图9A~图9B绘示依照本发明的一实施例的半导体元件的制造方法的其中另一个步骤的剖面示意图。
如图9A~图9B所示,接着根据另一个图案化光致抗蚀剂(未绘示)进行蚀刻制作工艺,移除部分的硬掩模层HM2、部分的金属间介电层300和部分的硬掩模层HM,至露出顶电极230的部分表面,而形成一凹槽TR2于凹槽TR1的上方。此凹槽TR2的上视图案与后续形成的上部金属层Mx的上视图案实质上相同。如上所述的制造方式为以先钻孔(Via first)方式制作上部金属层Mx和层间连接点Vx-1,于其他实施例中,也可以采用后钻孔(Via last)方式制作上部金属层Mx和层间连接点Vx-1,并不以上述制作流程为限。
接着,请参照图2~图2B,填入金属材料于凹槽TR1和凹槽TR2中,而形成层间连接点Vx-1和上部金属层Mx。至此,形成于图2~图2B所示的半导体元件20。
详细来说,位于周边电路区P的底部金属层Mx-1上方的凹槽TR1中填入金属材料而形成层间连接点Vx-1,而凹槽TR2填入金属材料而形成上部金属层Mx。如此一来,因为层间连接点Vx-1只形成于周边电路区P,因此层间连接点的制作工艺不会影响到其他区域的制作工艺与结构,存储单元区C的ReRAM单元结构200不需制作层间连接点而直接以顶电极230和上部金属层Mx电连接,所以可以简化整体制作工艺。此外,因为少了一个层间连接点所可能产生的高度,所以同时可以达到半导体元件的垂直方向的尺寸缩减。更进一步,基于黄光蚀刻制作工艺的极限,层间连接点Vx-1具有相对较小的高度,因此其对应的宽度也可以较小,所以同时可以达到半导体元件的水平方向的尺寸缩减。
如图3所示的半导体元件30的制造方法与前述的半导体元件20的制造方法类似。请参照图5~图6,经由控制相邻的两个ReRAM单元结构200之间的沟槽的高度和宽度,则可以在填入介电材料时形成空气间隙500。举例而言,可以经由控制侧壁子240的厚度,进而控制两个侧壁子240之间的距离,而使得两个ReRAM单元结构200之间的沟槽具有较大的深宽比,进而可以不需要设置额外的掩模层而可以在填入介电材料时控制空气间隙500的形成。
一些实施例中,半导体元件30的制作工艺中,制作金属间介电层300所采用的介电材料较佳地可以是具有较差填充特性(gap fill capability)的介电材料。实施例中,此介电材料例如可以是低介电常数(low-K)材料或氟化氧化硅(fluorinated silicon oxide,FSG)。
一些实施例中,两个ReRAM单元结构200之间的沟槽的深宽比(高度/宽度)例如是大于0.5,更进一步可大于1,更进一步可以例如大于3。
综上所述,虽然结合以上较佳实施例揭露了本发明,然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者,在不脱离本发明的精神和范围内,可作各种的更动与润饰。因此,本发明的保护范围应以附上的权利要求所界定的为准。
Claims (20)
1.一种半导体元件,包括:
基板;
底部金属层,位于该基板上方;
电阻式随机存取存储(ReRAM)单元结构,形成于该底部金属层上,该电阻式随机存取存储单元结构包括:
底电极;
存储单元层,形成于该底电极上;
顶电极,形成于该存储单元层上;及
侧壁子,形成于该底电极、该存储单元层以及该顶电极的两侧上;以及
上部金属层,电连接至该顶电极并直接接触该顶电极。
2.如权利要求1所述的半导体元件,还包括:
金属间介电层,形成于该底部金属层上,其中该电阻式随机存取存储单元结构和该上部金属层形成于该金属间介电层之中。
3.如权利要求2所述的半导体元件,其中该金属间介电层具有一厚度为2500~3500埃。
4.如权利要求2所述的半导体元件,还包括:
层间连接点,形成于该金属间介电层中且位于该电阻式随机存取存储单元结构的一侧边,其中该上部金属层通过该层间连接点电连接至该底部金属层。
5.如权利要求4所述的半导体元件,其中该层间连接点具有一高度为1000~1500埃。
6.如权利要求1所述的半导体元件,其中该底电极和该顶电极分别包括钛、氮化钛、钽、氮化钽、铂、氮化硅或上述的组合。
7.一种半导体元件,包括:
基板;
底部金属层,位于该基板上方;
多个电阻式随机存取存储(ReRAM)单元结构,形成于该底部金属层上,各个该些电阻式随机存取存储单元结构包括:
底电极;
存储单元层,形成于该底电极上;及
顶电极,形成于该存储单元层上;
上部金属层,电连接至该顶电极并直接接触该顶电极;以及
空气间隙,形成于相邻的该些电阻式随机存取存储单元结构之间。
8.如权利要求7所述的半导体元件,还包括:
金属间介电层,形成于该底部金属层上,其中该些电阻式随机存取存储单元结构和该上部金属层形成于该金属间介电层之中。
9.如权利要求8所述的半导体元件,其中该金属间介电层具有一厚度为2500~3500埃。
10.如权利要求8所述的半导体元件,还包括:
层间连接点,形成于该金属间介电层中且位于该些电阻式随机存取存储单元结构的一侧边,其中该上部金属层通过该层间连接点电连接至该底部金属层。
11.如权利要求10所述的半导体元件,其中该层间连接点具有一高度为1000~1500埃。
12.如权利要求7所述的半导体元件,其中该底电极和该顶电极分别包括钛、氮化钛、钽、氮化钽、铂、氮化硅或上述的组合。
13.如权利要求7所述的半导体元件,还包括:
侧壁子,形成于各个该些电阻式随机存取存储单元结构的两侧上。
14.一种半导体元件的制造方法,包括:
提供一基板;
形成一底部金属层于该基板上方;
形成一电阻式随机存取存储(ReRAM)单元结构于该底部金属层上,形成该电阻式随机存取存储单元结构包括:
形成一底电极;
形成一存储单元层于该底电极上;
形成一顶电极于该存储单元层上;及
形成一侧壁子于该底电极、该存储单元层以及该顶电极的两侧上;以及
形成一上部金属层,该上部金属层电连接至该顶电极并直接接触该顶电极。
15.如权利要求14所述的半导体元件的制造方法,还包括:
形成一金属间介电层于该底部金属层上,其中该电阻式随机存取存储单元结构和该上部金属层形成于该金属间介电层之中。
16.如权利要求15所述的半导体元件的制造方法,其中该金属间介电层具有一厚度为2500~3500埃。
17.如权利要求15所述的半导体元件的制造方法,还包括:
形成一层间连接点于该金属间介电层中且位于该电阻式随机存取存储单元结构的一侧边,其中该上部金属层通过该层间连接点电连接至该底部金属层。
18.如权利要求17所述的半导体元件的制造方法,其中该层间连接点具有一高度为1000~1500埃。
19.如权利要求14所述的半导体元件的制造方法,其中形成该电阻式随机存取存储单元结构还包括:
形成一底电极材料;
形成一存储单元材料于该底电极材料上;
形成一顶电极材料于该存储单元材料上;及
以一蚀刻制作工艺图案化该底电极材料、该存储单元材料及该顶电极材料,以形成该底电极、该存储单元层和该顶电极。
20.如权利要求14所述的半导体元件的制造方法,其中形成该侧壁子包括:
沉积一侧壁子材料于该底电极、该存储单元层和该顶电极上;以及
蚀刻该侧壁子材料以形成该侧壁子于该底电极、该存储单元层以及该顶电极的两侧上。
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