CN1992226A - 在半导体衬底上制造集成电路的方法 - Google Patents

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Abstract

集成电路器件包括导电层和多晶硅层，其中该集成电路器件进一步包括中间相反应力层。该中间相反应力层被布置于多晶硅层和导电层之间，并且能够实现该多晶硅层的应力降低的晶化。此外，该中间相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是非晶的。

Description

在半导体衬底上制造集成电路的方法
技术领域
本发明涉及一种用于在半导体衬底上制造集成电路的方法。本发明此外涉及一种集成电路器件。
背景技术
现代集成电子电路按常规是通过复杂的并且大量的制造工艺来制造的。近年来，半导体工业已经建立了非常复杂且可靠的制造工艺，这些制造工艺中最为显著的一部分为所谓的CMOS工艺。在这种通常包括数百个单个工艺阶段的工艺中，在半导体衬底上形成高度集成的电子器件、例如微处理器或者电子数据存储器件。
通过沉积、蚀刻、光刻和相关技术的复杂工序，在半导体衬底上构造和互连多个电子实体、例如电阻器、电容器或晶体管。目前，在单个衬底上具有尽可能多的电子实体的集成芯片经常决定总体的器件性能，并且最终决定集成电路的经济成功。因此，所述电子元件的最小特征尺寸的降低成为工业和科学研究与发展的重点。
就器件设计和布局而言，增加电子元件在衬底上的集成经常转变为增大集成电路的电容器元件的电容。电容器元件的主要改进因素包括作为电容器电极的高度导电的层的形成以及具有高介电常数的材料、例如所谓的高k材料的采用。在现有技术中，在电介质上沉积高度导电的层，其中该电介质包括氧化铝、氧化硅以及相关材料，而金属和金属复合物、例如氮化钛和氮化钽作为该高度导电的层的基底材料得到广泛应用。由于在集成电路制造领域中硅的物理学和技术最先进，因此主要将多晶硅用于布线以及建立与电极元件、例如电容器电极的电接触。因此，通常在高度导电的层之上沉积多晶硅层。
由于直接沉积多晶硅从工艺上说是不适宜的，现有技术的制造工艺首先沉积非晶硅层，该非晶硅层随后在加热过程期间变成为多晶。硅的这种相变对于材料的物理结构高度敏感，其中在该材料上已沉积了硅。已经表明，在普通的高度导电的材料之上硅变为多晶状态的晶化导致不期望的应力，并且因此导致衬底变形。后面的即使在最小程度上的衬底变形也会在器件制造期间导致严重的问题，因为随后的工艺阶段必须以高的准确度等级相互对准，而变形的衬底不能实现这一点。
为了进一步增加电子电路的集成并使电子电路的总体器件性能最大化，必须实施恰当的设计措施，同时维持可靠且有效的制造工艺。因此，需要用于降低最小特征尺寸的改进措施。
发明内容
考虑到现有技术的不足，本发明的目的是提供一种改进的用于制造集成器件的方法。本发明的另一个目的是提供一种改进的集成电路器件。
本发明实现这些目的以及其他目的中的一个或多个。
根据本发明的第一方面，提供了一种用于在半导体衬底上制造集成器件的方法，其中该方法包括如下所述的步骤：在初始步骤中，在半导体衬底上设置导电层。所述半导体衬底可以已经包括功能元件或层、例如该半导体衬底的掺杂区、其他导电层、或者介电层。因此，可以在所述功能元件或层上设置所述导电层。优选地，所述导电层被设置作为电容器电极或作为栅电极，其中该导电层被设置在介电层上，该介电层已经是该半导体衬底的一部分。
在下一步骤中，在该导电层上设置非晶相反应力层。所述非晶相反应力(counter-stress)层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是非晶的。在随后的步骤中，在该非晶相反应力层上设置处于非晶状态的硅层。在结束步骤中，将包括该导电层、该非晶相反应力层和该硅层在内的该衬底加热到至少所述多晶硅晶化温度。这样，该非晶硅层将其状态改变为多晶状态。
由于本发明方法在该导电层和该非晶硅层之间设置非晶相反应力层，所以所述非晶硅层可以在该导电层上以降低的机械应力晶化为多晶状态。非晶相反应力层的有利的添加为该非晶硅层将其状态改变为多晶状态提供改进的基底，同时避免在该多晶硅和该导电层之间产生机械应力。因此，本发明方法提供一种具有减小的对准误差的改进的制造工艺：由于基本上抑制器件故障，所以可以提高器件可靠性和生产成品率。此外，可以从在介电层之上设置导电层以及通过多晶硅与该导电层电接触得到全面的优点。
本发明的非晶相反应力层没有可以影响和干扰非晶硅到多晶状态的晶化过程的显著特征，这与导电层上的硅多晶化相反。所述导电层可以本身处于多晶状态中，并且因此包括畴界。所述边界可以在被设置用于允许非晶硅的相变的加热阶段期间用作晶化籽晶，并且因此显著影响硅的晶化过程。由于本发明的非晶相反应力层在该多晶硅晶化温度时以及在该多晶硅晶化温度以下保持非晶，所以该非晶相反应力层在该硅层的所期望的相变所需的温度时提供有利的表面。
根据本发明的第二方面，提供了一种用于在半导体衬底上制造集成器件的方法，其中该方法包括如下所述的步骤：在初始步骤中，在半导体衬底上设置导电层。所述半导体衬底已经结合本发明的第一方面进行了描述。在随后的步骤中，在该导电层上设置结晶相反应力层。该结晶相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下保持结晶。在下一步骤中，在该结晶相反应力层上设置处于非晶状态的硅层。在结束步骤中，将包括该导电层、该结晶相反应力层和该硅层在内的该衬底加热到至少该多晶硅晶化温度。在所述多晶硅晶化温度时，该非晶硅层相变为多晶状态。
根据本发明在该导电层和该非晶硅层之间设置结晶相反应力层，这为非晶硅层在加热阶段期间晶化为多晶状态提供有利的表面。由于该结晶相反应力层没有可以影响和干扰硅到多晶状态的晶化的显著特征、例如晶粒边界，所以机械应力降低。因此，基本上抑制由于该导电层和该多晶硅层之间的机械应力所引起的衬底变形。
根据本发明的第三方面，提供了一种集成电路器件。该集成电路器件包括导电层和多晶硅层。本发明的器件进一步包括中间相反应力层，该中间相反应力层被布置于该多晶硅层和该导电层之间。该中间相反应力层能够实现该多晶硅层的应力降低的晶化，在多晶硅晶化温度时以及在该多晶硅晶化温度以下是非晶的。
根据本发明的第四方面，该中间相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是结晶的。
中间相反应力层的根据本发明的添加降低该集成电路器件内的机械应力。首先，大大削弱源于多晶硅和导电层之间的界面的机械应力。因此，最初非晶的硅层可以在导电层上晶化为多晶状态，而不会在器件制造期间引起对准问题。因此，器件设计可以从设置导电层以及通过多晶硅来接触该导电层得到全面的优点。
根据本发明的一个实施方案，该相反应力层是导电的。导电的相反应力层可以同时提供最初非晶的硅到多晶状态的有利晶化以及该多晶硅和下面的导电层之间的电接触。该多晶硅通常被用于接触该导电层，该导电层经常用作电容器或栅电极。
根据本发明的另一个实施方案，该相反应力层的厚度的范围为0.5至15nm，以便可以通过隧穿实现穿过该相反应力层的电荷迁移。该相反应力层的有利厚度允许多晶硅与下面的导电层的电接触。
根据本发明的另一个实施方案，该多晶硅晶化温度的范围为550至650℃。所述温度允许该最初非晶的硅到多晶状态的有利转变。同时，在该非晶硅可晶化到多晶状态之前，该相反应力层保持其结构特性并且不改变到不利的状态。由于用于控制和增强硅的电导率的硅的掺杂，所述多晶硅晶化可以在所述范围内变化，其中该硅最终变为多晶。
根据本发明的另一个实施方案，用于制造集成器件的方法进一步包括以下步骤，即将包括该导电层、该相反应力层和该硅层在内的该衬底加热到至少转变温度。这样的转变温度允许该相反应力层的转变以形成低阻层。本发明方法提供用于将最初高阻的相反应力层改变为低阻层的方法，因此通过该多晶硅层提供该导电层的电接触。
加热到该转变温度允许该相反应力层与该硅层的反应，从而形成包括硅和该相反应力层的材料的低阻化合物的低阻层。本发明的加热还可允许该相反应力层的相变以形成低阻层。有利的相变可以包括从初始非晶状态到单晶或多晶状态的转变以及从最初单晶或多晶的状态到非晶状态的转变。此外，该相反应力层可经历不同晶体结构之间的相变，其中该相反应力层的最终的晶体结构为低阻的。作为替代方案，将该相反应力层加热到转变温度可以熔化该相反应力层以形成多孔层，并且因此允许该多晶硅层与该导电层的直接接触。
根据本发明的另一个实施方案，在一个加热阶段中实现将包括该导电层、该相反应力层和该硅层在内的该衬底加热到至少该多晶硅晶化温度以及加热到该转变温度。这样，在单个工艺步骤中执行两个转变，即硅层从非晶状态到多晶状态的晶化以及该相反应力层形成低阻状态的转变。因此，减少了工艺步骤的总数目，并且优化了用于制造集成电路器件的方法的效率。
优选地，将用于制造集成器件的本发明方法嵌入到CMOS制造工艺中。所述CMOS制造工艺为可靠和成熟的集成电子器件制造工艺。这样，本发明方法可以作为成熟且有效的制造工艺的一部分被应用。替代地，可以作为高温退火阶段的一部分来实现将包括该导电层、该相反应力层和该硅层在内的该衬底加热到至少该多晶硅晶化温度以及至少加热到该转变温度。所述退火阶段为CMOS制造工艺的一个成熟部分，并且为该硅层的晶化以及低阻相反应力层的形成提供足够高的温度，而不需要附加的加热阶段并因此保持热预算恒定。
根据本发明的另一个实施方案，该导电层包括氮化钛、氮化钛硅、氧化钛硅、钌、氮化钌、氧化钌、氮化钌硅、氧化钌硅、氮化钽、氮化钽硅、氧化钽硅、氮化钌钽、氮化钌钽硅、氧化钌钽硅、氮化钨、氮化钨硅、氧化钨硅、氮化钨硼、或碳中的至少一种。所述材料提供良好的导电性，并且可以根据优化总体器件性能的设计规格来沉积和构造。
根据本发明的另一个实施方案，该相反应力层包括氮化硅、氧化硅、氮氧化硅、碳、氧化铝、氧化铝硅、氮化铝、氮化钛铝、氮化钽、氧化铪、氮化铪、氮氧化铪、氧化铪硅、氮氧化铪硅、氧化铪铝、氮化铪铝和氧化钛中的至少一种。所述材料在下面的导电层上提供良好的静态阻力，并为该非晶硅在多晶硅晶化温度时晶化至多晶状态提供有利的物理结构，而无需在所述温度时以及在所述温度以下改变其有利的结构。此外，所述材料可以在转变温度之上通过与该硅或导电层反应、相变、或者熔化以变为多孔而形成低阻层。
根据本发明的另一个实施方案，该集成电路器件进一步包括介电元件，该介电元件被布置在该导电层之下以便形成电容器电介质。在主要垂直地取向的沟槽电容器的情况下，该导电层被布置成邻接中央介电元件。介电元件也可以被形成为晶体管元件的一部分。在所述晶体管元件中，介电导体结构通常被制造用于电流控制，也被称为栅。优选地，该介电元件包括氧化铝、氧化硅、氧化铪、氧化锆、氧化钛、钡锶钛氧化物中的至少一种。所述材料既提供有利的介电常数，还提供足够高的击穿电压。
附图说明
根据结合附图的以下描述，本发明的这些和其他目的与特征将变得显而易见，在附图中：
图1在图A至F中示出根据本发明第一实施方案在选定工艺阶段中进行制造期间集成器件的剖面；
图2示出集成电子器件的剖面作为示意图；
图3在图A和B中分别示出根据本发明第二和第三实施方案的集成电路的部分的详细视图作为示意图。
具体实施方式
图1示出根据本发明第一实施方案的集成器件的剖面作为示意图。如图A中所示，该集成器件形成于半导体衬底1上。该半导体衬底1可包括功能元件或层10、例如导电层或介电层、或者衬底1内的掺杂区。
如图B中所示，导电层2沉积于衬底1上的功能元件或层10上。所述导电层2可以仅覆盖该功能元件或层10的部分，并且也可以延伸到衬底1的其他部分。
在随后的工艺阶段中，如图C中所示，相反应力层3沉积于导电层2上。所述相反应力层3优选地提供非晶或结晶表面31。这样，表面31没有可担当晶化籽晶或可影响该相反应力层3之上的材料的相变过程的明显特征、例如晶粒边界或者其他特征。
图D示出在沉积非晶硅层4之后该集成器件的剖面。所述非晶硅层4用于通过随后晶化至多晶状态来接触导电层2。可以通过加热阶段来实现这种相变，在该加热阶段中包括功能元件或层10的衬底1、导电层2、相反应力层3和非晶硅层4被加热到至少多晶硅晶化温度。该温度优选地在450至650℃的范围内。
通过所述加热，非晶硅层4发生相变并且在多晶状态中结晶，从而形成多晶硅层40，如图E中所示。
通过到至少转变温度的另外的加热阶段，相反应力层3发生相变以形成低阻相反应力层30，如图F中所示。也可以在单个加热阶段中实现从相反应力层3到低阻相反应力层30的转变以及非晶硅层4的晶化以形成多晶硅层40。于是，该器件的状态可以通过直接从图D转向图F来说明。
低阻的中间相反应力层30的形成建立多晶硅层40和导电层2之间的电接触。这也可以通过最初已经是导电的相反应力层3来实现。替代地，相反应力层3、30的厚度在1.5至50nm的范围内，以便允许借助隧穿穿过相反应力层3、30的电荷迁移。此外，通过相反应力层3的成分与硅层4、40或导电层2的硅发生化学反应以形成低阻化合物层30，可以发生初始相反应力层3到低阻相反应力层30的转变。
此外，通过从非晶状态到结晶状态的转变、从结晶状态到非晶状态的转变、或者从一个初始结晶状态到低阻结晶状态的相变，加热到至少转变温度可以导致相反应力层3的相变以形成低阻相反应力层30。替代地，对相反应力层3的加热可以熔化相反应力层3以形成多孔的相反应力层30，因此建立多晶硅层40与导电层2的直接接触。
用于衬底1的可能的材料包括硅或其他相关半导体材料。功能元件或层10可以包括掺杂半导体；导电材料，例如铝、金、铜、或其他金属；或者介电材料，例如氧化铝、氧化硅、氧化铪、氧化锆、氧化钛、或者钡锶钛氧化物。后面的材料通常被用于形成电容器和栅电介质，从而优化介电常数和击穿电压。导电层2可包括例如氮化钛、氮化钛硅、氧化钛硅、钌、氮化钌、氧化钌、氮化钌硅、氧化钌硅、氮化钽、氮化钽硅、氧化钽硅、氮化钌钽、氮化钌钽硅、氧化钌钽硅、氮化钨、氮化钨硅、氧化钨硅、氮化钨硼、或碳。
相反应力层3、30可包括氮化硅、氧化硅、氮氧化硅、碳、氧化铝、氧化铝硅、氮化铝、氮化钛铝、氮化钽、氧化铪、氮化铪、氮氧化铪、氧化铪硅、氮氧化铪硅、氧化铪铝、氮化铪铝和氧化钛。
图2示出集成器件的剖面示意图。该集成器件形成于半导体衬底212内。例如，该集成器件包括电子元件，例如沟槽电容器元件211和所谓的栅叠层(gate-stack)221。所述沟槽电容器元件211包括围绕内电极元件213的电容器介电元件214。经常通过用多晶硅填充沟槽来形成所述内电极元件213，因此该内电极元件213也称为多晶硅元件213。其他主要电子元件包括由衬底212的掺杂区215形成的晶体管元件、以及在介电元件216上方的栅叠层221。所述栅叠层221可分别包括多晶硅元件224以及其他金属和硅化物元件222和223。
根据本发明，介电元件214、216和多晶硅元件213、224之间的界面包括中间层。虚线区域210和220被分别放大为图3A和3B中的详细视图。
图3示出根据本发明第二和第三实施方案的、图2中所示的集成器件的剖面的详细视图。
图3A示出位于图2的区域210内的介电元件214和多晶硅元件214的界面处的层机构的详细视图。根据该第二实施方案，导电层302邻接介电元件301。中间相反应力层303被布置于导电层302和多晶硅元件304之间。所述中间相反应力层303允许多晶硅层304从最初非晶的状态进行应力降低的晶化。中间相反应力层303可以为低阻的或者可以包括孔隙305，从而能够实现多晶硅元件304和导电层302之间的直接电接触。
图B示出根据本发明第三实施方案的图2的剖面220。在该剖面220中，导电层311覆盖栅介电元件310。多晶硅元件313被布置于导电层311之上。所述导电层311用作栅介电元件310之上的栅电极。中间相反应力层312被布置于导电层311和多晶硅元件313之间，以便允许最初非晶的硅的晶化以形成多晶硅元件313。此外，中间相反应力层312可以是导电的或者可以包括孔隙314，以便在多晶硅元件313和导电层311之间建立电接触。
上述说明仅仅描述本发明的有利的示范性实施方案。因此，说明书以及权利要求和附图中所公开的特征可以在本发明的各种实施方案中单独地或以任一组合的形式为实现本发明的要点。

Claims (40)

1.一种用于在半导体衬底上制造集成器件的方法，包括以下步骤：
-在所述半导体衬底上设置导电层；
-在所述导电层上设置非晶相反应力层，所述非晶相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是非晶的；
-在所述非晶相反应力层上设置处于非晶状态的硅层；以及
-将包括所述导电层、所述非晶相反应力层和所述硅层在内的所述衬底加热到至少所述多晶硅晶化温度，以便所述非晶硅层将其状态改变为多晶状态。
2.如权利要求1所述的方法，其中所述非晶相反应力层是导电的。
3.如权利要求1所述的方法，其中所述非晶相反应力层的厚度的范围为0.5nm至15nm，以便可以通过隧穿来实现穿过所述非晶相反应力层的电荷迁移。
4.如权利要求1所述的方法，其中所述多晶硅晶化温度的范围为550℃至650℃。
5.如权利要求1所述的方法，其中所述用于制造集成器件的方法进一步包括以下步骤：将包括所述导电层、所述非晶相反应力层和所述硅层在内的所述衬底加热到至少转变温度，以便所述非晶相反应力层形成低阻层。
6.如权利要求5所述的方法，其中所述非晶相反应力层与所述硅层反应从而形成低阻层。
7.如权利要求5所述的方法，其中所述非晶相反应力层相变为结晶状态从而形成低阻层。
8.如权利要求5所述的方法，其中所述非晶相反应力层熔化为多孔层从而形成低阻层。
9.如权利要求5所述的方法，其中在一个加热阶段中实现将所述衬底加热到至少所述多晶硅晶化温度以及加热到至少所述转变温度。
10.如权利要求9所述的方法，其中将所述用于制造集成器件的方法嵌入到CMOS制造工艺中。
11.如权利要求1所述的方法，其中所述导电层包括TiN、TiSiN、TiSiO、Ru、RuN、RuO、RuSiN、RuSiO、TaN、TaSiN、TaSiO、RuTaN、RuTaSiN、RuTaSiO2、WN、WSiN、WSiO、WBN、碳中的至少一种。
12.如权利要求1所述的方法，其中所述非晶相反应力层包括SiN、SiO2、SiON、C、Al2O3、AlSiO、AlN、TiAlN、TaN、HfO、HfN、HfON、HfSiO、HfSiON、HfAlO、HfAlN、TiO2中的至少一种。
13.一种用于在半导体衬底上制造集成器件的方法，包括以下步骤：
-在所述半导体衬底上设置导电层；
-在所述导电层上设置结晶相反应力层，所述结晶相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是结晶的；
-在所述结晶相反应力层上设置处于非晶状态的硅层；以及
-将包括所述导电层、所述结晶相反应力层和所述硅层在内的所述衬底加热到至少所述多晶硅晶化温度，以便所述非晶硅层将其状态改变为多晶状态。
14.如权利要求13所述的方法，其中所述结晶相反应力层是导电的。
15.如权利要求13所述的方法，其中所述结晶相反应力层的厚度的范围为0.5nm至15nm，以便可以通过隧穿实现穿过所述结晶相反应力层的电荷迁移。
16.如权利要求13所述的方法，其中所述多晶硅晶化温度的范围为550℃至650℃。
17.如权利要求13所述的方法，其中所述用于制造集成器件的方法进一步包括以下步骤：将包括所述导电层、所述结晶相反应力层和所述硅层在内的所述衬底加热到至少转变温度，以便所述结晶相反应力层形成低阻层。
18.如权利要求17所述的方法，其中所述结晶相反应力层与所述硅层反应从而形成低阻层。
19.如权利要求17所述的方法，其中所述结晶相反应力层相变从而形成低阻层。
20.如权利要求17所述的方法，其中所述结晶相反应力层熔化为多孔层从而形成低阻层。
21.如权利要求17所述的方法，其中在一个加热阶段中实现将所述衬底加热到至少所述多晶硅晶化温度以及加热到至少所述转变温度。
22.如权利要求21所述的方法，其中将所述用于制造集成器件的方法嵌入到CMOS制造工艺中。
23.如权利要求13所述的方法，其中所述导电层包括TiN、TiSiN、TiSiO、Ru、RuN、RuO、RuSiN、RuSiO、TaN、TaSiN、TaSiO、RuTaN、RuTaSiN、RuTaSiO2、WN、WSiN、WSiO、WBN、碳中的至少一种。
24.如权利要求13所述的方法，其中所述结晶相反应力层包括SiN、SiO2、SiON、C、Al2O3、AlSiO、AlN、TiAlN、TaN、HfO、HfN、HfON、HfSiO、HfSiON、HfAlO、HfAlN、TiO2中的至少一种。
25.一种集成电路器件，包括导电层和多晶硅层，其中所述集成电路器件进一步包括中间相反应力层，所述中间相反应力层被布置在所述多晶硅层和所述导电层之间，并且能够实现所述多晶硅层的应力降低的晶化，并且其中所述中间相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是非晶的。
26.如权利要求25所述的集成电路器件，其中所述中间相反应力层是导电的。
27.如权利要求25所述的集成电路器件，其中所述中间相反应力层的厚度的范围为0.5nm至15nm，以便可以通过隧穿实现穿过所述中间相反应力层的电荷迁移。
28.如权利要求25所述的集成电路器件，其中所述中间相反应力层为多孔层。
29.如权利要求25所述的集成电路器件，其中所述导电层包括TiN、TiSiN、TiSiO、Ru、RuN、RuO、RuSiN、RuSiO、TaN、TaSiN、TaSiO、RuTaN、RuTaSiN、RuTaSiO2、WN、WSiN、WSiO、WBN、碳中的至少一种。
30.如权利要求25所述的集成电路器件，其中所述中间相反应力层包括SiN、SiO2、SiON、C、Al2O3、AlSiO、AlN、TiAlN、TaN、HfO、HfN、HfON、HfSiO、HfSiON、HfAlO、HfAlN、TiO2中的至少一种。
31.如权利要求25所述的集成电路器件，其中所述集成电路器件进一步包括介电元件，所述介电元件被布置在所述导电层之下以形成电容器电介质。
32.如权利要求31所述的集成电路器件，其中所述介电元件包括Al2O3、SiO2、HfO、ZrO、TiO2、Ba1-XSrXTiO3中的至少一种。
33.一种集成电路器件，包括导电层和多晶硅层，其中所述集成电路器件进一步包括中间相反应力层，所述中间相反应力层被布置在所述多晶硅层和所述导电层之间，并且能够实现所述多晶硅层的应力降低的晶化，并且其中所述中间相反应力层在多晶硅晶化温度时以及在该多晶硅晶化温度以下是结晶的。
34.如权利要求33所述的集成电路器件，其中所述中间相反应力层是导电的。
35.如权利要求33所述的集成电路器件，其中所述中间相反应力层的厚度的范围为0.5nm至15nm，以便可以通过隧穿实现穿过所述中间相反应力层的电荷迁移。
36.如权利要求33所述的集成电路器件，其中所述中间相反应力层为多孔层。
37.如权利要求33所述的集成电路器件，其中所述导电层包括TiN、TiSiN、TiSiO、Ru、RuN、RuO、RuSiN、RuSiO、TaN、TaSiN、TaSiO、RuTaN、RuTaSiN、RuTaSiO2、WN、WSiN、WSiO、WBN、碳中的至少一种。
38.如权利要求33所述的集成电路器件，其中所述中间相反应力层包括SiN、SiO2、SiON、C、Al2O3、AlSiO、AlN、TiAlN、TaN、HfO、HfN、HfON、HfSiO、HfSiON、HfAlO、HfAlN、TiO2中的至少一种。
39.如权利要求33所述的集成电路器件，其中所述集成电路器件进一步包括介电元件，所述介电元件被布置在所述导电层之下以形成电容器电介质。
40.如权利要求39所述的集成电路器件，其中所述介电元件包括Al2O3、SiO2、HfO、ZrO、TiO2、Ba1-XSrXTiO3中的至少一种。
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