KR100842741B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막을 관통하여 상기 반도체 기판과 연결되도록 하부전극 컨택 플러그를 형성하는 단계와, 제1 절연막 위에 하부전극 컨택 플러그를 노출시키는 하부전극 컨택홀을 갖는 제2 절연막을 형성하는 단계와, 제2 절연막 전면에 700℃ 이하의 저온에서 지르코늄 소스가스 공급, 퍼지가스 공급, 실리콘 소스가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 원자층 증착 방법을 이용하여 지르코늄 실리사이드막을 형성하는 단계와, 지르코늄 실리사이드막 전면에 하부전극 금속막을 형성하는 단계와, 지르코늄 실리사이드막 및 하부전극 금속막의 일부를 제거하여 노드 분리시키는 단계와, 그리고 노드분리된 하부전극 금속막 전면에 유전체막 및 상부전극 금속막을 순차 형성하는 단계를 포함한다.

지르코늄 실리사이드, 원자층 증착 방법, MIM(Metal-Insulator-Metal)

Description

반도체 소자의 캐패시터 형성방법{Method of Fabricating The Capacitor in Semiconductor Device}

도 1 내지 도 4는 본 발명에 따른 실시예에 의한 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내 보인 도면들이다.

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 특히 트랜지스터의 전기적 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

최근 반도체 소자의 집적도가 증가하면서, 60nm 이하 소자의 작은 셀 면적에서 충전 용량을 확보하기 위해 금속막으로 이루어진 MIM(Metal-Insulator-Metal)구조가 도입되었다. 이러한 MIM구조의 캐패시터에서는 하부전극과 하부전극 컨택 플러그와 비오믹 컨택(Non Omic-Contact)이 형성되어 소자의 저항을 열화 시켜 소자 페일을 증가시킨다. 이를 개선하기 위해 두 물질의 친화 물질인 금속 실리사이드막을 형성하여 오믹 컨택(Omic-Contact)을 형성하는 방법이 제안된 바 있다. 이러한 금속 실리사이드막은 하부전극 컨택 플러그를 형성한 다음에 금속막을 증착하고, 고온의 급속 어닐링(RTA), 예컨대 대략 750℃ 이상의 온도에서 수행하여 하부전극 컨택 플러그의 폴리 실리콘과 금속막과의 표면반응을 통해 금속 실리사이드막을 형성하는 것이다. 이때 750℃이상의 온도에서 급속 어닐링을 수행하면 주변영역의 트랜지스터의 저항이 증가하여 반도체 소자의 전기적 특성이 열화 된다.

보다 구체적으로 금속 실리사이드막을 형성하기 위해 750℃이상의 온도에서 급속 어닐링을 진행하면 주변회로 영역의 트랜지스터의 정션(juction)영역에 도핑되어 있는 불순물이 과포화 되거나 불순물들이 서로 붙는 클러스터링(Clustering)현상이 발생하며, 이러한 불순물이 비 활성화되어 주변회로 영역의 트랜지스터의 저항이 증가하게 되는 것이다. 이와 같이 주변회로 영역의 트랜지스터의 저항 증가는 트랜지스터의 전류를 직적접으로 열화시켜 동작속도가 느려질 뿐 아니라 저항의 열화에 따른 비트라인 타임 딜레이(Time Delay)를 일으켜 소자 페일을 초래하게 된다. 또한 750℃ 이상의 온도에서 급속 어닐링을 진행하면 열 소모가 발생하여 온도를 유지하면서 공정을 진행하기가 어렵다. 이와 같이 고온 즉, 750℃이상의 온도에서 급속 어닐링을 수행하여야 하므로, 열부하(Thermal Budget)에 따른 캐패시터의 리플레시가 드랍(Drop)되는 현상을 방지하기 위해 600℃의 온도에서 추가적인 열처리를 수행하여야 한다.

본 발명이 이루고자 하는 기술적 과제는, 750℃ 이상의 온도에서 금속 실리사이드막 형성시 발생하는 주변회로 영역의 트랜지스터 저항 증가 및 전기적 특성 열화로 인한 소자 페일을 방지하는 반도체 소자의 커패시터 형성방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은, 반도체 기판 위에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 관통하여 상기 반도체 기판과 연결되도록 하부전극 컨택 플러그를 형성하는 단계; 상기 제1 절연막 위에 하부전극 컨택 플러그를 노출시키는 하부전극 컨택홀을 갖는 제2 절연막을 형성하는 단계; 상기 제2 절연막 전면에 700℃ 이하의 저온에서 700℃ 이하의 저온에서 지르코늄 소스가스 공급, 퍼지가스 공급, 실리콘 소스가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 원자층 증착 방법을 이용하여 지르코늄 실리사이드막을 형성하는 단계; 상기 지르코늄 실리사이드막 전면에 하부전극 금속막을 형성하는 단계; 상기 지르코늄 실리사이드막 및 하부전극 금속막의 일부를 제거하여 노드 분리시키는 단계; 및 상기 노드 분리된 하부전극 금속막 전면에 유전체막 및 상부전극 금속막을 순차 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공하는 것이다.

삭제

삭제

상기 노드 분리시키는 단계 이후에, 질소 가스 분위기 또는 아르곤 가스 분위기 또는, 가스가 없는 분위기에서 어닐링을 수행하는 단계를 더 포함할 수도 있다.

상기 하부전극 금속막 및 상부전극 금속막은 티타늄 질화막, 탄탈늄 질화막, 텅스텐 질화막, 백금 또는 루테늄으로 이루어진 그룹 중에서 하나를 선택해서 형성하는 것이 바람직하다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현 될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하게 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 1 내지 도 4는 본 발명의 실시예에 의한 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내 보인 도면들이다.

도 1에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)등 하부 구조물이 형성된 반도체기판(100)위에 하부전극 컨택 플러그(120)를 포함하는 제1 절연막(110)이 형성되어 있으며, 하부전극 컨택 플러그(120)는 폴리 실리콘을 포함하는 도전막 물질로 이루어져 있다. 다음에 하부전극 컨택 플러그(120) 및 제1 절연막(110)이 형성된 반도체기판(100) 전면에 제2 절연막(130)을 형성한 후 PR 패턴을 이용하여 상기 하부전극 컨택 플러그(120)를 노출시키는 하부전극 컨택 홀(140)을 형성한다.

도 2에 도시된 바와 같이, 하부 전극 컨택 홀(140)이 형성딘 제2 절연막(130) 전면에 700℃ 이하의 온도에서 원자층 증착 방법을 이용하여 지르콘 실리사이드막(150)을 증착 한다. 원자층 증착 방법은 통상적인 구성에 따라, 지르콘 소 스 가스를 공급하고, 소정의 가스로 퍼지 하고, 실리콘 소스 가스를 공급하고, 소정의 가스로 퍼지하는 4단계를 반복하여 지르콘 실리사이드막(150)을 형성한다. 이는 종횡비(Aspect Ratio)가 큰 하부전극 컨택에 적용되기에 스텝 커버리지(step coverage)가 우수한 원자층 증착 방법을 이용하는 것이다. 이 경우 지르콘 실리사이드막(150)을 형성하기 이전에 하부전극 컨택 플러그(120)의 산화막 제거를 위한 세정공정을 진행한 후에 지르콘 실리사이드막(150)을 형성할 수도 있다. 또한 상기 지르콘 실리사이드막(150)은 화학 기상 증착(CVD; Chemical Vapor Deposition) 방법을 이용하여 지르콘막을 증착하고 난 다음에 550 내지 650℃의 온도에서 열처리를 수행하여 하부전극 컨택 플러그(120)의 도전물질인 폴리 실리콘과 반응시켜 지르콘 실리사이드막(150)을 형성할 수도 있다. 이처럼 낮은 온도 즉, 700℃이하의 온도에서 지르콘 실리사이드막(150)을 증착함으로서 고온의 열처리로 인한 도펀트(Dapant)의 과포화와 클러스터링 현상을 개선할 수 있으며, 또한 열소모량이 적으므로 종래에 후속으로 진행하던 열처리를 진행하지 않아도 열부하에 의한 커패시터의 리플레시가 드랍되는 현상을 방지할 수 있다.

다음에 상기 지르콘 실리사이드막(150)이 증착된 결과물 전면에 하부전극 금속막(160)를 적층한다. 하부 전극 금속막(160)은 티나튬 질화막, 탄탈늄 질화막, 텅스텐 질화막, 백금 또는 루테늄으로 이루어진 그룹 중에서 선택하여 일반적인 캐패시터 하부전극의 증착 방법에 따라 형성한다.

도 3에 도시된 바와 같이, 제2 절연막(130)위에 있는 상기 지르콘 실리사이드막(150) 및 상기 하부전극 금속막(160)을 일부 제거하여 노드 분리시키는 식각 공정을 수행한다. 식각 공정은 에치백 식각 또는 화학적 기계적 연마공정(CMP)를 이용한다. 다음에 캐패시터의 종횡비(Aspect Ratio)가 크게 되면 응력에 의해 각 캐패시터 하부전극이 기울어져 브리지가 발생할 수 있기 때문에, 이를 방지하기 위해 하부전극 금속막(160)에 대한 어닐링을 진행한다. 어닐링 공정은 주변회로 영역의 트랜지스터 저항이 증가하는 것을 방지하기 위해 가스 없이 진행하거나 질소 가스 또는 아르곤 가스등의 비활성 가스를 포함한 상태에서 진행한다. 또한 캐패시터 하부전극 금속막(160)내의 불순물을 보다 효율적으로 제거하기 위해 암모니아 가스를 추가한 상태에서 어닐링을 진행할 수도 있다. 이러한 어닐링으로 인해 지르콘 실리사이드막(150)의 결정을 성장 시켜 결정의 치밀화를 형성함과 동시에 소자 저항의 열화 없이 주변영역의 트랜지스터의 비트라인 컨택 저항을 개선하여 비트라인 타임 딜레이에 따른 소자 페일을 방지 할 수 있다.

도 4에 도시된 바와 같이, 상기 하부전극 금속막(160)위를 포함하며, 하부전극 금속막(160)이 형성된 반도체 기판 전면에 유전체막(161) 및 상부전극 금속막(162)을 순차 형성한다. 유전체막(161)은 종래부터 캐패시터 유전체막으로 통상적으로 사용되던 모든 물질을 이용하여 일반적인 캐패시터 유전체막(161) 증착 방법에 따라 형성한다. 상부전극 금속막(162) 역시 종래부터 캐패시터 상부전극 금속막(162)으로 통상적으로 사용되던 모든 물질 즉, 티타늄 질화막, 탄탈늄 질화막, 텅스텐 질화막, 백금 또는 루테늄으로 이루어진 그룹 중에서 선택하여 일반적인 캐패시터 상부전극의 증착 방법에 따라 형성한다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성방법은 캐패시터의 하부전극과 하부전극 컨택 플러그 사이에 700℃이하의 온도에서 지르콘 실리사이드막을 형성함으로서 저항을 낮추어 소자 열화를 개선함과 동시에 주변회로 영역의 트랜지스터의 저항이 증가하는 것을 방지하여 트랜지스터의 전류 향상을 통해 동작 속도 증가 및 전기적 특성 개선에 크게 기여할 수 있다.

Claims (5)

1. 반도체 기판 위에 제1 절연막을 형성하는 단계;

   상기 제1 절연막을 관통하여 상기 반도체 기판과 연결되도록 하부전극 컨택 플러그를 형성하는 단계;

   상기 제1 절연막 위에 하부전극 컨택 플러그를 노출시키는 하부전극 컨택홀을 갖는 제2 절연막을 형성하는 단계;

   상기 제2 절연막 전면에 700℃ 이하의 저온에서 지르코늄 소스가스 공급, 퍼지가스 공급, 실리콘 소스가스 공급 및 퍼지가스 공급을 순차적으로 수행하는 원자층 증착 방법을 이용하여 지르코늄 실리사이드막을 형성하는 단계;

   상기 지르코늄 실리사이드막 전면에 하부전극 금속막을 형성하는 단계;

   상기 지르코늄 실리사이드막 및 하부전극 금속막의 일부를 제거하여 노드 분리시키는 단계; 및

   상기 노드 분리된 하부전극 금속막 전면에 유전체막 및 상부전극 금속막을 순차 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
2. 삭제
3. 삭제
4. 제1항에 있어서,

   상기 노드 분리시키는 단계 이후에, 질소 가스 분위기 또는 아르곤 가스 분위기 또는, 가스가 없는 분위기에서 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제1항에 있어서,

   상기 하부전극 금속막 및 상부전극 금속막은 티타늄 질화막, 탄탈늄 질화막, 텅스텐 질화막, 백금 또는 루테늄으로 이루어진 그룹 중에서 하나를 선택해서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.

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