KR20060128566A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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KR20060128566A
KR20060128566A KR1020050050104A KR20050050104A KR20060128566A KR 20060128566 A KR20060128566 A KR 20060128566A KR 1020050050104 A KR1020050050104 A KR 1020050050104A KR 20050050104 A KR20050050104 A KR 20050050104A KR 20060128566 A KR20060128566 A KR 20060128566A
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박동수
이민용
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주식회사 하이닉스반도체
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Abstract

본 발명은 캐패시터의 형성 공정 중에 트렌지스터의 전기적 특성이 열화되는 것을 방지할 수 있는 캐패시터의 형성 방법에 관한 것이다.
본 발명의 캐패시터 형성 방법은, 소정의 하부 구조 및 컨택 플러그가 형성된 반도체 기판 위에 캐패시터 층간 절연막을 형성하는 단계; 상기 캐패시터 층간 절연막 상에 상기 컨택 플러그를 개방하는 컨택홀을 형성하는 단계; 상기 컨택홀이 형성된 캐패시터 층간 절연막의 전면에 금속 실리사이드막을 원자층 증착법(ALD)으로 증착하는 단계; 및 상기 금속 실리사이드막 위에 캐패시터 하부 전극을 형성하는 단계를 포함한다.
캐패시터, 티타늄 실리사이드막, 원자층 증착법

Description

반도체 소자의 캐패시터 형성 방법{FORMING METHOD FOR CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 의한 캐패시터의 구조 및 형성 방법을 간략히 나타내기 위한 도면이고,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 캐패시터의 형성 방법을 나타내는 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 컨택 플러그 106 : 캐패시터 층간 절연막
108 : (제 2) 컨택홀 112 : 금속 실리사이드막
114 : 캐패시터 하부 전극 116 : 캐패시터 유전체막
118 : 캐패시터 상부 전극
본 발명은 캐패시터의 형성 공정 중에 트렌지스터의 전기적 특성이 열화되는 것을 방지할 수 있는 캐패시터의 형성 방법에 관한 것이다.
최근 반도체 메모리 소자로서 고용량을 갖는 디램(DRAM)소자가 이용되고 있다. 디램소자는 전하의 형태로 정보 데이타를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변회로 영역으로 구성되며, 기본적으로 하나의 트랜지스터와, 하나의 캐패시터를 구비한다. 그런데 메모리 소자가 고집적화되어, 디자인 룰이 작아짐에 따라 캐패시터의 정전 용량을 확보하는데 어려움이 있다. 이에 대한 방안으로 캐패시터 하부 전극을 실린더 구조, 콘케이브 구조 등의 3 차원 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부 전극의 유효 표면적을 극대화시키려는 연구가 진행되고 있다. 그 중에서도, 하부 전극의 외부면도 표면 전극으로 사용 가능한 실린더형의 캐패시터가 널리 사용되고 있다.
이하, 이러한 실린더형 캐패시터의 형성 방법을 예로 들어, 첨부한 도면을 참고로 종래 기술에 의한 캐패시터 형성 방법 및 그 문제점에 대해 설명하기로 한다.
도 1은 종래 기술에 의한 캐패시터의 구조 및 형성 방법을 간략히 나타내기 위한 도면이다.
도 1을 참고하면, 종래 기술에 따라 캐패시터, 예를 들어, 실린더형 캐패시터를 형성함에 있어서는, 우선, 트랜지스터 및 비트라인(도시 생략) 등 소정의 하부 구조가 형성된 반도체 기판(100) 위에 층간 절연막(102)을 형성하고, 이러한 층 간 절연막(102)의 소정 영역에 제 1 컨택홀을 형성한다. 그리고, 상기 제 1 컨택홀에 폴리실리콘을 매립하여 반도체 기판(100)의 활성 영역과 연결되는 컨택 플러그(104)를 형성한다.
그리고 나서, 상기 컨택 플러그(104)가 형성된 반도체 기판(100) 위에 캐패시터 층간 절연막(106)을 형성하고, 이러한 캐피시터 층간 절연막(106) 상에 상기 컨택 플러그(104)를 개방하는 제 2 컨택홀(108)을 형성한다.
이후, 이러한 제 2 컨택홀(108)이 형성된 캐패시터 층간 절연막(106)의 전면에 화학적 기상 증착법(CVD)으로, 예를 들어, 티타늄 또는 탄탈륨 등으로 이루어진 금속막(110)을 증착하고 700℃ 이상의 열공정을 진행하여, 상기 금속막(110)과 컨택 플러그(104)의 접촉부 계면에서 상기 금속막(110)을 이루는 금속 물질과 컨택 플러그(104)를 이루는 폴리실리콘의 반응에 의한 금속 실리사이드막(112)을 형성한다.
계속하여, 상기 티타늄 실리사이드막(112) 위에, 예를 들어, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드 등으로 이루어진 캐패시터 하부 전극(114)을 형성하고, 상기 캐패시터 층간 절연막(106) 위에 있는 금속막(110) 및 캐패시터 하부 전극(114)을 제거하여 각 스토리지 노드를 분리한 후, 상기 캐패시터 층간 절연막(106)을 선택적으로 제거하고, 상기 캐패시터 하부 전극(114) 위에 캐패시터 유전체막(도시 생략) 및 캐패시터 상부 전극(도시 생략)을 순차 형성하여 최종적으로 캐패시터를 형성하게 된다(다만, 도 1은 종래 기술의 캐패시터 형성 방법 중 상기 스토리지 노드의 분리 공정까지 진행된 모습을 나타낸 것이다.).
그런데, 상기 종래 기술에 의한 캐패시터 형성 방법에서, 상기 금속 실리사이드막(112)은 캐패시터와 컨택 플러그(104)의 접촉부 계면에서 양호한 오믹 컨택(ohmic contact)을 이루어 컨택 플러그(104)와 캐패시터 하부 전극(114) 사이의 저항을 보다 낮추어 주기 위해 형성하는 것이다. 만일, 이러한 금속 실리사이드막(112)을 형성하지 않고, 상기 제 2 콘택홀(108)이 형성된 캐패시터 층간 절연막(106)의 전면에 바로 캐패시터 하부 전극(114)을 형성하는 경우에는, 이러한 캐패시터 하부 전극(114)을 이루는 티타늄 나이트라이드 또는 탄탈륨 나이트라이드 등의 물질 특성상, 컨택 플러그(104)를 이루는 폴리실리콘과 비오믹 컨택(non-ohmic contact)을 이루어 상기 컨택 플러그(104)와 캐패시터 하부 전극(114) 사이에 저항이 크게 증가하게 된다.
즉, 상기 종래 기술에 의한 캐패시터 형성 방법에 있어서는, 상기 컨택 플러그(104)와의 양호한 오믹 컨택을 이루는 금속 실리사이드막(112)을 형성함으로서 이러한 저항 증가를 막을 수 있다.
그러나, 상기 종래 기술에 의한 캐패시터 형성 방법에서는, 상기 금속 실리사이드막(112)을 형성하기 위해, 화학적 기상 증착법으로 금속막(110)을 증착한 후 고온의 열공정을 진행하는 방법을 적용하고 있는 바, 상기 고온의 열공정으로 인하여, 이전의 공정을 통해 반도체 기판(100) 상에 형성되어 있는 주변회로 영역 트랜지스터(도시 생략)의 저항이 증가하여 반도체 소자의 전기적 특성이 열화되는 문제점이 있다.
보다 구체적으로, 상기 금속 실리사이드막(112)을 형성하기 위한 고온의 열 공정을 진행하면, 주변회로 영역 트렌지스터의 정션 영역에 도핑되어 있는 불순물이 과포화되거나 불순물들이 서로 붙는 클러스터링(Clustering) 현상이 발생하며, 이 때문에, 상기 불순물이 비활성화되어 주변회로 영역 트랜지스터의 저항이 크게 증가하게 되는 것이다.
이와 같이, 주변회로 영역 트랜지스터의 저항이 크게 증가함으로서, 주변회로 영역 트랜지스터에 흐르는 전류가 감소하게 되며, 이에 따라, 반도체 소자의 동작 속도가 현저히 늦어질 수 있다.
이러한 종래 기술의 문제점으로 인해, 캐패시터의 형성 공정, 특히, 금속 실리사이드막의 형성 공정 중에 주변회로 영역 트렌지스터의 저항 증가 및 이에 따른 전기적 특성 열화가 일어나는 것을 방지할 수 있는 캐패시터의 형성 방법이 계속적으로 요청되고 있다.
이에 본 발명은 캐패시터의 형성 공정 중에 주변회로 영역 트렌지스터의 저항 증가 및 이에 따른 전기적 특성 열화가 일어나는 것을 방지할 수 있는 캐패시터의 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 소정의 하부 구조 및 컨택 플러그가 형성된 반도체 기판 위에 캐패시터 층간 절연막을 형성하는 단계; 상기 캐패 시터 층간 절연막 상에 상기 컨택 플러그를 개방하는 컨택홀을 형성하는 단계; 상기 컨택홀이 형성된 캐패시터 층간 절연막의 전면에 금속 실리사이드막을 원자층 증착법(ALD)으로 증착하는 단계; 및 상기 금속 실리사이드막 위에 캐패시터 하부 전극을 형성하는 단계를 포함하는 캐패시터 형성 방법을 제공한다.
상기 본 발명의 캐패시터 형성 방법은, 상기 캐패시터 하부 전극의 형성 단계 후에, 상기 캐패시터 층간 절연막의 상부면 위에 있는 상기 금속 실리사이드막 및 캐패시터 하부 전극을 제거하는 단계; 상기 캐패시터 층간 절연막을 선택적으로 제거하는 단계; 및 상기 캐패시터 하부 전극 위에 캐패시터 유전체막 및 캐패시터 상부 전극을 순차 형성하는 단계를 더 포함할 수 있다.
또한, 상기 본 발명의 캐패시터 형성 방법에서, 상기 금속 실리사이드막은 티타늄 실리사이드막이고, 상기 캐패시터 하부 전극은 티타늄 나이트라이드로 이루어질 수 있다.
그리고, 상기 본 발명의 캐패시터 형성 방법에서, 상기 캐패시터 상부 전극은 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드, 백금 또는 루테늄으로 이루어질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분 에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 캐패시터의 형성 방법을 나타내는 공정 순서도이다.
본 실시예에 따라 캐패시터, 예를 들어, 실린더형 캐패시터를 형성함에 있어서는, 우선, 도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략) 등 소정의 하부 구조가 형성된 반도체 기판(100) 위에 층간 절연막(102)을 형성하고, 이러한 층간 절연막(102)의 소정 영역에 제 1 컨택홀을 형성한다. 그리고, 상기 제 1 컨택홀에 폴리실리콘을 매립하여 반도체 기판(100)의 활성 영역과 연결되는 컨택 플러그(104)를 형성한다.
그리고 나서, 상기 컨택 플러그(104)가 형성된 반도체 기판(100) 위에 캐패시터 층간 절연막(106)을 형성하고, 이러한 캐피시터 층간 절연막(106) 상에 상기 컨택 플러그(104)를 개방하는 제 2 컨택홀(108)을 형성한다.
한편, 이상의 공정은 종래 기술과 대동 소이하여 당업자에게 자명한 구성을 따르므로, 이에 대한 더 이상의 구체적인 설명은 생략하기로 한다.
상기 제 2 컨택홀(108)까지를 형성한 후에는, 도 2b에 도시된 바와 같이, 상기 제 2 컨택홀(108)이 형성된 상기 캐패시터 층간 절연막(106)의 전면에 금속 실리사이드막(112), 예를 들어, 티타늄 실리사이드막을 원자층 증착법(ALD)으로 증착한다.
즉, 종래 기술에서는 티타늄막 등의 금속막을 화학적 기상 증착법으로 증착 하고 고온(700℃ 이상)의 열공정을 진행하여, 상기 티타늄 등의 금속 물질을 컨택 플러그의 폴리실리콘과 반응시킴으로서 금속 실리사이드막, 예를 들어, 티타늄 실리사이드막을 형성하는데 비해, 본 실시예에서는 티타늄 실리사이드막 등의 금속 실리사이드막(112) 자체를 원자층 증착법(ALD)으로 증착하게 되는 바, 이러한 원자층 증착법에 의한 증착 공정은. 예를 들어, 200-400℃의 비교적 저온에서 진행할 수 있으므로, 본 실시예에서는 금속 실리사이드막(112)을 형성하기 위한 고온의 열공정 자체가 더이상 필요치 않게 된다.
더구나, 상기 원자층 증착법으로 증착되는 막은 우수한 균일성 및 스텝 커버리지 특성을 가지므로, 상기 제 2 컨택홀(108)의 에스펙트비가 큰 경우에도, 상기 원자층 증착법을 이용하여 양호한 금속 실리사이드막(112)을 형성할 수 있다.
따라서, 본 실시예에 따르면, 고온의 열공정의 진행없이도 양호한 특성을 가진 금속 실리사이드막(112)을 형성할 수 있으므로, 상기 금속 실리사이드막(112)에 의해 캐패시터와 컨택 플러그(104)의 계면에서 양호한 오믹 컨택을 이루어 추후에 형성될 캐패시터 하부 전극(114)과 컨택 플러그(104) 사이의 저항을 낮출 수 있는 동시에, 캐패시터의 형성 공정, 특히, 금속 실리사이드막(112)의 형성 공정 중에, 고온의 열공정에 의해 주변회로 영역 트랜지스터(도시 생략)의 저항이 증가하는 종래 기술의 문제점을 방지할 수 있다.
한편, 상기 원자층 증착법으로 금속 실리사이드막(112)을 형성함에 있어서는, 원자층 증착법의 통상적인 구성에 따라, 1) 티타늄 소스를 공급하고, 2) 소정의 가스로 퍼지하고, 3) 실리콘 소스를 공급하고, 4) 소정의 가스로 퍼지하는 4 단 계를 반복하여 상기 금속 실리사이드막(112)을 형성할 수 있다. 이 때, 티타늄 소스로서, 예를 들어, 염소 또는 불소 등의 부식성 원소가 포함된 물질을 사용하는 경우에는, 아르곤 또는 질소 등의 비활성 가스와 함께, 수소 가스 등의 수소 함유 가스를 상기 2)의 퍼지 가스로 사용함으로서, 상기 부식성 원소를 제거함이 바람직하다.
상기 티타늄 실리사이드막 등의 금속 실리사이드막(112)을 형성한 후에는, 도 2c에 도시된 바와 같이, 이러한 금속 실리사이드막(112) 위에 캐패시터 하부 전극(114)을 형성한다. 이러한 캐패시터 하부 전극(114)으로는, 통상적인 캐패시터의 구성에 따라, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드, 백금 또는 루테늄 등으로 이루어진 것을 모두 적용할 수 있으나, 특히, 티타늄 나이트라이드로 이루어진 캐패시터 하부 전극(114)을 형성한 경우에 있어서, 컨택 플러그(104)와 캐패시터 하부 전극(114) 사이의 저항을 낮추기 위한 금속 실리사이드막(112), 즉, 티타늄 실리사이드막을 형성할 필요성이 더욱 크게 되므로, 상기 캐패시터 하부 전극(114)이 티타늄 나이트라이드로 이루어진 경우에 본 실시예의 캐패시터 형성 방법이 가장 효과적으로 적용될 수 있다.
한편, 상기 캐패시터 하부 전극(114)을 형성한 후에는, 도 2d에 도시된 바와 같이, 화학적, 기계적 연마 공정(CMP) 등을 통해 상기 캐패시터 층간 절연막(106)의 상부면 위에 있는 상기 금속 실리사이드막(112) 및 캐패시터 하부 전극(114)을 제거하여, 각 스토리지 노드를 분리하게 된다.
또한, 상기 스토리지 노드를 분리한 후에는, 도 2e에 도시된 바와 같이, 상 기 각 스토리지 노드 사이의 캐패시터 층간 절연막(106)을 습식 식각 등을 통해 선택적으로 제거하고, 상기 캐패시터 하부 전극(114)의 위를 포함하여, 이러한 캐패시터 하부 전극(114)이 형성된 반도체 기판(100)의 전면에 캐패시터 유전체막(116) 및 캐패시터 상부 전극(118)을 순차 형성하여, 최종적으로 본 실시예에 따라 캐패시터, 예를 들어, 실린더형 캐패시터를 형성한다.
상기 캐패시터 유전체막(116)은 종래부터 캐패시터 유전체막으로 통상적으로 사용되던 모든 물질을 이용하여 일반적인 캐패시터 유전체막의 증착 방법에 따라 형성할 수 있으며, 상기 캐패시터 상부 전극(118) 역시, 종래부터 캐패시터 상부 전극으로 통상적으로 사용되던 모든 물질, 예를 들어, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드, 백금 또는 루테늄 등을 사용하여, 일반적인 캐패시터 상부 전극의 증착 방법에 따라 형성할 수 있다.
다만, 상기 캐패시터 층간 절연막(106)을 선택적으로 제거하기 위한 습식 식각 공정에서, 특히, 캐패시터의 에스팩트 비가 크게 되면, 응력에 의해 각 캐패시터 하부 전극(114)이 기울어져 브리지가 발생할 경우도 있기 때문에, 이를 방지하기 위해, 상기 캐패시터 층간 절연막(106)을 선택적으로 제거하기 전에 캐패시터 하부 전극(114)에 대한 열처리를 진행할 수도 있다. 그런데, 이러한 열처리 공정에 의해 주변회로 영역 트렌지스터의 저항이 증가하는 것을 방지하기 위해, 상기 열처리 공정은 N2 또는 Ar 등의 비활성 가스 분위기 하에서 500-650℃의 저온으로 진행함이 바람직하다.
또한, 상기 캐패시터 하부 전극(114)으로 티타늄 나이트라이드막을 이용하는 경우, 이러한 캐패시터 하부 전극(114) 내의 불순물을 보다 효율적으로 제거하기 위해, 상기 열처리 공정은 NH3 가스를 추가한 분위기 하에서 진행함이 더욱 바람직하다.
상기한 바와 같이, 본 발명에 따르면, 캐피시터 하부 전극과 컨택 플러그 사이에 오믹 컨택을 이루어 저항을 낮추기 위한 금속 실리사이드막을 양호하게 형성할 수 있는 동시에, 이러한 금속 실리사이드막의 형성 공정 중, 주변회로 영역 트렌지스터의 저항이 증가하는 것을 방지할 수 있다.
이에 따라, 본 발명은 반도체 소자의 동작 속도 향상 및 전기적 특성 개선에 크게 기여할 수 있다.

Claims (5)

  1. 소정의 하부 구조 및 컨택 플러그가 형성된 반도체 기판 위에 캐패시터 층간 절연막을 형성하는 단계;
    상기 캐패시터 층간 절연막 상에 상기 컨택 플러그를 개방하는 컨택홀을 형성하는 단계;
    상기 컨택홀이 형성된 캐패시터 층간 절연막의 전면에 금속 실리사이드막을 원자층 증착법(ALD)으로 증착하는 단계; 및
    상기 금속 실리사이드막 위에 캐패시터 하부 전극을 형성하는 단계를 포함하는 캐패시터 형성 방법.
  2. 제 1 항에 있어서, 상기 캐패시터 하부 전극의 형성 단계 후에,
    상기 캐패시터 층간 절연막의 상부면 위에 있는 상기 금속 실리사이드막 및 캐패시터 하부 전극을 제거하는 단계;
    상기 캐패시터 층간 절연막을 선택적으로 제거하는 단계; 및
    상기 캐패시터 하부 전극 위에 캐패시터 유전체막 및 캐패시터 상부 전극을 순차 형성하는 단계를 더 포함하는 캐패시터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 금속 실리사이드막은 티타늄 실리사이드막이고, 상기 캐패시터 하부 전극은 티타늄 나이트라이드로 이루어지는 캐패시터 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 캐패시터 상부 전극은 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드, 백금 또는 루테늄으로 이루어지는 캐패시터 형성 방법.
  5. 제 2 항에 있어서, 상기 캐패시터 층간 절연막을 선택적으로 제거하기 전에, 상기 캐패시터 하부 전극에 대하여 500-650℃로 열처리하는 단계를 더 포함하는 캐패시터 형성 방법.
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