DE102008059871A1 - Feuchtigkeitsbarrierenkondensatoren in Halbleiterkomponenten - Google Patents

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Abstract

Es werden Strukturen und Verfahren zur Bildung eines Feuchtigkeitsbarrierenkondensators an einer Halbleiterkomponente offenbart. Der Kondensator befindet sich an der Peripherie eines Halbleiterchips und enthält eine elektrisch mit einem Spannungsknoten verbundene innere Platte, eine äußere Platte mit Rippen zur elektrischen Verbindung mit einem anderen Spannungsknoten.

Description

  • Die vorliegende Erfindung betrifft allgemein elektronische Anordnungen und insbesondere Feuchtigkeitsbarrierenkondensatoren in Halbleiterkomponenten.
  • Halbleiteranordnungen werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiteranordnungen weisen auf integrierte Schaltungen, die auf Halbleiterwafern durch Ablagern vieler Arten von Dünnfilmen aus Material über den Halbleiterwafern und Strukturieren der Dünnfilme aus Material zur Bildung der integrierten Schaltungen gebildet werden.
  • In der Halbleiteranordnungstechnologie gibt es das Bedürfnis, viele verschiedene Funktionen auf einem einzigen Chip zu integrieren, z. B. analoge und digitale Schaltkreise auf demselben Chip herzustellen. Bei solchen Anwendungen werden zur Speicherung einer elektrischen Ladung extensiv große Kondensatoren verwendet. Sie weisen eine relativ große Größe auf, da sie abhängig von der Kapazität mehrere hundert Mikrometer breit sind, also viel größer als ein Transistor oder eine Speicherzelle. Dementsprechend nehmen solche großen Kondensatoren wertvolle Siliziumfläche ein, wodurch die Produktkosten steigen. Solche großen Kondensatoren werden in der Regel als Entkopplungskondensatoren für Mikroprozessoreinheiten (MPU), HF-Kondensatoren in Hochfrequenzschaltungen und Filter- und Analogkondensatoren in Mischsignalprodukten verwendet.
  • Eines der Ziele bei der Herstellung elektronischer Komponenten ist die Verbesserung der Produktgeschwindigkeit. Eine Art der Verbesserung der Produktgeschwindigkeit ist das Verringern der parasitären Verbindungskapazität. Daher hat die Halbleiterindustrie zunehmend low-k-Materialien (d. h. Materialien mit einem niedrigen k-Wert) verwendet. Die Einführung von low-k-Materialien führt jedoch zu einer Anzahl von Zuverlässigkeitsproblemen. Zum Beispiel können sich Mikro-Unterbrechungen oder Nanovertiefungen, die am Rand des Chips nach der Zerteilung vorhanden sind, leicht durch die low-k-Materialschichten ausbreiten und führen zu strukturellen Defekten, Delaminationen oder Zerstörung. Ähnlich kann Feuchtigkeit aus der Atmosphäre durch die porösen low-k-Materialschichten in den aktiven Anordnungsbereich absorbiert werden. Diese Feuchtigkeit kann in dem Halbleiterchip vorliegende Metallmaterialien oxidieren und auch zu einem Driften der Produktleistungsfähigkeit während des Betriebs führen. Daher werden zusätzliche Strukturen, die wertvolle Chipfläche einnehmen, zu dem Chip hinzugefügt, um diese nachteiligen Effekte zu vermeiden.
  • In der Technik werden somit kosteneffektive Verfahren zur Bildung von Halbleiterchips mit vergrößerter Funktionalität, guter Zuverlässigkeit, aber ohne signifikante Benutzung von Chipfläche, benötigt.
  • Diese und andere Probleme werden durch Ausführungsformen der vorliegenden Erfindung im allgemeinen gelöst oder umgangen, und es werden im allgemeinen technische Vorteile erzielt.
  • Ausführungsformen der Erfindung weisen auf Verfahren und Strukturen zur Bildung von Feuchtigkeitsbarrierenkondensatoren an einem äußeren Bereich eines Halbleiterchips. Gemäß einer Ausführungsform der vorliegenden Erfindung weist die Struktur einen äußeren Bereich und einen inneren Bereich auf, wobei der äußere Bereich eine neben dem inneren Bereich angeordnete innere Kondensatorplatte aufweist, wobei die innere Kondensatorplatte elektrisch mit einem Spannungsknoten in den aktiven Schaltkreisen verbunden ist. Zwischen der inneren Kondensatorplatte und einem Vereinzelungsbereich (beispielsweise einem Vereinzelungsrahmen, beispielsweise einem Sägerahmen) ist eine äußere Kondensatorplatte angeordnet, wobei die äußere Kondensatorplatte Rippen zum elektrischen Verbinden der äußeren Kondensatorplatte mit den aktiven Schaltkreisen aufweist, sowie Durchkontaktierungen und Metalleitungen zum kapazitiven Koppeln mit der inneren Kondensatorplatte.
  • Im obigen wurden relativ allgemein die Merkmale von Ausführungsformen der vorliegenden Erfindung skizziert, damit die folgende ausführliche Beschreibung der Erfindung besser verständlich wird. Es werden im folgenden zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Für Fachleute sollte erkennbar sein, daß die Konzeption und spezifischen Ausführungsformen, die offenbart werden, ohne weiteres als Grundlage zum Modifizieren oder Entwerfen anderer Strukturen oder Prozesse zum Ausführen derselben Zwecke der vorliegenden Erfindung benutzt werden können. Außerdem sollte für Fachleute erkennbar sein, daß solche äquivalenten Konstruktionen nicht von dem in den angefügten Ansprüchen dargelegten Gedanken und Schutzumfang der Erfindung abweichen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verwiesen. Es zeigen:
  • 1, die 1a bis 1d enthält, eine Ausführungsform eines Chips mit einem Feuchtigkeitsbarrierenkondensator, wobei 1a eine Draufsicht des Chips mit dem Kondensator darstellt, 1b eine vergrößerte Draufsicht eines Teils des in 1a dargestellten Kondensators darstellt und 1c und 1d Querschnitte eines Teils des in 1a dargestellten Kondensators darstellen;
  • 2, die 2a und 2b enthält, die Verwendung eines Feuchtigkeitsbarrierenkondensators gemäß Ausführungsformen der vorliegenden Erfindung, wobei 2a einen Querschnitt des Feuchtigkeitsbarrierenkondensators nach beschleunigtem Testen oder Betrieb darstellt und 2b die Kapazitätsänderung nach beschleunigtem Test oder Betrieb relativ zu einer Änderung des Maßes der Oxidation der Kondensatorplatten darstellt;
  • 3, die 3a und 3b enthält, eine vergrößerte Draufsicht des in 1a dargestellten Feuchtigkeitsbarrierenkondensators in verschiedenen Ausführungsformen der Erfindung;
  • 4 Draufsichten des Chips, die strukturelle Ausführungsformen eines Feuchtigkeitsbarrierenkondensators darstellen;
  • 5 einen vergrößerten Querschnitt eines Teils eines Feuchtigkeitsbarrierenkondensators gemäß einer Ausführungsform der Erfindung;
  • 6, die 6a bis 6c enthält, Feuchtigkeitsbarrierenkondensatoren in verschiedenen Ausführungsformen der Erfindung;
  • 7, die 7a bis 7g enthält, ein Verfahren zur Herstellung des Feuchtigkeitsbarrierenkondensators in verschiedenen Herstellungsphasen gemäß Ausführungsformen der Erfindung;
  • 8, die 8a und 8b enthält, Flußdiagramme der Bildung eines Metall- und/oder Durchkontaktierungsniveaus des Feuchtigkeitsbarrierenkondensators gemäß Ausführungsformen der Erfindung;
  • 9, die 9a bis 9d enthält, ein Verfahren zur Herstellung des Feuchtigkeitsbarrierenkondensators in verschiedenen Herstellungsphasen gemäß Ausführungsformen der Erfindung; und
  • 10 eine Ausführungsform des in 9 beschriebenen Feuchtigkeitsbarrierenkondensators gemäß Ausführungsformen der Erfindung.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich im allgemeinen, soweit es nicht anders angegeben ist, auf entsprechende Teile. Die Figuren sind so gezeichnet, daß die relevanten Aspekte der Ausführungsformen deutlich dargestellt werden, und sind nicht unbedingt maßstabsgetreu.
  • Die Herstellung und Verwendung der zur Zeit bevorzugten Ausführungsformen werden nachfolgend ausführlich besprochen. Es versteht sich jedoch, daß die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen Ausführungsformen veranschaulichen lediglich spezifische Arten der Herstellung und Verwendung der Erfindung und begrenzen nicht den Schutzumfang der Erfindung.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich als Struktur und Verfahren zur Bildung eines Feuchtigkeitsbarrierenkondensators. Bei verschiedenen Ausführungsformen vermeidet die Erfindung die Verwendung zusätzlicher Maskenschritte bei der Bildung eines Kondensators an der Peripherie eines Chips. Der Peripheriekondensator weist außerdem auf eine Feuchtigkeitsbarrierenschicht zur Verhinderung der Diffusion von Feuchtigkeit in die aktiven Bereiche des Chips. Bei verschiedenen Ausführungsformen integriert die Erfindung mehrere Funktionalitäten in eine einzige Struktur. Daher kann der Feuchtigkeitsbarrierenkondensator in einer Anzahl von Halbleiterkomponenten verwendet werden. Beispiele für solche Komponenten wären ein System auf Chip (SoC), Mikroprozessoreinheiten (MPU), Hochfrequenzschaltungen und Mischsignalprodukte.
  • Große Kondensatoren wie etwa Metall-Isolator-Metall-Kondensatoren (MIM) sind Planarkondensatoren und weisen in der Regel zwei Metallplatten auf, die um ein Kondensatordielektrikum herum geschichtet sind, das parallel zu einer Halbleiter-Waferoberfläche ist. Der Kondensator wird durch einen Maskierungs- und Strukturierungsschritt gebildet und führt Prozeßkomplexität und Kosten ein. Zum Beispiel wird die obere Kondensatormetallplatte durch eine planare Ablagerung eines leitfähigen Materials und lithographisches Strukturieren und Ätzen des leitfähigen Materials unter Verwendung eines reaktiven Ionenätzprozesses (RIE) gebildet. Bei verschiedenen Ausführungsformen der vorliegenden Erfindung überwindet die vorliegende Erfindung die Kostenbegrenzungen der Bildung großer Kondensatoren durch Verwendung parasitärer Strukturen. Parasitäre Strukturen verwenden keine zusätzlichen Masken- oder Prozeßschritte und werden während des Herstellungsprozesses auf natürliche Weise gebildet.
  • Feuchtigkeit in der Umgebung kann durch die dichten oder porösen low-k-Materialschichten in die aktiven Anordnungsbereiche diffundieren. Die diffundierte Feuchtigkeit kann beide Verbindungen angreifen, wodurch vergrößerter Widerstand oder auch ein Versagen in Extremfällen verursacht wird. Die diffundierte Feuchtigkeit kann auch mobile Ladung (wie etwa Na) in das Gateoxid einführen, was zu Änderungen der Anordnungsstatik und daher des Produktverhaltens führt. Bei einem Verfahren zur Lösung dieses Problems wird eine kontinuierliche Metallschicht gebildet, die eine Wand oder Barriere für das Eindringen von Feuchtigkeit bildet. In der Praxis werden zwei kontinuierliche Schichten einer Feuchtigkeitsbarriere an der Peripherie des Chips gebildet. Dies verbraucht jedoch kostbare Grundfläche auf dem Chip, ohne einen funktionalen Teil der Schaltkreise zu bilden.
  • Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese Beschränkungen durch Kombinieren der Funktionalität einer Feuchtigkeitsbarrierenschicht und eines Kondensators. Für beide diese Funktionen wird eine einzige Struktur verwendet und daher der verbrauchte Platz reduziert. Ferner erzielt die Erfindung dies bei verschiedenen Ausführungsformen ohne zusätzliche Masken- oder Prozeßschritte.
  • Eine strukturelle Ausführungsform der Erfindung wird zuerst unter Verwendung von 1 beschrieben. Die Chipfunktionalität während der Lebensdauer des Produkts und ein Chipquerschnitt in der Nähe oder nach der Lebensdauer sind in 2 dargestellt. Unter Verwendung von 3 bis 6 und 10 werden dann verschiedene strukturelle Ausführungsformen beschrieben. Unter Verwendung von 7 und 9 und der Flußdiagramme von 8 werden Ausführungsformen der Verfahren zur Herstellung der Ausführungsformen beschrieben.
  • In 1, die 1a bis 1d enthält, ist eine Ausführungsform der Erfindung dargestellt. 1a zeigt eine Draufsicht eines Chips, 1b eine vergrößerte Draufsicht des in 1a gezeigten Chips, 1c einen Querschnitt eines Teils des in 1a gezeigten Chips entlang der Schnittlinie AA' und 1d einen Querschnitt eines Teils des in 1a gezeigten Chips entlang der Schnittlinie BB'.
  • 1a zeigt eine obere Querschnittsansicht des Chips 10 und der (nicht maßstabsgetreu gezeigte) Chip 10 enthält darin angeordnete aktive Schaltkreise 100. Die aktiven Schaltkreise 100 enthalten die aktiven Anordnungsbereiche und weisen auf notwendige Transistoren, Widerstände, Kondensatoren, Induktivitäten oder andere zur Bildung von integrierten Schaltungen verwendete Komponenten. Zum Beispiel können die aktiven Bereiche, die Transistoren (z. B. CMOS-Transistoren) aufweisen, voneinander durch Isolationsbereiche, z. B. flache Grabenisolation, getrennt werden.
  • Als nächstes wird eine Metallisierung über den aktiven Anordnungsbereichen gebildet, um die aktiven Anordnungen elektrisch zu kontaktieren und zu verbinden. Die Metallisierung und aktiven Anordnungsbereiche bilden zusammen eine abgeschlossene funktionale integrierte Schaltung. Anders ausgedrückt, können die elektrischen Funktionen des Chips 10 durch die miteinander verbundenen aktiven Schaltkreise 100 ausgeführt werden. Bei Logikanordnungen kann die Metallisierung viele Schichten, z. B. neun oder mehr Schichten, aus Kupfer oder alternativ aus anderen Metallen aufweisen. Bei Speicheranordnungen wie etwa DRAM kann die Anzahl der Metallebenen kleiner sein und kann Aluminium sein.
  • Eine vergrößerte Draufsicht des Chips 10 ist in 1b dargestellt (Bereich 350 von 1a). Wie in 1a und 1b dargestellt, wird der Chip 10 von einem Vereinzelungsrahmen (beispielsweise einen Sägerahmen) 20 umgeben, der während der Zerteilung des Chips von dem Wafer oder Substrat verwendet wird. Die Peripherie des Chips 10 weist ferner einen optionalen Bruchstop 30 neben dem Vereinzelungsrahmen 20 bzw. Vereinzelungskanal. Die Peripherie des Chips 10 weist ferner eine äußere Kondensatorplatte 200 auf, die eine innere Kondensatorplatte 300 umgibt. Die äußere Kondensatorplatte 200, die innere Kondensatorplatte 300 und der optionale Bruchstop 30 sind in eine erste isolierende Schicht 40 eingebettet. Die äußere Kondensatorplatte 200 wird durch Rippen oder Finnen 210 mit den aktiven Schaltkreisen 100 verbunden. Bei bestimmten Ausführungsformen kann die äußere Kondensatorplatte 200 die Merkmale des optionalen Bruchstops 30 aufweisen, wodurch die Bildung eines separaten optionalen Bruchstops 30 vermieden wird. Die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 weisen Metalleitungen und Durchkontaktierungen auf, die in mehreren Metall- und Durchkontaktierungsebenen angeordnet sind. Bei verschiedenen Ausführungsformen der Erfindung sind diese Metalleitungen und die Durchkontaktierungen vorzugsweise als ununterbrochene metallgefüllte Leitungen oder Graben alle um den Umfang des Chips herum ausgelegt und aufgebaut. Ferner sind die Metalleitungen und die Durchkontaktierungen auch ununterbrochen und bilden vertikal eine Wand oder Barriere für das Eindringen von Feuchtigkeit. Folglich bilden diese ununterbrochenen Metall- und Durchkontaktierungsleitungen der äußeren Kondensatorplatte 200 und der inneren Kondensatorplatte 300 eine kontinuierliche Wand oder Barriere sowohl entlang der Peripherie der Chips als auch vertikal in den Verbindungsbereichen. Somit bilden die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 eine Barriere für das Eindringen von Feuchtigkeit.
  • Bei bestimmten Ausführungsformen bilden nur die Metalleitungen und die Durchkontaktierungen, die in der äußeren Kondensatorplatte 200 und in der Nähe des optionalen Bruchstops 30 oder des Vereinzelungsrahmens 20 angeordnet sind, eine kontinuierliche Wand oder Barriere.
  • Vertikale Querschnitte eines Teils des Chips 10 (Schnittlinie AA' in 1a) sind in 1c und 1d dargestellt (Schnittlinie BB' in 1a). Wie dargestellt, weist der Rand des Chips den Vereinzelungsrahmen 20 auf. Der Chipquerschnitt zeigt die verschiedenen Ebenen der Metallisierung. Die fünf Metallebenen, die M1, M2, M3, M4 und M5 aufweisen, sind vertikal übereinander gestapelt und werden mittels Kontakt- und Durchkontaktierungsebenen V1, V2, V3, V4 und V5 verbunden. Bei anderen Ausführungsformen kann eine größere oder kleinere Anzahl von Metall- und Durchkontaktierungsebenen verwendet werden.
  • Der optionale Bruchstop 30, die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 werden in eine erste Isolationsschicht 40, eine zweite Isolationsschicht 41 und eine dritte Isolationsschicht 42 auf einem Substrat 43 eingebettet. Die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 bilden einen parasitären Kondensator an der Peripherie des Chips. Die äußere Kondensatorplatte 200 weist eine zusätzliche Struktur auf, die eine Feuchtigkeitsbarriere 400 bildet. Der optionale Bruchstop 30, die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 der Struktur werden aus den Metallebenen M1, M2, M3, M4 und M5 gebildet und durch die Kontakt- und Durchkontaktierungsebenen V1, V2, V3, V4 und V5 verbunden. Bei bestimmten Ausführungsformen kann die äußere Kondensatorplatte 200, die die Feuchtigkeitsbarrierenstruktur aufweist, auch zusätzlich als ein Bruchstop 30 dienen. Bei diesen Ausführungsformen kann der optionale Bruchstop 30 weggelassen werden.
  • Die ersten Kontakte oder Durchkontaktierungen 110 aus der ersten Durchkontaktierungsebene V1, die eine Vielzahl von Durchkontaktierungen verschiedener Entwürfe aufweist, sind über dem Substrat 43 angeordnet. Die ersten Durchkontaktierungen 110 sind in eine erste isolierende Schicht 40 eingebettet, wobei die erste isolierende Schicht 40 über dem Substrat 43 angeordnet ist. Das Substrat 43 ist ein Wafer oder eine Oxidschicht über dem Wafer.
  • Die erste isolierende Schicht 40 weist vorzugsweise SiO2, wie etwa Tetraethyloxysilan (TEOS) oder fluoriertes TEOS (FTEOS), auf, kann aber bei verschiedenen Ausführungsformen isolierende Materialien aufweisen, die in der Regel bei der Halbleiterherstellung für Schichten des Zwischenebenendielektrikums (Inter Layer Dielectric, ILD) verwendet werden, wie etwa dotiertes Glas (BPSG, PSG, BSG), Organosilikatglas (OSG), kohlenstoffdotierte Oxide (CDO), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG) oder isolierende low-k-Materialien, z. B. mit einer Dielektrizitätskonstante von etwa 4 oder weniger oder dielektrische Diffusionsbarrierenschichten oder Ätzstoppschichten wie etwa Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC) oder Siliziumcarbonitrid (SiCN), z. B. mit einer Dielektrizitätskonstante von etwa 4 oder mehr, oder Kombinationen oder mehrere Schichten davon, als Beispiele, aber nicht alternativ, kann die isolierende Materialschicht 40 andere Materialien aufweisen. Das ILD kann auch beispielsweise dichtes SiCOH oder ein poröses Dielektrikum mit einen k-Wert von etwa 3 oder weniger aufweisen. Das ILD kann auch ein ultra-low-k-Material (ULK) mit einem k-Wert von z. B. etwa 2,3 oder weniger aufweisen. Das ILD kann z. B. eine Dicke von etwa 500 nm oder weniger aufweisen, obwohl das ILD alternativ auch andere Dimensionen aufweisen kann.
  • Der Rasterabstand (Distanz zwischen individuellen Durchkontaktierungen) der ersten Kontakte oder Durchkontaktierungen 110 wird durch den für die konkrete Technologie definierten minimal zulässigen Abstand bestimmt. Um die kapazitive Kopplung zu maximieren, liegt der Rasterabstand zwischen den ersten Durchkontaktierungen 110 (sowie anderen Durchkontaktierungs- und Metallebenen) auf diesem minimal zulässigen Abstand. Die ersten Durchkontaktierungen 110 weisen eine äußere erste leitfähige Deckschicht und einen Kern mit einem ersten leitfähigen Material auf. Die erste leitfähige Deckschicht weist zum Beispiel CVD-Titannitrid und siliziumdotiertes Wolfram auf, obwohl die erste leitfähige Deckschicht bei anderen Ausführungsformen andere Materialien aufweisen kann, wie etwa Tantal, Tantalnitrid, Titan, Wolframnitrid, Ruthenium oder beliebige Kombinationen davon. Das erste leitfähige Material weist Wolfram auf, obwohl das erste leitfähige Material bei anderen Ausführungsformen andere geeignete Materialien aufweisen kann, wie etwa Kupfer, Aluminium, Wolfram, Tantal, Titannitrid, und Ruthenium.
  • Über der ersten Isolationsschicht 40 ist eine zweite Isolationsschicht 41 angeordnet. Zwischen der ersten und der zweiten Isolationsschicht 40 und 41 ist eine optionale Ätzstoppdeckschicht vorhanden (nicht gezeigt). Die zweite Isolationsschicht 41 weist vorzugsweise ein low-k-Dielektrikum zur Minimierung einer durch parasitäre Kapazitäten zwischen Durchkontaktierungen oder Metalleitungen entstehenden Verzögerung auf. Die zweite Isolatiosschicht 41 weist ein Material auf, das aus der Gruppe ausgewählt wird, die folgendes aufweist oder aus folgendem besteht: fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Glas (wie zum Beispiel Black DiamondTM, CoralTM, AuroraTM), Organo Silikatglas (OSG), wasserstoffdotiertes Glas, poröses kohlenstoffdotiertes Glas, poröses Siliziumdioxid, polymerische Dielektrika (z. B. FLARETM, SILKTM), F-dotierter amorpher Kohlenstoff, auf Silizium basierende polymerische Dielektrika wie etwa Wasserstoffsilsesquioxan (HSQ) und Methylsilsesquioxan (MSQ) sowie andere ultra-low-k-Materialien wie etwa poröses Silikatglas, Xerogel, Aerogel, nanogeclustertes Silika (NCS), poröses Organosilikatglas, poröse Organika. Die zweite Isolationsschicht 41 kann entweder Aufschleudermaterial sein oder durch Techniken wie etwa CVD abgelagert werden. Die zweite Isolationsschicht 41 kann zusätzlich individuelle Schichten für jede Metallebene aufweisen, wobei die individuellen Schichten in jeder Metallebene oder Durchkontaktierungsebene durch Ätzstoppdeckschichten und dielektrische Diffusionsbarrieren getrennt werden, um eine Kappe für die Metalleitungen bereitzustellen, wie etwa Siliziumnitrid (SiN), Siliziumcarbid (SiC), Siliziumcarbonitride (SiCN) oder andere geeignete dielektrische Barrierenschichten oder Kombinationen davon.
  • Die erste Metallebene M1, die die erste Metalleitung 120 aufweist, ist über den ersten Kontakten und Durchkontaktierungen 110 angeordnet und in die zweite isolierende Schicht 41 eingebettet. Der innere Kern der ersten Metalleitung 120 weist ein zweites leitfähiges Material und eine äußere zweite leitfähige Deckschicht zur Minimierung der Ausdiffusion des zweiten leitfähigen Materials während der nachfolgenden thermischen Verarbeitung auf. Das zweite leitfähige Material weist Kupfer auf, obwohl es bei bestimmten Ausführungsformen Aluminium, Wolfram, Silber, Gold oder andere leitfähige Materialien aufweisen kann. Die äußere zweite leitfähige Deckschicht weist ein Diffusionsbarrierenmetall wie etwa Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Wolframcarbonitrid (WCN), Ruthenium oder andere geeignete leitfähige Nitride oder Oxide, auf.
  • Über der ersten Metalleitung 120 sind zweite Durchkontaktierungen 130 angeordnet. Die zweiten Durchkontaktierungen 130 weisen einen Kupferkern mit einer äußeren Deckschicht vorzugsweise aus Tantalnitrid und Tantal auf, obwohl die zweiten Durchkontaktierungen 130 bei bestimmten Ausführungsformen Wolfram und äußere Deckschichten aus Titan und Titannitrid oder andere Metalldeckschichten oder Deckschichtkombinationen aufweisen.
  • Wie dargestellt, sind weitere Metallebenen in der zweiten isolierenden Schicht 41 angeordnet, die eine zweite Metalleitung 140, eine dritte Metalleitung 160 und eine vierte Metalleitung 180 aufweisen. Dritte Durchkontaktierungen 150 verbinden die zweiten Metalleitungen 140 mit den dritten Metalleitungen 160. Ähnlich verbinden vierte Durchkontaktierungen 170 die dritten Metalleitungen 160 und die vierten Metalleitungen 180.
  • Über der zweiten isolierenden Schicht 41 ist eine dritte isolierende Schicht 42 angeordnet. Die dritte isolierende Schicht 42 weist eine Siliziumdioxidschicht oder ein anderes, weniger poröses Material, auf. Die fünften Durchkontaktierungen 190 und die fünfte Metalleitung 180 werden in die dritte isolierende Schicht 42 eingebettet. Die dritte isolierende Schicht 42 wird durch eine (nicht gezeigte) Passivierungsschicht überdeckt.
  • Die dritte Isolationsschicht 42, die eine Siliziumdioxidschicht aufweist, ist gegenüber Diffusion oder Transport von Feuchtigkeit durch sie undurchlässig. Unterbrechungen oder Diskontinuitäten in den Metalleitungen sind in dieser Schicht daher möglich, ohne die Zuverlässigkeit des Chips 10 zu verschlechtern. Die zweite isolierende Schicht 41 ist jedoch porös und kann keine ausreichende Barriere für Feuchtigkeitstransport bereitstellen. Der Stapel von Metalleitungen (zum Beispiel M1 bis M4 und V2 bis V4) ist daher kontinuierlich, um ein Eindringen von Feuchtigkeit durch die poröse zweite isolierende Schicht 41 zu vermeiden.
  • In den Kondensatorplatten sind die Kontakte oder Durchkontaktierungen V1, V2, V3, V4 und V5 vorzugsweise als ununterbrochene Leitungen oder Gräben in den minimalen Dimensionen der jeweiligen Durchkontaktierungsebene ausgelegt. Es können jedoch auch andere Entwurfsvarianten, wie etwa Arrays von rechteckigen, quadratischen oder kreisförmigen oder länglichen Durchkontaktierungen mindestens in Teilen der Kondensatorstruktur oder Teilen der Feuchtigkeitsoxidationsbarrierenstruktur verwendet werden. Die oben erwähnten Durchkontaktierungsstrukturen können als Alternative größere Abmessungen als die minimalen Abmessungen der jeweiligen Ebenen verwenden.
  • Wie in 1a und 1d dargestellt, ist die äußere Kondensatorplatte 200 kontinuierlich und verhindert das Eindringen von Feuchtigkeit in die aktiven Schaltkreise 100 des Chips. Wie in 1d dargestellt weist die innere Kondensatorplatte 300 jedoch Diskontinuitäten oder Unterbrechungen auf. Diese Unterbrechungen befinden sich in Bereichen, in denen die Rippen oder Finnen 210 die aktiven Schaltkreise 100 elektrisch mit der äußeren Kondensatorplatte 200 verbinden. Die innere Kondensatorplatte 300 wird über die unteren Metallebenen (M1 bis M4) mit den aktiven Schaltkreisen 100 verbunden. Als Alternative kann die innere Kondensatorplatte 300 auch in Bereichen außerhalb der für die die äußere Kondensatorplatte 200 verbindenden Rippen oder Finnen 210 verwendeten Unterbrechungsbereiche über die oberste Metallebene verbunden werden.
  • Der Feuchtigkeitsbarrierenkondensator wird zum Beispiel betrieben, indem die äußere Kondensatorplatte 200 über die Rippen oder Finnen 210 mit Masse, und die innere Kondensatorplatte 300 mit einer gegebenen positiven Spannung oder mit einer gegebenen negativen Spannung verbunden wird.
  • Unter Verwendung von 2a und 2b wird nun eine Ausführungsform besprochen, die die Verwendung des Feuchtigkeitsbarrierenkondensators beschreibt.
  • Mit Bezug auf 2a weist die äußere Kondensatorplatte 200 eine Feuchtigkeitsbarriere 400 auf. Die Feuchtigkeitsbarriere 400 weist zusätzliche Durchkontaktierungen und einen zusätzlichen Bereich von Metalleitungen, der als Opferschicht hinzugefügt wird, auf. Bei verschiedenen Ausführungsformen der Erfindung weist die Feuchtigkeitsbarriere 400 ununterbrochene Metalleitungen und Durchkontaktierungen überall um den Umfang des Chips herum auf. Ferner sind die Metalleitungen und die Durchkontaktierungen der Feuchtigkeitsbarriere 400 ebenfalls ununterbrochen, wodurch vertikal eine Wand oder Barriere für das Eindringen von Feuchtigkeit gebildet wird. Während des Verlaufs des Betreibens des Produkts oxidiert die Feuchtigkeitsbarriere 400 und fängt etwaige Feuchtigkeit um sie ein. Ferner kann ein Teil der Opfermetalleitungen und Durchkontaktierungen der Feuchtigkeitsbarriere 400 teilweise oder vollständig aufgrund der Bildung eines Metalloxids durch Oxidation aufgebraucht werden. Zum Beispiel werden in 2a die äußeren Bereiche der äußeren Kondensatorplatte 200 relativ zu den Innenbereichen der äußeren Kondensatorplatte 200 aufgebraucht.
  • Das Ende der Lebensdauer eines Produkts unter normalem Betrieb wird in der Regel aus beschleunigten Tests bestimmt. Solche beschleunigte Tests können durchgeführt werden, um die Funktionalität des Feuchtigkeitsbarrierenkondensators zu testen. Unter solchen beschleunigten Tests erfährt der Chip einen Test bei intensiven Bedingungen. Zum Beispiel werden hohe Feuchtigkeitsgrade, eine hohe Belastungsspannung und höhere Temperaturen verwendet, um die Chipfunktionalität über einen Zeitraum zu testen. Beim Normalbetrieb wird erwartet, daß sich der Chip ähnlich wie bei beschleunigten Tests verhält, aber über einen längeren Zeitraum.
  • Während eines solchen Tests oxidiert die äußere exponierte Seite der Feuchtigkeitsbarriere 400, wodurch eine Metalloxidschicht 191 gebildet wird. Ein Maß für die Oxidation (Kurve 302), z. B. Dicke der Metalloxidschicht 191 aus TEM-, SEM-Messungen, nimmt mit der Zeit des Tests daher zu. Die äußere Kondensatorplatte 200 und die Feuchtigkeitsbarriere 400 können umentworfen werden, um die Oxidbildung in Bereichen jenseits der Feuchtigkeitsbarriere 400 zu minimieren. Zum Beispiel zeigt 2b eine Feuchtigkeitsbarriere 400 nach einem solchen Umentwurf, und daher zeigt die Kurve 303 von einem inneren Bereich der Feuchtigkeitsbarriere 400 eine vernachlässigbare Dickenänderung der Metalloxidschicht 191.
  • Bei verschiedenen Ausführungsformen ist die Feuchtigkeitsbarriere 400 so ausgelegt, daß sie nicht zu der Kapazität des Kondensators beiträgt. Wie in 2b dargestellt, ändert sich die Kapazität des parasitären Kondensators (Kurve 301) also während der Betriebslebensdauer des Produkts nicht.
  • 3 zeigt vergrößerte obere Querschnitte (z. B. Bereich 350 von 1a) gemäß Ausführungsformen des Feuchtigkeitsbarrierenkondensators.
  • Zunächst mit Bezug auf 3a können die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 in einer fingerartigen Struktur gestaffelt werden, um die Kapazität zwischen den beiden Leitungen zu vergrößern. Wie bei den verschiedenen Ausführungsformen in 3b dargestellt, können die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 ähnlich geeignete Formen und Muster aufweisen, um die Kapazität zwischen den beiden Platten zu vergrößern. Mit Bezug auf 3b sind die äußere Kondensatorplatte 200 und die innere Kondensatorplatte 300 zusammen mit den ununterbrochenen Leitungen 303 dargestellt. Bei verschiedenen Ausführungsformen sind die ununterbrochenen Leitungen 303 und die ununterbrochenen Peripherieleitungen 304, die die Durchkontaktierungen und Metalleitungen in mehreren Metall- und Durchkontaktierungsebenen aufweisen, sowohl entlang der Peripherie des Chips als auch vertikal ununterbrochen. Bei bestimmten Ausführungsformen sind jedoch nur die ununterbrochenen Peripherieleitungen 304, die in der Feuchtigkeitsbarriere 400 angeordnet sind, ununterbrochen.
  • 4 zeigt strukturelle Ausführungsformen des Feuchtigkeitsbarrierenkondensators. Mit Bezug auf 4 sind die Ränder der äußeren Kondensatorplatte 200 und der inneren Kondensatorplatte 300 abgefast, um durch sich senkrecht schneidende Metalleitungen gebildete Bereiche mit hoher Spannungsbelastung zu beseitigen.
  • Die gefasten Ränder können planar sein und durch den Schnitt von Metalleitungen oder Durchkontaktierungen in einer Orientierung von etwa 45° zueinander wie in 4 dargestellt gebildet werden. Bei bestimmten Ausführungsformen können die gefasten Ränder glatt sein (im Gegensatz zu winkelförmig wie in 4). Obwohl es nicht dargestellt ist, können bestimmte Ausführungsformen eine Ausrundung verwenden, um die die sich schneidenden Metalleitungen aufweisenden Ränder zu stärken. Bei anderen Ausführungsformen kann der gesamte Peripheriebereich oder der gesamte Chip auf krummlinige Weise entworfen werden. Damit kann man zum Beispiel belastungsbezogene Ausfallmechanismen minimieren.
  • Eine Ausführungsform der Erfindung, die einen vertikalen Querschnitt des Chips beschreibt, ist in 5 dargestellt. In 5 ist der Entwurf der Metalleitungen so optimiert, daß die parasitäre Kapazität zwischen einer äußeren Kondensatorplatte 200 und einer inneren Kondensatorplatte 300 vergrößert wird. Zum Beispiel koppelt in 5 eine erste Metalleitung 120 der inneren Kondensatorplatte 300 kapazitiv lateral sowohl an eine erste Metalleitung 120 der äußeren Kondensatorplatte 200 als auch vertikal an eine zweite Metalleitung 140 der äußeren Kondensatorplatte 200.
  • 6 zeigt Ausführungsformen der Erfindung, die kleinere Kondensatoren beschreiben. Bei der in l beschriebenen Ausführungsform ist der Kondensator ein einziger großer Kondensator. Es können jedoch auch mehrere kleinere Kondensatoren hergestellt werden, indem man die innere Kondensatorplatte 300 in eine Anzahl kleinerer diskontinuierlicher Leitungen auftrennt. Dies ist möglich, weil im Gegensatz zu der äußeren Kondensatorplatte die innere Kondensatorplatte nicht kontinuierlich sein muß. Zum Beispiel ist in 6a die innere Kondensatorplatte 300 (z. B. in 1a) in innere Kondensatorplatten 301 bis 304 aufgeteilt. Die äußere Kondensatorplatte kann immer noch eine einzige kontinuierliche Platte und mit Masse verbunden sein. Jede Kondensatorplatte der inneren Kondensatorplatten 301 bis 304 kann mit verschiedenen Knoten oder Schaltungsblöcken verbunden werden und unabhängig durch die aktiven Schaltkreise gesteuert werden. Ähnlich werden in 6b kleine innere Kondensatorplatten 311 bis 324 durch Aufteilen der inneren Kondensatorplatte 300 (z. B. in 1a) gebildet. Jede Kondensatorplatte der kleinen inneren Kondensatorplatten 311 bis 324 kann je nachdem, wie es von den aktiven Schaltkreisen benötigt wird, Differenzkapazität aufweisen. Bei Ausführungsformen mit individuellen inneren Kondensatorplatten (z. B. kleine innere Kondensatorplatten 311 bis 324 in 6b) benötigen die äußeren Kondensatorplatten 200 keine Rippen oder Finnen 210. Bei solchen Ausführungsformen können die äußeren Kondensatorplatten 200 zwischen den Abständen der inneren Platten über die Metalleitungen 211 der unteren Ebenen verbunden werden. Diese Verbindungen können auch in den low-k-Bereichen eingebettet sein und können Teil beliebiger der unteren Metallebenen sein. Beispielsweise sind in 6c die Metalleitungen 211 der unteren Ebene zwischen den kleinen inneren Kondensatorplatten 311–324 gebildet.
  • Ein Verfahren zur Bildung des Feuchtigkeitsbarrierenkondensators ist in 7 und in den Flußdiagrammen von 8 gemäß Ausführungsformen der Erfindung dargestellt.
  • Bei verschiedenen Ausführungsformen der Erfindung werden die Metall- und Durchkontaktierungsebenen unter Verwendung eines Einfach-Damaszener-Prozesses oder eines Doppel-Damaszener-Prozesses gebildet. Bei einem Einfach-Damaszener-Prozeß wird eine einzige Schicht aus isolierendem Material mit einer Struktur für leitfähige Strukturelemente, wie etwa leitfähige Leitungen, leitfähige Durchkontaktierungen, strukturiert. Im Gegensatz dazu werden bei einem Doppel-Damaszener-Prozeß die Durchkontaktierungen und Metalleitungen für leitfähige Strukturelemente strukturiert und in einem einzigen Füllschritt mit einem leitfähigen Material gefüllt.
  • 8a zeigt ein Flußdiagramm, das die Bildung einer einzigen Metall- oder Durchkontaktierungsebene unter Verwendung eines Einfach-Damaszener-Prozesses darstellt. Wenn ein Doppel-Damaszener-Prozeß verwendet wird, wird ein Prozeß, wie in dem Flußdiagramm in 8b dargestellt, verwendet.
  • Ein Beispiel für diesen Prozeß bei Verwendung des Einfach-Damaszener-Prozesses (8a) ist in 7a bis 7d für die Bildung der ersten Durchkontaktierungen 110 in der ersten Durchkontaktierungsebene V1 dargestellt. Mit Bezug auf 7a wird eine isolierende Schicht über einer Ätzstoppdeckschicht abgelagert. Die isolierende Schicht wird unter Verwendung von Lithographie strukturiert. Die während dieses Lithographieschritts verwendete Maske ist nicht zusätzlich, sondern der Metallisierungsebene für die aktiven Schaltkreise gemeinsam. 7a zeigt eine strukturierte erste isolierende Schicht 40 und 7b zeigt diese Schicht nach der Durchkontaktierungsbildung (über Füllung und Planarisierung). Die erste Metallebene M1 wird über der ersten Durchkontaktierungsebene V1 gebildet. 7c zeigt die Bildung der Metall-Eins-Struktur und 7d zeigt die Struktur nach dem Füllen von Metall und der nachfolgenden Planarisierung wie etwa CMP, wodurch die erste Metalleitung 120 gebildet wird. Vor der Metallfüllung wird eine zusätzliche Barrierenschicht (zur Verhinderung von Metalldiffusion) und eine Keimschicht für Elektroplattierung abgelagert.
  • Nachfolgende Metall- und Durchkontaktierungsebenen werden auf ähnliche Weise gebildet. Die Metallebenen M2, M3, M4 und die Durchkontaktierungsebenen V2, V3 und V4 sind in 7e dargestellt.
  • 7f bis 7g zeigen die Bildung der letzten Ebene der Metallisierung unter Verwendung eines Doppel-Damaszener-Prozesses (8b). Ein typischer Herstellungsprozeß kann einen Einfach-Damaszener-Prozeß oder einen Doppel-Damaszener-Prozeß oder Kombinationen davon beim Aufbau einer Vielzahl von Metall- und Durchkontaktierungsebenen verwenden. 7f zeigt die strukturierten Durchkontaktierungen und Metalleitungen der obersten Metallebene nach einer typischen Doppel-Damaszener-Strukturierungssequenz. Ein leitfähiges Metall wird elektroplattiert, um die Öffnung zu überfüllen. Das überfüllte leitfähige Metall wird unter Verwendung einer chemisch-mechanischen Polierung (7g) poliert. Nach den Metallisierungsschichten wird eine (nicht gezeigte) Passivierungsschicht abgelagert. Man beachte, daß die in 1a dargestellten Rippen oder Finnen 210 in diesem Schritt (fünfte Metallebene V5) gebildet werden und keinen unabhängigen Maskenschritt erfordern.
  • 9, die 9a bis 9d aufweist, zeigt eine weitere Ausführungsform der Erfindung und zeigt den Feuchtigkeitsbarrierenkondensator in verschiedenen Herstellungsphasen. Bei dieser Ausführungsform werden zusätzliche Maskenschritte verwendet, um die Kapazität des parasitären Kondensators zu verbessern. 10 zeigt eine konkrete Ausführungsform des in 9 beschriebenen Prozesses, wobei nur bestimmte Bereiche des Kondensators modifiziert werden. Bei dieser Ausführungsform wird mindestens ein Teil des low-k-Dielektrikums mit einem Dielektrikum mit höherem k ersetzt. Dieses Dielektrikum mit höherem k kann bei verschiedenen Ausführungsformen folgendes aufweisen oder aus folgendem bestehen: Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumcarbid (SiC), Siliziumkohlenstoffnitrid (SiCN), Aluminiumoxid (Al2O3), Tantaloxid (Ta2O5), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumoxidnitrid (HfSiON), Zirkonoxid (ZrO2), Zirkonsiliziumoxid (ZrSiO), Titanoxid (TiO2), Bariumstrontiumtitanat (BST), Strontiumwismuthtantalat (SBT), Bleizirkontitanat (PZT), Bleimagnesiumniobat (PMN) oder ein beliebiges anderes Material mit höherem k oder hohem k oder eine beliebige Kombination davon. Daher werden alle Metall- und Durchkontaktierungsebenen, die das low-k-Dielektrikum enthalten, zuerst hergestellt.
  • Mit Bezug auf 9a folgt der Prozeß den Herstellungsschritten wie in 7a bis 7e. Bei dieser Ausführungsform ist die letzte Metallebene, die das low-k-Dielektrikum (zweite Isolationsschicht 41) enthält, die Metallebene M4. Eine Hartmaskenschicht wird abgelagert und unter Verwendung eines Photoresists strukturiert. Die strukturierte Hartmaske 142 exponiert die zweite Isolationsschicht 41 zwischen der äußeren Kondensatorplatte 200 und der inneren Kondensatorplatte 300. Ein nachfolgendes Ätzen entfernt die zweite Isolationsschicht 41 zwischen der äußeren Kondensatorplatte 200 und der inneren Kondensatorplatte 300. Um Strukturprobleme zu minimieren, kann die Ätzung nur einen Teil der zweiten Isolationsschicht 41 entfernen. 9b zeigt den nach der Ätzung gebildeten Graben 143. Wie in 9c gezeigt, wird als nächstes eine vierte Isolationsschicht 44 in dem Graben 143 abgelagert. Die vierte Isolationsschicht 44 ist ein Dielektrikum mit hohem k, das so gewählt wird, daß die Kapazität des Feuchtigkeitsbarrierenkondensators maximiert wird. Die vierte Isolationsschicht 44 weist vorzugsweise ein Oxid aus Silizium auf, obwohl die vierte Isolationsschicht 44 bei anderen Ausführungsformen folgendes aufweisen kann oder aus folgendem bestehen kann: Nitride, Hafniumoxid, Aluminiumoxid, Titanoxid, Tantaloxid oder andere Dielektrika mit hohem k oder Kombinationen davon. Nach dem Füllen des Grabens 143 werden die überschüssige vierte Isolationsschicht 44 und die Hartmaskenschicht 142 durch eine Rückätzung oder durch einen CMP-Prozeß entfernt. Als nächstes werden die letzte Durchkontaktierung V5 und die letzten Metalleitungen (M5) wie gewöhnlich hergestellt. 9d zeigt den Feuchtigkeitsbarrierenkondensator nach der Herstellung der letzten Metallebene.
  • 10 zeigt eine Draufsicht einer Ausführungsform des in 9 beschriebenen Verfahrens. In 10 liegt die vierte Isolationsschicht 44 nur in bestimmten Bereichen des Kondensators vor.
  • Dies geschieht, um strukturelle oder mechanische Probleme insbesondere beim Ätzen der zweiten Isolationsschicht 41 (low-k-Materialschicht) zur Bildung des in 9b gezeigten Grabens 143 zu minimieren.
  • Obwohl Ausführungsformen der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben wurden, versteht sich, daß verschiedene Änderungen, Substitutionen und Abwandlungen hieran vorgenommen werden können, ohne von dem durch die angefügten Ansprüche definierten Gedanken und Schutzumfang der Erfindung abzuweichen. Zum Beispiel ist für Fachleute ohne weiteres erkennbar, daß viele der hier beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.
  • Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die in der Beschreibung beschriebenen konkreten Ausführungsformen von Prozeß, Maschine, Herstellung, Materialzusammensetzung, Mitteln, Verfahren und Schritten beschränkt werden. Für Durchschnittsfachleute ist aus der Offenbarung der vorliegenden Erfindung ohne weiteres erkennbar, daß Prozesse, Maschinen, Herstellung, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, die zur Zeit existieren oder später zu entwickeln sind, die im wesentlichen dieselbe Funktion wie die entsprechenden hier beschriebenen Ausführungsformen ausführen oder im wesentlichen dasselbe Ergebnis erzielen, gemäß der vorliegenden Erfindung benutzt werden können. Die angefügten Ansprüche sollen dementsprechend in ihrem Schutzumfang solche Prozesse, Maschinen, Herstellung, Materialzusammensetzungen, Mittel, Verfahren oder Schritte einschließen.

Claims (25)

  1. Halbleiterchip, aufweisend: einen inneren Bereich, wobei der innere Bereich aktive Schaltkreise aufweist; einen Peripheriebereich, der keine aktiven Schaltkreise enthält; eine in dem Peripheriebereich neben dem inneren Bereich angeordnete innere Kondensatorplatte, wobei die innere Kondensatorplatte elektrisch mit einem Spannungsknoten in den aktiven Schaltkreisen verbunden ist; und eine zwischen der inneren Kondensatorplatte und einem Chiprand angeordnete äußere Kondensatorplatte, wobei die äußere Kondensatorplatte elektrisch mit einem anderen Spannungsknoten in den aktiven Schaltkreisen verbunden ist und wobei die äußere Kondensatorplatte kapazitiv mit der inneren Kondensatorplatte gekoppelt ist.
  2. Halbleiterchip nach Anspruch 1, wobei die innere Kondensatorplatte und die äußere Kondensatorplatte einen einzigen großen Kondensator bilden.
  3. Halbleiterchip nach Anspruch 1 oder 2, ferner aufweisend einen zwischen der äußeren Kondensatorplatte und dem Rand angeordneten Bruchstop.
  4. Halbleiterchip nach einem der Ansprüche 1 bis 3, wobei die äußere Kondensatorplatte eine Feuchtigkeitsbarriere aufweist, wobei die Feuchtigkeitsbarriere zusätzliche Durchkontaktierungen und zusätzliche Längen und Breiten von Metalleitungen aufweist.
  5. Halbleiterchip nach Anspruch 4, wobei die innere Kondensatorplatte und die äußere Kondensatorplatte beide vertikal gestapelte Metalleitungen und Durchkontaktierungen aufweisen.
  6. Halbleiterchip nach Anspruch 5, wobei mindestens ein Teil der vertikal gestapelten Metalleitungen und der Durchkontaktierungen in einem isolierenden low-k-Material angeordnet ist.
  7. Halbleiterchip nach einem der Ansprüche 2 bis 6, wobei ein Teil der inneren Kondensatorplatte und der äußeren Kondensatorplatte durch ein isolierendes Material getrennt wird, wobei eine Dielektrizitätskonstante des isolierenden Materials größer oder gleich der von Siliziumdioxid ist und wobei ein entsprechender Teil zwischen der äußeren Kondensatorplatte und dem Chiprand durch ein isolierendes low-k-Material getrennt wird.
  8. Halbleiterchip nach Anspruch 6 oder 7, wobei die äußere Kondensatorplatte durch Rippen elektrisch verbunden wird, wobei mindestens ein Teil der Rippen über der inneren Kondensatorplatte angeordnet und in einen Oxidbereich oder Nitridbereich eingebettet ist und wobei sich die äußere Kondensatorplatte vertikal ohne Unterbrechung in den low-k-Materialbereich erstreckt.
  9. Halbleiterchip, aufweisend: einen inneren Bereich, wobei der innere Bereich aktive Schaltkreise aufweist; einen Peripheriebereich, der keine aktiven Schaltkreise enthält; neben dem innerem Bereich angeordnete innere Kondensatorplatten, wobei jede innere Kondensatorplatte elektrisch voneinander isoliert ist und wobei jede der inneren Kondensatorplatten individuell mit einem unabhängigen Spannungsknoten in den aktiven Schaltkreisen verbunden ist; und eine zwischen der inneren Kondensatorplatte und einem Chiprand angeordnete äußere Kondensatorplatte, wobei die äußere Kondensatorplatte elektrisch mit einem anderen Spannungsknoten in den aktiven Schaltkreisen verbunden ist und wobei die äußere Kondensatorplatte kapazitiv mit der inneren Kondensatorplatte gekoppelt ist.
  10. Halbleiterchip nach Anspruch 9, ferner aufweisend einen Bruchstop zwischen dem Chiprand und der äußeren Kondensatorplatte.
  11. Halbleiterchip nach Anspruch 9, ferner aufweisend: Metalleitungen zum elektrischen Verbinden der äußeren Kondensatorplatte mit dem anderen Spannungsknoten in den aktiven Schaltkreisen, und in der äußeren Kondensatorplatte angeordnete Durchkontaktierungen und Metalleitungen zur kapazitiven Kopplung mit den inneren Kondensatorplatten.
  12. Halbleiterchip nach Anspruch 11, ferner aufweisend: eine in der äußeren Kondensatorplatte angeordnete Feuchtigkeitsbarriere, wobei die Feuchtigkeitsbarriere zusätzliche Durchkontaktierungen und Metalleitungen aufweist, wobei mindestens ein Teil der Feuchtigkeitsbarriere in einem low-k-Materialbereich angeordnet ist.
  13. Halbleiterchip nach Anspruch 12, wobei sich der äußere Kondensator vertikal ohne Unterbrechung in dem low-k-Materialbereich erstreckt.
  14. Halbleiterchip mit einem äußeren Bereich und einem inneren Bereich, wobei der innere Bereich aktive Schaltkreise aufweist, wobei der äußere Bereich folgendes aufweist: eine neben dem inneren Bereich angeordnete innere Kondensatorplatte, wobei die innere Kondensatorplatte elektrisch mit einem Spannungsknoten in den aktiven Schaltkreisen verbunden ist; und eine zwischen der inneren Kondensatorplatte und einem Vereinzelungsbereich angeordnete äußere Kondensatorplatte, wobei die äußere Kondensatorplatte folgendes aufweist: Rippen zum elektrischen Verbinden der äußeren Kondensatorplatte mit den aktiven Schaltkreisen, erste Durchkontaktierungen und erste Metalleitungen zur kapazitiven Kopplung mit der inneren Kondensatorplatte und zweite Durchkontaktierungen und zweite Metalleitungen, wobei mindestens ein Teil der zweiten Durchkontaktierungen einen Metallkern aufweist und eine äußere Schicht ein Oxid des Metallkerns aufweist.
  15. Halbleiterchip nach Anspruch 14, wobei mindestens ein Teil der zweiten Durchkontaktierungen und zweiten Metalleitungen in einem low-k-Materialbereich angeordnet ist.
  16. Halbleiterchip nach Anspruch 15, wobei mindestens ein Teil der Rippen über der inneren Kondensatorplatte angeordnet und in einen Oxidbereich oder Nitridbereich eingebettet ist.
  17. Halbleiterchip nach Anspruch 16, wobei sich die äußere Kondensatorplatte vertikal ohne Unterbrechung in dem low-k-Materialbereich erstreckt.
  18. Verfahren zum Entwurf eines Feuchtigkeitsbarrierenkondensators, mit den folgenden Schritten: Bilden aktiver Schaltkreise in einem zentralen Bereich eines Chips; Bilden eines Kondensators in einem Peripheriebereich des Chips, wobei das Bilden des Kondensators das Bilden einer äußeren Platte und einer inneren Platte aufweist, wobei die äußere Platte neben einem Chiprand angeordnet ist und die innere Platte zwischen der äußeren Platte und den aktiven Schaltkreisen angeordnet ist; Bilden einer Feuchtigkeitsbarriere auf der äußeren Platte des Kondensators, wobei die Feuchtigkeitsbarriere einen exponierten äußeren Bereich neben dem Chiprand und einen gegenüberliegenden inneren Bereich von dem Chiprand weg aufweist; chronologisches Testen der Kapazität, eines Maßes der Oxidation des äußeren Bereichs und eines Maßes der Oxidation des inneren Bereichs; und Umentwerfen der Feuchtigkeitsbarriere, um das Maß der Oxidation an dem inneren Bereich zu minimieren, ohne die Kapazität des Kondensators zu ändern.
  19. Verfahren nach Anspruch 18, wobei ein Maß der Oxidation der Feuchtigkeitsbarriere eine Dicke eines Oxids eines leitenden Materials in der Feuchtigkeitsbarriere ist und wobei das Umentwerfen der Feuchtigkeitsbarriere zur Minimierung des Maßes der Oxidation an dem inneren Bereich ohne Ändern der Kapazität des Kondensators aufweist, eine notwendige Dicke des leitenden Materials in der Feuchtigkeitsbarriere zu bestimmen.
  20. Verfahren nach Anspruch 18, wobei die äußere Platte und die innere Platte vertikal in einen Stapel eingebettet sind, der eine low-k-Materialschicht und eine Schicht eines Materials mit einer Dielektrizitätskonstante von etwa der von Siliziumdioxid aufweist und wobei sich die äußeren Platten vertikal ohne Unterbrechung in der low-k-Materialschicht erstrecken.
  21. Verfahren nach Anspruch 20, wobei die äußere Platte durch eine Schicht des Materials mit der Dielektrizitätskonstante von etwa der von Siliziumdioxid mit den aktiven Schaltkreisen verbunden wird.
  22. Verfahren nach Anspruch 18, ferner mit dem Schritt des Herstellens einer Vielzahl von Chips, die die umentworfene Feuchtigkeitsbarriere und den Kondensator aufweisen.
  23. Verfahren zum Bilden eines Feuchtigkeitsbarrierenkondensators, mit den folgenden Schritten: Bilden einer äußeren Platte und einer inneren Platte eines parasitären Kondensators, wobei der Kondensator an der Peripherie eines Chiprands angeordnet ist; Bilden von elektrischen Verbindungen mit der äußeren Platte des Kondensators zu aktiven Schaltkreisen durch eine für Feuchtigkeit nicht poröse obere Schicht hindurch; Bilden von elektrischen Verbindungen mit der inneren Platte des Kondensators zu den aktiven Schaltkreisen; und Bilden einer Feuchtigkeitsbarrierenstruktur in der äußeren Platte des parasitären Kondensators.
  24. Verfahren nach Anspruch 23, wobei die äußeren Platte und die innere Platte und die Feuchtigkeitsbarrierenstruktur als Teil eines Metallisierungsprozesses gebildet werden und wobei das Bilden der äußeren Platte, der inneren Platte und der Feuchtigkeitsbarrierenstruktur keine zusätzlichen Masken oder Maskierungsschritte erfordert.
  25. Verfahren nach Anspruch 23 oder 24, wobei das Bilden der äußeren Platte und der inneren Platte des parasitären Kondensators das Bilden von Durchkontaktierungs- und Metallebenen aufweist, wobei das Bilden der Durchkontaktierungs- und Metallebenen folgendes aufweist: Ablagern einer optionalen Ätzstoppdeckschicht; Ablagern einer dielektrischen Materialschicht; Strukturieren der dielektrischen Materialschicht zur Bildung einer Apertur; Ablagern einer leitfähigen Deckschicht auf den exponierten Oberflächen der Apertur; Füllen der Apertur mit einem leitfähigen Material nach dem Ablagern der leitfähigen Deckschicht; und Polieren der gefüllten Apertur zur Bildung einer planaren Oberfläche.
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