DE102018110326A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE102018110326A1
DE102018110326A1 DE102018110326.3A DE102018110326A DE102018110326A1 DE 102018110326 A1 DE102018110326 A1 DE 102018110326A1 DE 102018110326 A DE102018110326 A DE 102018110326A DE 102018110326 A1 DE102018110326 A1 DE 102018110326A1
Authority
DE
Germany
Prior art keywords
substrate
region
semiconductor device
area
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018110326.3A
Other languages
English (en)
Other versions
DE102018110326B4 (de
Inventor
Gang Zhang
Kwang Soo Kim
Won Bong JUNG
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102018110326A1 publication Critical patent/DE102018110326A1/de
Application granted granted Critical
Publication of DE102018110326B4 publication Critical patent/DE102018110326B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

Eine Halbleitervorrichtung umfasst ein Peripherieschaltkreisgebiet (PERI) auf einem ersten Substrat (101) und Schaltkreisvorrichtungen (120) und einen Kontaktstöpsel (150), der sich auf dem ersten Substrat (101) in eine vertikale Richtung erstreckt; ein Speicherzellengebiet (CELL) auf einem zweiten Substrat (201), das über dem ersten Substrat (101) angeordnet ist und mit Speicherzellen (CELL); und ein Durchisolierungsgebiet (260), das durch das zweite Substrat (201) auf den Kontaktstöpsel (150) hindurchgeht und eine obere Oberfläche des Kontaktstöpsels (150) bedeckt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegenden erfindungsgemäßen Konzepte beziehen sich auf Halbleitervorrichtungen und Verfahren zur Herstellung derselben.
  • TECHNISCHER HINTERGRUND
  • Aufgrund einer steigenden Anforderung an Höchstleistungs-, Höchstgeschwindigkeits-, elektronischen Vorrichtungen und/oder multifunktionellen elektronischen Vorrichtungen, hat sich der Integrationsgrad in Halbleitervorrichtungen in elektronischen Geräten erhöht. Entsprechend der Tendenz zu einem hohen Integrationsgrad in Halbleitervorrichtungen wurden die Muster zum Herstellen der Halbleitervorrichtungen miniaturisiert. Hierdurch wird es immer schwieriger Fehler, die im Herstellungsprozess auftreten, zu vermeiden.
  • ZUSAMMENFASSUNG
  • Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts stellen eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit und ein Verfahren zum Herstellen derselben bereit.
  • Gemäß einiger Aspekte der vorliegenden erfindungsgemäßen Konzepte enthält eine Halbleitervorrichtung ein Peripherieschaltkreisgebiet auf einem ersten Substrat und enthält Schaltkreise und einen Kontaktstöpsel, der sich auf dem ersten Substrat in vertikaler Richtung erstreckt; ein Speicherzellengebiet auf einem zweiten Substrat über dem ersten Substrat und enthält Speicherzellen; und ein Durchisolierungsgebiet, das durch das zweite Substrat hindurch auf den Kontaktstöpsel geht und eine obere Oberfläche des Kontaktstöpsels bedeckt.
  • Gemäß einiger Aspekte der vorliegenden erfindungsgemäßen Konzepte enthält eine Halbleitervorrichtung ein erstes Gebiet auf einem ersten Substrat und enthält einen Kontaktstöpsel, der sich in einer Richtung senkrecht zum ersten Substrat erstreckt; ein zweites Gebiet auf einem zweiten Substrat über dem ersten Substrat und enthält Kanäle, die sich in eine Richtung senkrecht zu dem zweiten Substrat erstrecken; und ein Durchisolierungsgebiet auf dem Kontaktstöpsel, um den Kontaktstöpsel von dem zweiten Substrat elektrisch zu isolieren.
  • Gemäß einiger Aspekte der vorliegenden erfindungsgemäßen Konzepte enthält ein Verfahren zum Herstellen einer Halbleitervorrichtung das Ausbilden von Schaltkreisen, die einen Peripherieschaltkreis auf einem ersten Substrat bilden, das Ausbilden wenigstens eines Kontaktstöpsels, der sich in einer Richtung senkrecht zu dem ersten Substrat erstreckt; das Ausbilden eines zweiten Substrats, das mit dem wenigstens einen Kontaktstöpsel verbunden ist; abwechselndes Stapeln von Opferschichten und isolierenden Zwischenschichten auf dem zweiten Substrat; Ausbilden von Kanälen, die die Opferschichten und die isolierenden Zwischenschichten durchdringen; Ausbilden eines Durchisolierungsgebiets, das das zweite Substrat durchdringt, um mit dem wenigstens einen Kontaktstöpsel verbunden zu werden; und Ausbilden von Gateelektroden in einem Gebiet, von welchem die Opferschichten entfernt sind, nachdem die Opferschichten entfernt wurden.
  • Gemäß einiger Aspekte der vorliegenden erfindungsgemäßen Konzepte enthält eine Halbleitervorrichtung ein Peripherieschaltkreisgebiet mit Schaltkreisen auf einem ersten Substrat, eine Peripheriegebietisolierungsschicht darauf, und wenigstens einen Kontaktstöpsel, der sich durch die Peripheriegebietisolierungsschicht von dem ersten Substrat weg erstreckt. Ein Zellgebiet auf einem zweiten Substrat ist auf dem ersten Substrat mit der dazwischenliegenden Peripheriegebietisolierungsschicht gestapelt. Das Zellgebiet umfasst abwechselnd gestapelte Gateelektroden und isolierende Schichten, und Kanalgebiete, die sich von dem zweiten Substrat weg erstrecken. Ein Durchisolierungsgebiet erstreckt sich durch das zweite Substrat und über eine Oberfläche der Peripheriegebietsisolierungsschicht mit dem darauf angeordneten zweiten Substrat hinaus. Das Durchisolierungsgebiet ist von der Peripheriegebietsisolierungsschicht entfernt und kontaktiert direkt den wenigstens einen Kontaktstöpsel, um den wenigstens einen Kontaktstöpsel von dem zweiten Substrat elektrisch zu isolieren, und enthält keine leitfähigen Materialien, die die Schaltkreise auf dem ersten Substrat elektrisch verbinden.
  • Figurenliste
  • Die oben genannten und andere Aspekte, Eigenschaften und andere Vorteile der vorliegenden erfindungsgemäßen Konzepte werden noch klarer durch die folgende detaillierte Beschreibung in Verbindung mit den beiliegenden Figuren, in denen:
    • 1 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen ist;
    • 2 eine vergrößerte Ansicht des Gebiets ‚A‘ aus 1 ist;
    • 3 bis 5 schematische Querschnittsansichten einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen sind;
    • 6A und 6B schematische Draufsichten einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen sind; und
    • 7 bis 17 schematische Querschnittsansichten sind, die Verfahren zur Herstellung einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen darstellen.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte in Bezug auf die beiliegenden Figuren beschrieben.
  • Ein Element, das als „auf‟ oder „verbunden mit“ oder „benachbart zu“ einem anderen Element (zum Beispiel einer Schicht oder einem Substrat) bezeichnet wird, kann direkt an oder verbunden mit oder benachbart zu dem anderen Element sein, oder es können dazwischenliegende Elemente vorhanden sein. Wenn im Gegensatz dazu ein Element als „direkt auf“ oder „direkt verbunden mit“ oder „unmittelbar benachbart zu“ einem anderen Element bezeichnet wird, sind keine weiteren Zwischenelemente vorhanden. Die Ausdrücke erstes, zweites, und so weiter werden im Folgenden verwendet, um ein Element von einem anderen Element zu unterscheiden, wobei solche Elemente nicht durch diese Ausdrücke beschränkt werden. Auch räumlich relative Ausdrücke wie beispielsweise „darunter“, „unter“, „niedriger“, „höher“, „über“, „oberster“ und ähnliche umfassen verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung. Wenn beispielsweise in den Figuren eine Vorrichtung umgedreht dargestellt ist, können Elemente, die als „darunter“ oder „unterhalb“ anderer Elemente oder Eigenschaften beschrieben sind, würden diese dann „über“ den anderen Elementen oder Eigenschaften liegen. Wenn in den Figuren die gleichen Bezugszeichen verwendet werden, beziehen sich diese Bezugszeichen auf die gleichen Elemente und zur Vereinfachung der Beschreibung wird die Beschreibung solcher Elemente nicht wiederholt.
  • 1 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen. 2 zeigt eine vergrößerte Ansicht des Gebiets ‚A‘ aus 1.
  • Mit Bezug auf 1 enthält eine Halbleitervorrichtung 1000 ein erstes Substrat 101 und ein zweites Substrat 201, das über dem ersten Substrat 101 angeordnet und darauf gestapelt ist. Ein Peripherieschaltkreisgebiet PERI, ein erstes Gebiet, kann auf dem ersten Substrat 101 bereitgestellt sein, während ein Speicherzellengebiet CELL, ein zweites Gebiet, auf dem zweiten Substrat 201 bereitgestellt wird.
  • Das Peripherieschaltkreisgebiet PERI auf einem ersten Substrat 101 kann Schaltkreise 120 enthalten, die auf dem ersten Substrat 101 angeordnet sind, eine Peripheriegebietsisolationsschicht 190, die die Schaltkreise 120 umschließt, und Kontaktstöpsel 150 und untere Verdrahtungsstrukturen LW, die sich in eine Richtung von dem ersten Substrat 101 zu dem zweiten Substrat 201 darüber erstrecken.
  • Das erste Substrat 101 kann eine obere Oberfläche enthalten, die sich in einer x-Richtung und einer y-Richtung erstreckt. Das erste Substrat 101 kann ein Halbleitermaterial enthalten, wie beispielsweise einen Gruppen-IV-Halbleiter, einen Gruppen-III-V-Verbundhalbleiter, oder einen Gruppen-IV-VI-Verbundhalbleiter. Beispielsweise kann der Gruppen-IV-Halbleiter Silizium, Germanium oder Silizium-Germanium sein. Das erste Substrat 101 kann als Bulk-Wafer oder als epitaktische Schicht bereitgestellt sein. Das erste Substrat 101 kann Wannengebiete und Vorrichtungsisolationsgebiete mit Störstellen/Verunreinigungen enthalten.
  • Die Schaltkreise 120 können eine dielektrische Schaltkreisgateschicht 122, eine Schaltkreisgateelektrodenschicht 125, und eine Spacerschicht 124 enthalten. Ein Störstellengebiet 105 kann in dem ersten Substrat 101 auf gegenüberliegenden Seiten der Schaltkreisgateelektrodenschicht 125 angeordnet sein. Die dielektrische Schaltkreisgateschicht 122 kann Siliziumoxid enthalten, wobei die Schaltkreisgateelektrodenschicht 125 ein leitfähiges Material enthalten kann, wie beispielsweise ein Metall, polykristallines Silizium und/oder metallisches Silizid. Die Spacerschicht 124 kann auf gegenüberliegenden Seitenwänden der dielektrischen Schaltkreisgateschicht 122 ausgebildet sein und die Schaltkreisgateelektrodenschicht 125 kann beispielsweise unter der Verwendung von Siliziumnitrid ausgebildet werden.
  • Die Peripheriegebietsisolationsschicht 150 kann das erste Substrat 101 und die Schaltkreise 120 auf dem ersten Substrat 101 umschließen und kann zwischen dem ersten Substrat 101 und dem zweiten Substrat 201 angeordnet sein. Die Peripheriegebietsisolationsschicht 190 kann unter Verwendung eines Isolationsmaterials ausgebildet werden.
  • Die Kontaktstöpsel 150 können sich vertikal durch die Peripheriegebietsisolationsschicht 190 in einer Richtung von dem ersten Substrat 101 zu dem zweiten Substrat 201 hin erstrecken, zum Beispiel in eine z-Richtung. Die Kontaktstöpsel 150 können lokal in einem Gebiet des ersten Substrats 101 angeordnet sein und können in Reihen und Spalten angeordnet sein. Die Anzahl oder Quantität der Kontaktstöpsel 150 ist nicht auf die dargestellte beschränkt und kann in verschiedenen Ausführungsformen davon abweichen. Beispielsweise kann in beispielhaften Ausführungsformen ein einzelner Kontaktstöpsel 150 angeordnet sein. Die Kontaktstöpsel 150 können beispielsweise unter Verwendung von dotiertem polykristallinem Silizium oder einem Metall ausgebildet werden. In einigen Ausführungsformen können die Kontaktstöpsel 150 entsprechende einheitliche Elemente sein, die sich von dem ersten Substrat 101 zu dem zweiten Substrat 201 hin erstrecken.
  • Die unteren Verdrahtungsstrukturen LW können angeordnet sein, um die Schaltkreise 120 in dem Peripherieschaltkreisgebiet PERI mit dem Speicherzellengebiet CELL zu verbinden. Die unteren Verdrahtungsstrukturen LW können einen ersten unteren Kontakt LC1, eine erste untere Verdrahtungsleitung LM0, einen zweiten unteren Kontakt LC2, eine zweite untere Verdrahtungsleitung LM1, einen dritten unteren Kontakt LC3, und eine dritte untere Verdrahtungsleitung LM2 enthalten, die nacheinander von dem ersten Substrat 101 an gestapelt sind. Die Anzahl der Kontaktstöpsel und Verdrahtungsleitungen, die die unteren Verdrahtungsstrukturen LW bilden, können in beispielhaften Ausführungsformen voneinander abweichen. Die unteren Verdrahtungsstrukturen LW können ein Metall, wie beispielsweise Wolfram (W), Kupfer (Cu) und/oder Aluminium (Al) enthalten.
  • Das Speicherzellengebiet CELL auf einem zweiten Substrat 201 kann Gateelektroden 230 enthalten, die voneinander beabstandet in einer Richtung senkrecht zu einer oberen Oberfläche des zweiten Substrats 201 gestapelt sind, isolierende Zwischenschichten 220, die abwechselnd mit den Gateelektroden 230 gestapelt sind, Kanäle CH, die angeordnet sind um die Gateelektroden 230 zu durchdringen, eine erste Zellgebietsisolationsschicht 292 und eine zweite Zellgebietsisolationsschicht 294, die die Gateelektroden 230 umschließen, und obere Verdrahtungsstrukturen HW enthalten. Speicherzellen können vertikal (in der z-Richtung) entlang jedem der Kanäle CH angeordnet sein, um entsprechende Speicherzellenstrings auszubilden.
  • Das zweite Substrat 201 kann eine obere Oberfläche enthalten, die sich in die x-Richtung und die y-Richtung erstreckt. Das zweite Substrat 201 kann die gleiche oder ähnliche Größe aufweisen wie das erste Substrat 101, oder kann in einer oder mehreren Dimensionen kleiner sein als das erste Substrat 101. Das zweite Substrat 201 kann ein Halbleitermaterial, wie ein Gruppen-IV-Halbleitermaterial enthalten. Beispielsweise kann das zweite Substrat 201 als eine polykristalline Siliziumschicht bereitgestellt werden, ist jedoch nicht hierauf beschränkt und kann auch als epitaktische Schicht bereitgestellt werden. Das zweite Substrat 201 kann wenigstens ein Wannengebiet mit Störstellen enthalten. Beispielsweise kann eine Gesamtheit des zweiten Substrats 201 ein einzelnes p-Wannengebiet bilden. In diesem Fall kann ein Gebiet des ersten Substrats 101, das mit dem Kontaktstöpsel 150 verbunden ist, auch als ein p-Wannengebiet bereitgestellt sein. In anderen Worten kann das Gebiet des ersten Substrats 101 und ein Gebiet des zweiten Substrats 201, das mit dem Kontaktstöpsel 150 verbunden ist, als Gebiete mit Störstellen bereitgestellt werden, die den gleichen Leitfähigkeitstyp aufweisen, wobei die Erfindung nicht hierauf beschränkt ist.
  • Die Gateelektroden 230 können mit einem Abstand voneinander in einer Richtung senkrecht zu dem zweiten Substrat 201 gestapelt sein und können sich in verschiedene Längen in wenigstens eine Richtung, zum Beispiel in die x-Richtung, erstrecken. Die Gateelektroden 230 eines entsprechenden Speicherzellenstrings können Gates eines Grundauswahlselektors, eine Vielzahl an Speicherzellen, und einen Stringauswahltransistor in der Halbleitervorrichtung 1000 bilden. Die Anzahl der Gateelektroden 230 kann gemäß einer Kapazität der Halbleitervorrichtung 1000 variieren. Die Gateelektroden 230 können ein Metall, wie beispielsweise W, enthalten. Gemäß einer beispielhaften Ausführungsform können die Gateelektroden 230 polykristallines Silizium oder ein metallisches Silizidmaterial enthalten. In beispielhaften Ausführungsformen können die Gateelektroden 230 außerdem eine Diffusionsbarriereschicht enthalten. Beispielsweise kann die Diffusionsbarriereschicht Wolframnitrid (WN), Tantalnitrid (TaN), Titannitrid (TiN) oder Kombinationen davon enthalten.
  • Die isolierenden Zwischenschichten 220 können zwischen den Gateelektroden 230 angeordnet sein. Auf die gleiche Art wie die Gateelektroden 230 können die isolierenden Zwischenschichten 220 beabstandet voneinander in der z-Richtung senkrecht zu der oberen Oberfläche des zweiten Substrats 201 angeordnet sein und sich in x-Richtung erstrecken. Die isolierenden Zwischenschichten 220 können ein isolierendes Material, wie Siliziumoxid und Siliziumnitrid enthalten.
  • Die Kanäle CH können beabstandet voneinander auf dem zweiten Substrat 201 in Reihen und Spalten angeordnet sein. Die Kanäle CH können gitterförmig auf einer x-y-Ebene angeordnet sein oder können zickzackförmig in einer Richtung angeordnet sein. Die Kanäle CH können eine Zylinderform aufweisen und können eine schräge Seitenoberfläche aufweisen, die gemäß einem Aspektverhältnis in eine Richtung zum zweiten Substrat 201 hin schmäler werden.
  • Ein Kanalgebiet 240 kann in den Kanälen CH angeordnet sein. In den Kanälen CH kann das Kanalgebiet 240 ringförmig ausgebildet sein und die darin enthaltene Kanalisolationsschicht 250 umgeben, kann jedoch auch zylinderförmig sein, wie beispielsweise eine runde zylindrische Form oder eine prismaartige Form ohne der Kanalisolationsschicht 250 gemäß einer beispielhaften Ausführungsform. Das Kanalgebiet 240 kann in dem Bodenabschnitt davon mit der epitaktischen Schicht 210 verbunden sein. Das Kanalgebiet 240 kann ein Halbleitermaterial, wie beispielsweise polykristallines Silizium oder einkristallines Silizium enthalten. Das Halbleitermaterial kann als undotiertes Material oder Material mit p-Typ- oder n-Typ-Störstellen bereitgestellt sein. Das Kanalgebiet 240 kann mit den oberen Verdrahtungsstrukturen HW durch ein Kanalpad 255 verbunden sein.
  • In den Kanälen CH können die Kanalpads 255 in einem oberen Abschnitt des Kanalgebiets 240 angeordnet sein. Die Kanalpads 255 können auf oder eine obere Oberfläche der isolierenden Kanalschicht 250 bedeckend angeordnet sein und können mit dem Kanalgebiet 240 elektrisch verbunden sein. Die Kanalpads 255 können beispielsweise dotiertes polykristallines Silizium enthalten.
  • Eine dielektrische Gateschicht 245 kann zwischen den Gateelektroden 230 und dem Kanalgebiet 240 angeordnet sein. Die dielektrische Gateschicht 245 kann eine Tunnelschicht, eine Ladungsspeicherschicht, und eine Blockierschicht ausgehend von dem Kanalgebiet 240 nacheinander gestapelt enthalten. Die Tunnelschicht kann ermöglichen, dass eine Ladung zur Ladungsspeicherschicht tunnelt und kann beispielsweise Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxinitrid (SiON) oder Kombinationen davon enthalten. Die Ladungsspeicherschicht kann als Ladungseinfangschicht oder als leitfähige Floatinggateschicht bereitgestellt sein. Die Blockierschicht kann Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxinitrid (SiON), ein dielektrisches Material mit hohem k-Wert, oder Kombinationen davon enthalten. In beispielhaften Ausführungsformen erstreckt sich wenigstens ein Teil der dielektrischen Gateschicht 245 in einer horizontalen Richtung entlang der Gateelektroden 230.
  • Die epitaktische Schicht 210 kann auf dem zweiten Substrat 201 auf einem unteren Ende der Kanäle CH angeordnet sein und kann auf einer Seitenoberfläche wenigstens einer Gateelektrode 230 angeordnet sein. Die epitaktische Schicht 210 kann in einem vertieften Gebiet des zweiten Substrats 201 angeordnet sein. Eine Höhe der oberen Oberfläche der epitaktischen Schicht 210 kann höher sein als eine obere Oberfläche einer untersten Gateelektrode 230 und niedriger als eine untere Oberfläche einer zweiten untersten Gateelektrode 230, ist jedoch nicht hierauf beschränkt. In beispielhaften Ausführungsformen kann auf die epitaktische Schicht 210 verzichtet werden. In diesem Fall kann das Kanalgebiet 240 direkt mit dem zweiten Substrat 201 verbunden sein.
  • Die erste Zellgebietsisolationsschicht 292 und die zweite Zellgebietsisolationsschicht 294 kann auf dem oder das zweite Substrat 201, die Gateelektroden 230 auf dem zweiten Substrat 201 und die Peripheriegebietsisolationsschicht 190 bedeckend, angeordnet sein. Die erste Zellgebietsisolationsschicht 292 und die zweite Zellgebietsisolationsschicht 294 kann unter Verwendung eines isolierenden Materials ausgebildet werden.
  • Die oberen Verdrahtungsstrukturen HW können angeordnet sein um das Speicherzellengebiet CELL mit den Schaltkreisen 120 des Peripherieschaltkreisgebietes PERI zu verbinden. Beispielsweise können die oberen Verdrahtungsstrukturen HW angeordnet sein um die Kanalgebiete 240 des Speicherzellengebietes CELL mit den Schaltkreisen 120 des Peripherieschaltkreisgebietes PERI zu verbinden. Die oberen Verdrahtungsstrukturen HW können einen ersten oberen Kontakt HC1, einen Viakontakt VC, eine erste obere Verdrahtungsleitung HM0, einen zweiten oberen Kontakt HC2, eine zweite obere Verdrahtungsleitung HM1, einen dritten oberen Kontakt HC3, und eine dritte obere Verdrahtungsleitung HM2 nacheinander von dem zweiten Substrat 101 aus gestapelt, enthalten. Die erste obere Verdrahtungsleitung HM0 kann einer Bitleitung der Halbleitervorrichtung 1000 entsprechen oder kann als eine Verdrahtungsstruktur, die mit der Bitleitung verbunden ist, bereitgestellt sein. Die Anzahl der Kontaktstöpsel und Verdrahtungsleitungen, die die oberen Verdrahtungsstrukturen HW bilden, können sich in verschiedenen Ausführungsformen unterscheiden. Die oberen Verdrahtungsstrukturen HW können ein Metall, wie beispielsweise W, Cu und/oder Al enthalten.
  • Die Halbleitervorrichtung 1000 kann außerdem ein Durchisolierungsgebiet 260 und ein Verdrahtungsgebiet 265 enthalten, das angeordnet ist, um das zweite Substrat 201 zu durchdringen.
  • Das Durchisolierungsgebiet 260 und das Verdrahtungsgebiet 265 kann die Gateelektroden 230, die isolierenden Zwischenschichten 220 und das zweite Substrat 201 von einem oberen Bereich der Gateelektroden 230 durchdringen, um sich in einen oberen Bereich der Peripheriegebietsisolationsschicht 190 zu erstrecken, das heißt, sich über eine Oberfläche der Peripheriegebietsisolationsschicht 190 mit dem zweiten Substrat 201 darauf hinaus zu erstrecken. Das Durchisolierungsgebiet 260 und das Verdrahtungsgebiet 265 kann unter Verwendung desselben Ätzprozesses ausgebildet werden, um die im Wesentlichen gleiche Tiefe zu erreichen.
  • Das Verdrahten des Gebiets 265 ist bereitgestellt als Gebiet mit einer Verdrahtungsstruktur, um das Speicherzellgebiet CELL mit dem Peripherieschaltkreisgebiet PERI zu verbinden. Das Verdrahtungsgebiet 265 kann im wenigstens einem Gebiet zwischen den Kanälen CH in einem Gebiet angeordnet sein, in dem die Kanäle CH angeordnet sind. Das Verdrahtungsgebiet 265 kann ein isolierendes Material enthalten, und wenigstens ein Abschnitt der oberen Verdrahtungsstrukturen HW kann darin angeordnet sein. Beispielsweise kann eine Verdrahtungsstruktur die mit der Bitleitung des Speicherzellengebiets CELL verbunden ist, aus der oberen Verdrahtungsstruktur HW sich in ein inneres des Verdrahtungsgebiets 265 erstrecken. 1 zeigt einen Fall, in dem das Verdrahtungsgebiet 265 einen ersten unteren Kontakt HCl enthält, wobei die beispielhafte Ausführungsform nicht hierauf beschränkt ist.
  • Das Durchisolierungsgebiet 260 kann angeordnet sein, um die Gate Elektroden 230 in einem Randgebiet oder in der Peripherie der Gate-Elektroden 230 zu durchdringen, d.h. eher in einem Gebiet außerhalb als in einem zentralen Gebiet, um mit den Kontaktstöpseln 150 verbunden zu sein. Das Durchisolierungsgebiet 260 kann auf einem äußeren Gebiet des Verdrahtungsgebiets 265 in dem Speicherzellgebiet CELL angeordnet sein. Beispielsweise, wie in 1 dargestellt, kann das isolierende Gebiet 260 in einem Gebiet angeordnet sein, in dem sich die Gate-Elektroden 230 in verschiedene Längen erstrecken. Das Durchisolierungsgebiet 260 kann eine Struktur aufweisen, in der eine Gesamtheit davon mit einem isolierenden Material gefüllt ist. Das heißt das Durchisolierungsgebiet 260 enthält kein gleitfähiges Material das eine elektrische Verbindung mit Vorrichtungen des Peripherie-Schaltkreisgebiets PERI bereitstellt. Das heißt das zweite Substrat 101 kann elektrisch von den Kontaktstöpseln 150 isoliert sein. In beispielhaften Ausführungsformen kann das Durchisolierungsgebiet 260 unter Verwendung einer Vielzahl isolierender Schichten ausgebildet sein. In beispielhaften Ausführungsformen kann das Durchisolierungsgebiet 260 auf dem Kontaktstöpsel 150 angeordnet sein und kann angeordnet sein, um sich weiter in ein Gebiet zu erstrecken, in dem die Kontaktstöpsel 150 nicht angeordnet sind. Beispielsweise kann das Durchisolierungsgebiet 260 in x-Richtung verlängert ausgebildet sein, um sich über die Kontaktstöpsel 150 hinaus und in ein Gebiet mit einem Endabschnitt (z.B. das rechte Ende) des zweiten Substrats 101 zu erstrecken.
  • Das Durchisolierungsgebiet 260 kann eine Form aufweisen, in der sich das Durchisolierungsgebiet 260 in einer Richtung des unteren Abschnitts davon verschmälert (z.B. in eine Richtung zu dem ersten Substrat 101 hin). Zum Beispiel kann eine untere Oberfläche des Durchisolierungsgebiets 160 schmäler sein als eine obere Oberfläche, während eine erste Breite W1 in einem oberen Abschnitt des Durchisolierungsgebiets 260 größer sein kann als eine zweite Bereite W2 in dem unteren Abschnitt. Die erste Breite W1 kann gleich oder ähnlich einer dritten Breite W3 in dem oberen Abschnitt des Verdrahtungsgebiets 265 sein. Eine Höhe des Durchisolierungsgebiets 260 kann größer sein als die der Kanäle CH in z-Richtung. Die Form des Durchisolierungsgebiets 260 jedoch und relative Größen des Durchisolierungsgebiets 260 und des Verdrahtungsgebiets 265 sind jedoch nicht auf die in den Figuren dargestellten beschränkt und können sich in beispielhaften Ausführungsformen unterscheiden.
  • Unter Bezugnahme auf 2 kann das Durchisolierungsgebiet 260 entfernt sein von und einen Teil der Peripheriegebiet-Isolierungsschicht 190 durchdringen, um sich zu einem unteren Abschnitt des zweiten Substrats 201 zu erstrecken. Die untere Oberfläche des Durchisolierungsgebiets 260 kann auf einem Niveau niedriger als eine untere Oberfläche des zweiten Substrats 201 um eine erste Länge W1 angeordnet sein. Die Kontaktstöpsel 150 können vorher angeordnet sein, um das erste Substrat 101 mit dem zweiten Substrat 201 zu verbinden. Danach kann ein oberer Abschnitt der Kontaktstöpsel 150 durch Ausbilden des Durchisolierungsgebiets 260 mit einer ersten Länge D1 entfernt werden. Die erste Länge D1 kann sich in beispielhaften Ausführungsformen unterscheiden. Beispielsweise kann die erste Länge D1 einen Bereich von wenigen Angström bis zu hunderten von Nanometern aufweisen. Das Durchisolierungsgebiet 260 kann auf oder die Gesamtheit der oberen Oberfläche 150A der Kontaktstöpsel 150 bedeckend angeordnet sein. Ein Abschnitt einer Seitenoberfläche des Durchisolierungsgebiets 260 kann angeordnet sein, um eine innere Seitenoberfläche 201L des zweiten Substrats 201 zu kontaktieren. Das heißt die Kontaktstöpsel 150 und das zweite Substrat 201 können separiert sein ohne physikalisch und elektrisch durch das Durchisolierungsgebiet 260 verbunden zu sein.
  • 3 bis 5 zeigen schematische Querschnittsansichten einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen.
  • Unter Bezugnahme auf 3 enthält eine Halbleitervorrichtung 1000a, ein erstes Substrat 101a und ein zweites Substrat 201a über dem ersten Substrat 101a. Anders als bei der beispielhaften Ausführungsform in 1 enthält in dem Fall der Halbleitervorrichtung 1000a einer beispielhaften Ausführungsform, das zweite Substrat 201a eine Vielzahl von Gebieten.
  • Das zweite Substrat 201a enthält ein erstes Gebiet 203 und ein zweites Gebiet 205 mit verschiedenen Störstellenkonzentrationen. Beispielsweise enthält das erste Gebiet 203 Störstellen in hoher Konzentration, während das zweite Gebiet 205 Störstellen in niedriger Konzentration enthält. In diesem Fall wird ein elektrisches Signal über das erste Gebiet 203 an das zweite Gebiet 205 angelegt. Die Struktur des zweiten Substrats 201a ist jedoch nicht hierauf beschränkt. Beispielsweise kann das erste Gebiet 203 und das zweite Gebiet 205 Störstellen unterschiedlicher Leitfähigkeitstypen enthalten und kann zwei oder mehr Wannengebiete enthalten, die in vertikaler Richtung gestartet sind. Ein Durchisolierungsgebiet 260 kann durch das gesamte Erstgebiet 203 und das zweite Gebiet 205 hindurchgehen oder kann angeordnet sein, um nur durch das erste Gebiet 203 in einer beispielhaften Ausführungsform hindurchzugehen.
  • In einer beispielhaften Ausführungsform kann das erste Substrat 101a auch einen Wannenbereich 103 mit einer, ausgehend von seiner Oberfläche, vorbestimmten Tiefe aufweisen. Das Wannengebiet 103 kann als Gebiet mit Störstellen mit gleichen oder verschiedenen Leitfähigkeitstypen in Vergleich zu dem ersten Substrat 101a bereitgestellt sein. Beispielsweise kann in dem Fall in dem das erste Substrat 101a p-Typ Störstellen enthält, der Wannenbereich 103 n-Typ Störstellen enthalten. Alternativ dazu kann das Wannengebiet 103 p-Typ Störstellen genauso wie das erste Substrat 101a aufweisen. In diesem Fall ist außerdem ein Wannenbereich, der den Wannenbereich 103 mit n-Typ Störstellen angeordnet. Das erste Substrat 101a kann außerdem Wannengebiete mit Störstellen mit einem Leitfähigkeitstyp unterschiedlich von dem des Wannengebiets 103 enthalten und kann von der oberen Oberfläche des ersten Substrats 101a aus eine vorher vorbestimmte Tiefe aufweisen, zusätzlich zu dem Wannengebiet 103. In beispielhaften Ausführungsformen kann die Struktur eines Wannengebiets in dem ersten Substrat 101a verschieden sein.
  • Unter Bezugnahme auf 4 kann ein Durchisolierungsgebiet 260a in einer Halbleitervorrichtung 1000b zwischen den Kanälen CH verschieden von der beispielhaften Ausführungsform aus 1 angeordnet sein. Mit anderen Worten kann das Durchisolierungsgebiet 260a in einem Bereich nahe einem zentralen Gebiet der Gate-Elektroden 30 eher angeordnet sein als in einem Gebiet in dem die Gate-Elektrode 230 verschiedene Längen aufweist. Das Durchisolierungsgebiet 260a kann angeordnet sein, um durch das zweite Substrat 201 in einem oberen Abschnitt der Kontaktstöpsel 150 in einem unteren Bereich davon hindurchzugehen.
  • Auf wenigstens einem Teil der oberen Verdrahtungsstrukturen HW kann in einem oberen Abschnitt des Durchisolierungsgebiets 206a verzichtet werden, und beispielsweise kann ein Durchkontakt VC weggelassen werden. Ein Abschnitt der Kanäle CH die benachbart zu dem Durchisolierungsgebiet 260a angeordnet sind, können als Dummy-Kanäle bereitgestellt werden, wobei das Beispiel nicht hierauf beschränkt ist. In einigen beispielhaften Ausführungsformen kann die Anordnung der Durchisolierungsgebiete 260a abhängig von einer Position der Kontaktstöpsel 150 in dem unteren Abschnitt davon als solche variieren.
  • In Bezug auf 5 kann das Durchisolierungsgebiet 260b in der Halbleitervorrichtung 1000c in einem Randbereich des zweiten Substrats 201 auf einer Außenseite der Gate-Elektroden 230 verschieden von den beispielhaften Ausführungsformen aus 1 und 4 angeordnet sein.
  • Das Durchisolierungsgebiet 260b kann angeordnet sein, um durch das zweite Substrat 201 hindurchzugehen, ohne durch die Gate-Elektroden 230 hindurchzugehen. Das Durchisolierungsgebiet 260b kann eine relativ geringe Höhe im Vergleich zu dem Verdrahtungsgebiet 265 in z-Richtung aufweisen. Das Verdrahtungsgebiet 265 kann eine erste Höhe H1 aufweisen während das Durchisolierungsgebiet 260b eine zweite Höhe H2 aufweist, die kleiner ist als die erste Höhe H1. In einer beispielhaften Ausführungsform kann für den Fall in dem die zweite Höhe H2 einen minimalen Wert hat, eine obere Oberfläche des Durchisolierungsgebiet 260b niedriger als eine obere Oberfläche des zweiten Substrats 201 angeordnet sein. Als solche kann die Struktur in der die Durchisolierungsgebiete 260b eine geringere Höhe als das Verdrahtungsgebiet 265 aufweist auch auf andere oben beschriebene beispielhafte Ausführungsformen angewandt werden. In einer beispielhaften Ausführungsform kann das Durchisolierungsgebiet 260b eine erste Zellgebietsisolierungsschicht 292 nicht komplett durchdringen, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Das Durchisolierungsgebiet 260b kann auch angeordnet sein, um die erste Zellgebietsisolierungsschicht 292 komplett zu durchdringen oder einen Teil der ersten Zellgebietsisolierungsschicht 292 zu durchdringen, so dass verschiedene Höhen entstehen.
  • Die 6A und 6B zeigen schematische Draufsichten einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen.
  • In Bezug auf 6A enthält ein zweites Substrat 201 einer Halbleitervorrichtung 1000d ein erstes Gebiet I und ein zweites Gebiet II. Das erste Gebiet I kann als ein Zellgebiet bereitgestellt sein, in welchem Speicherzellen entlang Kanälen CH angeordnet sind. Das zweite Gebiet II kann als Kontaktgebiet bereitgestellt sein, in dem sich die Elektroden 230 auf verschiedene Längen erstrecken, um mit Verdrahtungsstrukturen in einem oberen Abschnitt davon verbunden zu sein. Dummy-Kanäle DCH können in dem gleichen Muster wie die Kanäle CH in einem Gebiet des zweiten Gebiets II benachbart zu dem ersten Gebiet I angeordnet sein. Die Halbleitervorrichtung 1000d kann außerdem Trennungsgebiete SR enthalten, die die Gate-Elektrode 230 in x-Richtung teilen und kreuzen. Das Trennungsgebiet SR kann eine gemeinsame Source-Leitung enthalten, um die Speicherzellen zu betreiben.
  • Das Verdrahtungsgebiet 265 kann in dem ersten Gebiet I angeordnet sein, während ein Durchisolierungsgebiet 260 in dem zweiten Gebiet II angeordnet ist. Beispielsweise kann das Verdrahtungsgebiet 265 zwischen den Trennungsgebieten SR benachbart zu dem ersten Gebiet I angeordnet sein. Die Kanäle CH sind angeordnet, um den Verdrahtungsbereich 265 zu kontaktieren, oder um benachbart zu dem Verdrahtungsgebiet 265 in dem ersten Gebiet I angeordnet zu sein und einem Dummy-Kanal zu entsprechen. Beispielsweise kann das Durchisolierungsgebiet 260 zwischen den Trennungsgebieten SR benachbart zu dem zweiten Gebiet II angeordnet sein. Das Durchisolierungsgebiet 260 ist dargestellt als angeordnet in einem Gebiet, in dem sich die Gate-Elektroden 230 in verschiedenen Längen erstrecken, wobei die Ausführungsform nicht hierauf beschränkt ist. Beispielsweise kann das Durchisolierungsgebiet 260 zwischen Abschnitten der Dummy-Kanäle CH angeordnet sein. Das Verdrahtungsgebiet 265 und das Durchisolierungsgebiet 260 kann als eines oder mehrere Verdrahtungsgebiete und Durchisolierungsgebiete in der Halbleitervorrichtung 1000d bereitgestellt sein. Für den Fall in dem das Verdrahtungsgebiet 265 und das Durchisolierungsgebiet 260 als eine Vielzahl von Verdrahtungsgebieten und Durchisolierungsgebieten bereitgestellt ist, kann die Vielzahl der Verdrahtungsgebiete und Durchisolierungsgebiete entfernt durch ein vorher festgelegtes Intervall voneinander angeordnet sein. Die Formen und Größen des Verdrahtungsgebiets 265 und des Durchisolierungsgebiets 260 in 6A sind lediglich Beispiele und können sich in verschiedenen Ausführungsformen voneinander unterscheiden.
  • Unter Bezugnahme auf 6B kann unterschiedlich von der beispielhaften Ausführungsform aus 6A das Durchisolierungsgebiet 260 der Halbleitervorrichtung 1000e in dem zweiten Gebiet II an einem Randgebiet der Gate-Elektroden 230 in y-Richtung angeordnet sein. Mit anderen Worten kann das Durchisolierungsgebiet 260 auf wenigstens einer Seite der Trenngebiete SR in y-Richtung angeordnet sein.
  • Die 7 bis 17 zeigen schematische Querschnittsansichten die ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform darstellen. In den 7 bis 17 sind Gebiete dargestellt, die den in 1 dargestellten Gebieten entsprechen.
  • Unter Bezugnahme auf 7 können Schaltkreise 120 und untere Verdrahtungsstrukturen LW auf einem ersten Substrat 101 ausgebildet werden.
  • Als erstes kann eine dielektrische Schaltkreis-Gateschicht 122 und eine Schaltkreis-Gateelektrodenschicht 125 nacheinander auf dem ersten Substrat 101 ausgebildet werden. Die dielektrische Schaltkreis-Gateschicht 122 und die Schaltkreis-Gateelektrodenschicht 125 können unter Verwendung eines atomaren Schichtabscheideprozesses (ALD-Atomic Layer Deposition) oder einem chemischen Gasphasenabscheideprozess (CVD) gebildet werden. Die dielektrische Schaltkreis-Gateschicht 122 kann unter Verwendung von Siliziumoxid ausgebildet werden, während die Schaltkreis-Gateelektrodenschicht 125 unter Verwendung von wenigstens von polykristallinen Silizium oder einer metallischen Silizidschicht ausgebildet wird, wobei die beispielhafte Ausführungsform nicht hierauf beschränkt ist. Danach wird eine Spacerschicht 124 und Störstellengebiete 105 auf gegenüberliegenden Seitenwänden der dielektrischen Schaltkreis-Gateschicht 122 und der Schaltkreis-Gateelektrodenschicht 125 ausgebildet. Gemäß beispielhafter Ausführungsformen enthält die Spacerschicht 124 eine Vielzahl an Schichten. Danach können Störstellengebiete 105 durch Ausführen eines Ionenimplantationsprozesses ausgebildet werden.
  • Ein erster unterer Kontakt LC1, ein zweiter unterer Kontakt LC2, und ein dritter unterer Kontakt LC3 der unteren Verdrahtungsstrukturen NW kann derart ausgebildet werden, dass ein Teil der Peripheriegebietisolierungsschicht 90 ausgebildet wird und ein Teil davon durch Ätzen entfernt wird und mit einem leitfähigen Material aufgefüllt wird. Beispielsweise kann eine erste untere Verdrahtungsschicht LM0, eine zweite untere Verdrahtungsschicht LM1 und eine dritte untere Verdrahtungsschicht LM2 derart ausgebildet werden, dass ein leitfähiges Material abgeschieden und strukturiert wird.
  • Die Peripheriegebiet-Isolierungsschicht 190 enthält eine Vielzahl isolierender Schichten. Die Peripheriegebiet-Isolierungsschicht 190 kann teilweise in jedem Schritt zum Ausbilden der unteren Verdrahtungsstrukturen LW ausgebildet werden und kann schließlich derart auf oder die oberen Schaltkreise 120 und die unteren Verdrahtungsstrukturen LW bedeckend ausgebildet werden, dass ein Teil davon in einem oberen Abschnitt der dritten unteren Verdrahtungsleitung LM2 ausgebildet wird.
  • Unter Bezugnahme auf 8 kann ein Teil der Peripheriegebiet-Isolierungsschicht 190 entfernt werden, um erste Kontaktstöpsellöcher PH1 zu bilden.
  • Ein Ätzprozess kann unter Verwendung einer separaten Maskenschicht ausgebildet werden, um das erste Substrat 101 in einem Gebiet freizulegen, in dem Kontaktstöpsel 150 ausgebildet sind, um dadurch erste Kontaktstöpsellöcher PH1 auszubilden, die durch die Peripheriegebiet-Isolierungsschicht 190 hindurchgehen.
  • Bezugnehmend auf 9 können die ersten Kontaktstöpsellöcher PH1 aufgefüllt werden, um Kontaktstöpsel 150 zu bilden, und das zweite Substrat 201 kann auf der Peripheriegebiet-Isolierungsschicht 190 und den Kontaktstöpseln 150 ausgebildet werden.
  • Die Kontaktstöpsel 150 können derart ausgebildet werden, dass ein Halbleitermaterial und ein leitfähiges Material in den ersten Kontaktstöpsellöchern PH1 abgeschieden werden. Beispielsweise können die Kontaktstöpsel 150 unter Verwendung von polykristallinen Silizium gebildet werden und können Störstellen enthalten.
  • Das zweite Substrat 201 kann auf der Peripheriegebiet-Isolierungsschicht 190 ausgebildet werden. Beispielsweise kann das zweite Substrat 201 polykristallines Silicium enthalten und kann unter Verwendung eines CVD-Prozesses gebildet werden. Polykristallines Silizium, das das zweite Substrat 201 bildet, kann Störstellen enthalten. Das zweite Substrat 201 kann kleiner als das erste Substrat 101 ausgebildet sein, ist jedoch nicht hierauf beschränkt.
  • Unter Bezugnahme auf 10 können Opferschichten 180 und isolierende Zwischenschichten 220 abwechselnd auf dem zweiten Substrat 201 gestapelt werden. Ein Teil der Opferschichten 280 und der isolierenden Zwischenschichten 220 kann derart entfernt werden, dass sich die Opferschichten 280 in x-Richtung in verschiedenen Längen erstrecken.
  • Die Opferschichten 280 können als Schicht bereitgestellt werden, um in einem nachfolgenden Prozess durch Gate-Elektroden 230 ersetzt werden. Die Opferschichten 280 können unter Verwendung eines Materials ausgebildet werden, das in Bezug auf die isolierenden Zwischenschichten 220 eine Ätzselektivität aufweist. Beispielsweise können die isolierenden Zwischenschichten 220 unter Verwendung von wenigstens einem von Siliziumoxid oder Siliziumnitrid ausgebildet werden, während die Opferschichten 280 unter Verwendung eines Materials ausgebildet werden, das sich von den isolierenden Zwischenschichten 220 unterscheidet, beispielsweise eines von Silizium, Siliziumoxid, Siliziumkarbid und/oder Siliziumnitrid. In beispielhaften Ausführungsformen sind die Dicken der isolierenden Zwischenschichten 220 unterschiedlich.
  • Danach wird ein Photolithographie-Prozess und ein Ätzprozess für die Opferschichten 280 und die isolierenden Zwischenschichten 220 wiederholt durchgeführt, so dass die Opferschichten 280 und die isolierenden Zwischenschichten 220 in einem oberen Bereich davon kürzer sind als die Opferschichten 280 und die isolierenden Zwischenschichten 220 in einem unteren Bereich. Das heißt die Opferschichten 280 und die isolierenden Zwischenschichten 220 können stufenförmig ausgebildet werden. In beispielhaften Ausführungsformen können die Opferschichten 280 mit einer relativ großen Dicke in einem Endabschnitt ausgebildet werden und an diesem Ende kann dann ein weiterer Prozess durchgeführt werden. Danach kann eine erste zellgebietsisolierende Schicht 292 die einen oberen Abschnitt der gestapelten Struktur der Opferschichten 280 und der isolierenden Zwischenschichten 220 bedeckt, ausgebildet werden.
  • Bezugnehmend auf 11 können Kanallöcher (CHH), die die gestapelte Struktur aus Opferschichten 280 und isolierenden Zwischenschichten 220 durchdringen, ausgebildet werden.
  • Um die Kanallöcher CHH zu bilden, kann eine Maskenschicht 270 mit Hartmaskenschichten einer amorphen Kohlenstoffschicht (ACL) einer Photoresist-Schicht, oder ähnlichen auf der ersten Zellgebietsisolierungsschicht 292 ausgebildet werden. Die Maskenschicht 270 kann eine obere Oberfläche und eine Seitenoberfläche der ersten Zellgebietsisolierungsschicht 292 bis zu dem ersten Substrat 101 bedecken.
  • Die Kanallöcher CHH können lochförmig ausgebildet sein und mittels eines anisotropen Ätzprozesses hergestellt werden. Aufgrund der Höhe der gestapelten Struktur ist die Seitenwand der Kanallöcher CHH nicht in einer Richtung senkrecht zu einer oberen Oberfläche des Zweitsubstrats 201 angeordnet. In bespielhaften Ausführungsformen können die Kanallöcher CHH als Vertiefung in einem Abschnitt des zweiten Substrats 201 ausgebildet werden.
  • In dem Fall, in dem die Kanallöcher CHH unter Verwendung eines Plasmatrockenätzprozesses ausgebildet werden, kann eine Potentialdifferenz in einem oberen Abschnitt und einem unteren Abschnitt der Kanallöcher CHH aufgrund von Ionen die in den Kanallöchern CHH erzeugt werden, auftreten. In bespielhaften Ausführungsformen jedoch kann das zweite Substrat 201 mit dem ersten Substrat 101 durch Kontaktstöpsel 150 verbunden sein, so dass positive Ionen in das erste Substrat 101 fliegen und negative Ionen in das erste Substrat 101 durch die Maskenschicht 270 hindurchfliegen, wodurch ein Bogenentladungsfehler durch die Potentialdifferenz vermieden wird.
  • Bezugnehmend auf 12 kann eine epitaktische Schicht 210, ein Kanalgebiet 240, eine dielektrische Gateschicht 245, eine isolierende Kanalschicht 250 und Kanalpads 255 in den Kanallöchern CHH ausgebildet werden, um dadurch die Kanäle CHH zu bilden.
  • Die epitaktische Schicht 210 kann unter Verwendung eines selektiven epitaktischen Wachstumsprozesses (SEG) ausgebildet werden. Die epitaktische Schicht 210 kann eine einzelne Schicht oder eine Vielzahl an Schichten enthalten. Die epitaktische Schicht 210 kann polykristallines Silizium, einkristallines Silizium, polykristallines Germanium oder einkristallines Germanium mit Störstellen dotiert oder undotiert enthalten. Die dielektrische Gateschicht 245 kann mit einer einheitlichen Dicke unter Verwendung eines ALD-Prozesses oder eines CVD-Prozesses ausgebildet werden. Im Betrieb kann wenigstens ein Teil der dielektrischen Gateschicht 245 die sich entlang des Kanalgebiets 240 vertikal erstreckt, ausgebildet werden. Das Kanalgebiet 240 kann auf der dielektrischen Gateschicht 245 in den Kanallöchern CHH ausgebildet werden. Die isolierende Kanalschicht 250 kann die Kanallöcher CHH füllen und kann als isolierendes Material bereitgestellt sein. Gemäß einiger beispielhafter Ausführungsformen können die Kanallöcher CHH mit einem leitfähigen Material anstelle der isolierenden Kanalschicht 250 gefüllt werden. Die Kanalpads 255 können unter Verwendung eines leitfähigen Materials z. B. polykristallines Silizium, gebildet werden.
  • Bezugnehmend auf 13 kann eine erste Öffnung OP1 und eine zweite Öffnung OP2 die gestapelte Struktur aus Opferschichten 280 und isolierenden Zwischenschichten 220 durchdringend ausgebildet werden.
  • Jede der ersten Öffnungen OP1 und OP2 können in einem Gebiet entsprechend dem Verdrahtungsgebiet 265 und einem Durchisolierungsgebiet 260 in 1 ausgebildet werden. Die erste Öffnung OP1 und die zweite Öffnung OP2 können derart ausgebildet sein, dass eine Maskenschicht als Maskenschicht 270 ausgebildet wird, und ein Ätzprozess unter Verwendung der Maskenschicht auf die gleiche Art und Weise ausgeführt wird wie ein Prozess zum Ausbilden der Kanallöcher CHH wie oben in Bezug auf 11 beschrieben. Die erste Öffnung OP1 und die zweite Öffnung OP2 können gleichzeitig unter Verwendung des gleichen Ätzprozesses ausgebildet werden sind jedoch nicht hierauf beschränkt. Die erste Öffnung OP1 und die zweite Öffnung OP2 können mit im Wesentlichen der gleichen Tiefe ausgebildet werden. Die zweite Öffnung OP2 kann ausgebildet werden, dass sie komplett durch das zweite Substrat 201 hindurchgeht, so dass die Kontaktstöpsel 150 in dem unteren Abschnitt freiliegen. In dem Prozess, wenn die zweite Öffnung OP2 ausgebildet wird, kann ein oberer Abschnitt der Kontaktstöpsel 150 entfernt werden.
  • Bezugnehmend auf 14 kann die erste Öffnung OP1 und die zweite Öffnung OP2 mit einem isolierenden Material gefüllt werden, wodurch das Verdrahtungsgebiet 265 und das Durchisolierungsgebiet 260 gebildet wird.
  • Das isolierende Material kann unter Verwendung eines CVD-Prozesses oder eine physikalischen Gasphasenabscheideprozesses (PVD) ausgebildet werden. Das Verdrahtungsgebiet 265 kann außerdem eine Verdrahtungsstruktur enthalten, die unter Verwendung eines nachfolgenden Prozesses ausgebildet wird, so dass das Verdrahtungsgebiet 265 schließlich eine Struktur aufweist, die sich von dem Durchisolierungsgebiet 260 unterscheidet. Das Durchisolierungsgebiet 260 kann eine Struktur aufweisen, in der das Durchisolierungsgebiet 260 komplett mit nur einem isolierenden Material gefüllt ist. Das heißt das Durchisolierungsgebiet 260 enthält keine leitfähige Verdrahtung die sich komplett hindurcherstreckt um elektrische Verbindungen mit Vorrichtungen des PeripherieSchaltkreisgebietes PERI bereitzustellen. In einigen Ausführungsformen ist das Durchisolierungsgebiet 260 physikalisch von der Peripheriegebiet-Isolierungsschicht 190 und/oder der ersten Zellgebietsisolierungsschicht 292 getrennt (und in einigen Ausführungsformen ausgebildet aus einem anderen isolierenden Material und/oder ausgebildet unter Verwendung eines anderen Prozesses). Das Durchisolierungsgebiet 260 erstreckt sich über eine Oberfläche der Peripheriegebiets-Isolierungsschicht 190, die das zweite Substrat 201 darauf enthält, hinaus.
  • Das zweite Substrat 201 kann derart in einem potentialfreien Zustand sein, dass eine Verbindung zwischen den Kontaktstöpseln 150 und dem zweiten Substrat 101 getrennt ist, wenn das Durchisolierungsgebiet 160 direkt auf den Kontaktstöpsel 150 ausgebildet ist, um die Kontaktstöpsel 150 und das zweite Substrat elektrisch zu isolieren.
  • Bezugnehmend auf 15 kann das Trenngebiet SR (siehe 6A und 6B) ausgebildet werden und die Opferschichten 280 können unter Verwendung der Trenngebiete SR entfernt werden.
  • Ein Teil der gestapelten Struktur der Opferschichten 280 und der isolierenden Zwischenschichten 220 können anisotrop geätzt werden, wodurch das Trenngebiet SR wie in 6A und 6B in einem nicht dargestellten Bereich ausgebildet werden. Das Trenngebiet SR kann eine Grabenform aufweisen, die sich in x-Richtung erstreckt. Die Opferschichten, die durch das Trenngebiet SR hindurch freiliegen, können in Bezug auf die isolierenden Zwischenschichten 220 selektiv entfernt werden, beispielsweise unter Verwendung eines Nass-Ätzprozesses. Das heißt die Seitenwände der Kanäle CH, das Durchisolierungsgebiet 260, und das Verdrahtungsgebiet 265 können teilweise zwischen den isolierenden Zwischenschichten 220 freiliegen.
  • Bezugnehmend auf 16 können die Gate-Elektroden 120 in einem Gebiet ausgebildet werden, in dem die Opferschichten 280 entfernt wurden.
  • Die Gate-Elektroden 230 können derart ausgebildet werden, dass ein Gebiet von dem die Opferschichten 280 entfernt wurden mit einem leitfähigen Material gefüllt wird. Die Gate-Elektroden 230 können ein Metall, ein polykristallines Silizium oder ein metallisches Silizidmaterial enthalten. In beispielhaften Ausführungsformen, kann in einem Fall in dem sich wenigstens ein Teil der dielektrischen Gate-Schichten 245 (siehe 12) horizontal auf dem zweiten Substrat 201 entlang der Gateelektrode erstreckt, wenigstens ein Teil der dielektrischen Gateschichten 245 vorher ausgebildet werden, bevor die Gate-Elektroden 230 gebildet werden. Danach wird eine isolierende Schicht mit Spacerform und ein leitfähige Schicht, die das innere der isolierenden Schicht füllt, in dem Trenngebiet SR aus 6A und 6B ausgebildet.
  • Bezugnehmend auf 17 kann eine teilweise zweite Zellgebietsisolierungsschicht 294P auf der ersten Zellgebietsisolierungsschicht 292 ausgebildet werden und ein zweites Kontaktstöpselloch PH2 das die teilweise zweite Zellgebietsisolierungsschicht 294P und das Verdrahtungsgebiet 265 durchdring, ausgebildet werden.
  • Das zweite Kontaktstöpsellöch PH2 kann lochförmig ausgebildet sein, um in einem nachfolgenden Prozess einen ersten unteren Kontakt HCl auszubilden. Die dritte untere Verdrahtungsleitung LM2 aus den unteren Verdrahtungsstrukturen LW kann durch das zweite Kontaktstöpselloch PH2 teilweise freiliegen.
  • Danach kann bezugnehmend auf 1 das zweite Kontaktstöpselloch PH2 mit einem leitfähigen Material gefüllt werden, um den ersten unteren Kontakt HCl zu bilden und der Rest der oberen Verdrahtungsstrukturen HW kann ausgebildet werden. Ein Durchkontakt VC (via contact), ein zweiter oberer Kontakt HC2 und ein dritter oberer Kontakt HC3 der oberen Verdrahtungsstrukturen HW kann derart ausgebildet werden, dass ein Teil der zweiten Zellgebietsisolierungsschicht 295 ausgebildet wird, um geätzt und mit einem leitfähigen Material gefüllt zu werden. Beispielsweise kann die erste obere Verdrahtungsleitung HM0, die zweite obere Verdrahtungsleitung HM1 und die dritte obere Verdrahtungsleitung HM2 derart ausgebildet werden, dass ein leitfähiges Material abgeschieden wird, um dieses zu strukturieren.
  • Die oberen Verdrahtungsstrukturen HW können ausgebildet werden, so dass ein Abschnitt der oberen Verdrahtungsstrukturen HW in dem Verdrahtungsbereich 265 enthalten ist. In beispielhaften Ausführungsformen jedoch kann ein Teil eines leitfähigen Materials das eine Verdrahtungsstruktur bildet oder ähnliches in dem Durchisolierungsgebiet 260 enthalten sein. In diesem Fall jedoch sind das zweite Substrat 201 und die Kontaktstöpsel 150 durch isolierendes Material voneinander getrennt.
  • Wie oben gemäß beispielhafter Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte ausgeführt, weist eine Halbleitervorrichtung eine verbesserte Zuverlässigkeit auf und ein Verfahren zur Herstellung der Halbleitervorrichtung kann derart bereitgestellt werden, dass ein Durchisolierungsgebiet angeordnet ist, das durch ein Substrat in dem ein Speicherzellgebiet vorhanden ist, hindurchdringt.
  • Obwohl beispielhafte Ausführungsformen gezeigt und beschrieben wurden ist es klar für den Fachmann, dass Modifikationen und Varianten davon möglich sind, ohne vom Umfang der vorliegenden erfindungsgemäßen Konzepte, die in den folgenden Patentansprüchen definiert sind, abzuweichen.

Claims (25)

  1. Halbleitervorrichtung umfassend: ein Peripherieschaltkreisgebiet (PERI) auf einem ersten Substrat (101; 101a) und umfassend Schaltkreisvorrichtungen (120) und einen Kontaktstöpsel (150), wobei sich der Kontaktstöpsel (150) auf dem ersten Substrat (101; 101a) in eine vertikale Richtung erstreckt; ein Speicherzellengebiet (CELL) auf einem zweiten Substrat (201; 201a), das auf dem ersten Substrat (101; 101a) gestapelt ist, wobei das Speicherzellengebiet (CELL) Speicherzellen enthält; und ein Durchisolierungsgebiet (260; 260a; 260b), das durch das zweite Substrat (201; 201a) auf den Kontaktstöpsel (150) hindurchgeht und eine obere Oberfläche des Kontaktstöpsels (150) bedeckt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Peripherieschaltkreisgebiet (PERI) außerdem eine Peripheriegebietisolierungsschicht (190) mit dem zweiten Substrat (201; 201a) darauf enthält, wobei der Kontaktstöpsel (150) sich durch die Peripheriegebietisolierungsschicht (190) zu dem zweiten Substrat (201; 201a) hindurch erstreckt, und wobei der Kontaktstöpsel (150) elektrisch von dem zweiten Substrat (201; 201a) durch das Durchisolierungsgebiet (260; 260a; 260b) isoliert ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Speicherzellengebiet (CELL) Gateelektroden (230) enthält, die entfernt voneinander senkrecht zu dem zweiten Substrat (201; 201a) gestapelt sind, und Kanäle (CH) durch die Gateelektroden (230) hindurchgehen, um sich in eine Richtung senkrecht zu dem zweiten Substrat (201; 201a) zu erstrecken und wobei das Durchisolierungsgebiet (260; 260a) sich durch wenigstens einen Teil der Gateelektroden (230) hindurch erstreckt.
  4. Halbleitervorrichtung nach Anspruch 3, wobei das Durchisolierungsgebiet (260) in einem Randgebiet der Gateelektroden (230) angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, wobei die Gateelektroden (230) ein Kontaktgebiet bereitstellen, in welchem eine Gateelektrode (230) in einem unteren Abschnitt der Gateelektroden (230) in wenigstens einer Richtung parallel zum zweiten Substrat (201; 201a) über eine Gateelektrode (230) in einem oberen Abschnitt der Gateelektroden (230) hinausragt, und das Durchisolierungsgebiet (260) wenigstens einen Teil des Kontaktgebiets durchdringt.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, weiterhin umfassend Dummykanäle (DCH), die durch die Gateelektroden (230) in einem äußeren Gebiet der Kanäle (CH) hindurchgehen und sich in eine Richtung senkrecht zu dem zweiten Substrat (201; 201a) erstrecken, wobei das Durchisolierungsgebiet (260a) durch einen Teil der Dummykanäle (DCH) hindurchdringt.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei das Durchisolierungsgebiet (260; 260a; 260b) mit einem isolierenden Material gefüllt ist und sich zu dem ersten Substrat (101; 101a) hin über eine Oberfläche der Peripheriegebietisolierungsschicht (190) mit dem zweiten Substrat (201; 201a) darauf hinaus erstreckt, und das Durchisolierungsgebiet (260; 260a; 260b) keine Verdrahtungsstruktur enthält, die eine elektrische Verbindung zu den Schaltkreisvorrichtungen (120) in dem Peripherieschaltkreisgebiet (PERI) bereitstellt.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, weiterhin umfassend ein Verdrahtungsgebiet (265), das durch das zweite Substrat (201; 201a) hindurchdringt und eine Verdrahtungsstruktur enthält, die wenigstens eine der Schaltkreisvorrichtungen (120) in dem Peripherieschaltkreisgebiet (PERI) elektrisch verbindet.
  9. Halbleitervorrichtung nach Anspruch 8, wobei das Durchisolierungsgebiet (260; 260a; 260b) und das Verdrahtungsgebiet (265) in der vertikalen Richtung die gleiche Tiefe aufweisen.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei die Verdrahtungsstruktur einen leitfähigen Stöpsel (HC1) enthält, der sich in eine Richtung senkrecht zu dem ersten Substrat (101; 101a) erstreckt.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei das erste Substrat (101a) ein erstes Wannengebiet (103) enthält, das erste Störstellen enthält, und das zweite Substrat (201a) ein zweites Wannengebiet (205) enthält, das zweite Störstellen enthält, und sich der Kontaktstöpsel (150) von dem ersten Wannengebiet (103) zu dem zweiten Wannengebiet (205) hin erstreckt.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die ersten Störstellen des ersten Wannengebiets (103) und die zweiten Störstellen des zweiten Wannengebiets (205) den gleichen Leitfähigkeitstyp aufweisen.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei der Kontaktstöpsel (150) eine Vielzahl an Kontaktstöpseln aufweist, die in Spalten angeordnet sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei der Kontaktstöpsel (150) polykristallines Silizium enthält.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei das Durchisolierungsgebiet (260; 260a; 260b) eine Vielzahl an Durchisolierungsgebieten enthält, die entfernt voneinander angeordnet sind.
  16. Halbleitervorrichtung umfassend: ein erstes Gebiet (PERI) auf einem ersten Substrat (101; 101a) und umfassend einen Kontaktstöpsel (150), der sich in eine Richtung senkrecht zu dem ersten Substrat (101; 101a) erstreckt; ein zweites Gebiet (CELL) auf einem zweiten Substrat (201; 201a), das auf dem ersten Substrat (101; 101a) gestapelt ist, und weiterhin umfassend Kanäle (CH), die sich in eine Richtung senkrecht zu dem zweiten Substrat (201; 201a) erstrecken; und ein Durchisolierungsgebiet (260; 260a; 260b) auf dem Kontaktstöpsel (150), das den Kontaktstöpsel (150) von dem zweiten Substrat (201; 201a) elektrisch isoliert.
  17. Halbleitervorrichtung nach Anspruch 16, wobei das erste Gebiet (PERI) außerdem eine Erstgebietsisolierungsschicht (190) aufweist mit einem Kontaktstöpsel (150), der sich da hindurch erstreckt, wobei das Durchisolierungsgebiet (260; 260a; 260b) durch das zweite Substrat (201; 201a) hindurchdringt und außerhalb einer Oberfläche der Erstgebietsisolierungsschicht (190) das zweite Substrat (201; 201a) darauf angeordnet hat.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei das Durchisolierungsgebiet (260; 260a; 260b) sich über eine größere Entfernung erstreckt als die Kanäle (CH) entlang der Richtung senkrecht zu dem zweiten Substrat (201; 201a).
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei das Durchisolierungsgebiet (260; 260a; 260b) eine untere Oberfläche aufweist, die kleiner ist als eine obere Oberfläche des Durchisolierungsgebiets, und keine leitfähigen Materialien enthält, die eine elektrische Verbindung zu den Schaltkreisvorrichtungen (120) auf dem ersten Substrat (101; 101a) enthält.
  20. Verfahren zum Herstellen einer Halbleitervorrichtung umfassend: Ausbilden von Schaltkreisvorrichtungen (120), die einen Peripherieschaltkreis auf einem ersten Substrat (101) bilden; Ausbilden von wenigstens einem Kontaktstöpsel (150), der sich in eine Richtung senkrecht zu dem ersten Substrat (101) erstreckt; Ausbilden eines zweiten Substrats (201), das mit wenigstens einem Kontaktstöpsel (150) verbunden ist; abwechselndes Stapeln von Opferschichten (280) und isolierenden Zwischenschichten (220) auf dem zweiten Substrat (201); Ausbilden von Kanälen (CH), die durch die Opferschichten (280) und die isolierenden Zwischenschichten (220) hindurchgehen; Ausbilden eines Durchisolierungsgebietes (260), welches das zweite Substrat (201) durchdringt um wenigstens einen Kontaktstöpsel (150) zu kontaktieren; und Ausbilden von Gateelektroden (230) in einem Gebiet, aus dem die Opferschichten (280) entfernt wurden, nachdem die Opferschichten (280) entfernt wurden.
  21. Verfahren nach Anspruch 20, wobei das Ausbilden des Durchisolierungsgebietes (260) nach dem Ausbilden der Kanäle (CH) durchgeführt wird.
  22. Verfahren nach Anspruch 20 oder 21, wobei das Ausbilden des Durchisolierungsgebietes (260) das Ausbilden einer Öffnung (OP2), die durch die Opferschichten (220) und die isolierenden Zwischenschichten (220) und das zweite Substrat (201) hindurchgeht, und Auffüllen der Öffnung (OP2) mit einem isolierenden Material, enthält.
  23. Verfahren nach Anspruch 22, wobei der wenigstens eine Kontaktstöpsel (150) durch die Öffnung (OP2) von dem zweiten Substrat (201) getrennt ist.
  24. Verfahren nach Anspruch 22 oder 23 weiterhin umfassend Ausbilden eines Verdrahtungsgebietes (265), das durch das zweite Substrat (201) hindurchdringt, wobei eine Verdrahtungsgebietsöffnung (OP1) zum Bilden des Verdrahtungsgebietes (265) gleichzeitig mit der Öffnung (OP2) zum Bilden des Durchisolierungsgebietes (260) hergestellt wird.
  25. Verfahren nach Anspruch 24, weiterhin umfassend das Ausbilden eines leitfähigen Stöpsels (150) in dem Verdrahtungsgebiet (260).
DE102018110326.3A 2017-08-08 2018-04-30 Halbleitervorrichtung und Verfahren zur Herstellung derselben Active DE102018110326B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170100244A KR102366971B1 (ko) 2017-08-08 2017-08-08 반도체 장치 및 반도체 장치의 제조 방법
KR10-2017-0100244 2017-08-08

Publications (2)

Publication Number Publication Date
DE102018110326A1 true DE102018110326A1 (de) 2019-02-14
DE102018110326B4 DE102018110326B4 (de) 2022-08-25

Family

ID=65084549

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018110326.3A Active DE102018110326B4 (de) 2017-08-08 2018-04-30 Halbleitervorrichtung und Verfahren zur Herstellung derselben

Country Status (6)

Country Link
US (1) US10804194B2 (de)
JP (1) JP7114327B2 (de)
KR (1) KR102366971B1 (de)
CN (1) CN109390272B (de)
DE (1) DE102018110326B4 (de)
SG (1) SG10201805433WA (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018125A (zh) * 2019-05-31 2020-12-01 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165093A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
KR20210016214A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 반도체 장치
JP2021048187A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210037053A (ko) 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
KR20210089358A (ko) 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210095293A (ko) 2020-01-22 2021-08-02 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
US11862569B2 (en) 2020-08-28 2024-01-02 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US20220068820A1 (en) * 2020-08-28 2022-03-03 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US11817305B2 (en) 2020-08-28 2023-11-14 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
CN116801642A (zh) * 2022-03-15 2023-09-22 长鑫存储技术有限公司 一种存储器及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332531A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法
JP5253875B2 (ja) 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011040467A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 半導体装置
KR101648200B1 (ko) 2009-10-22 2016-08-12 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR101604607B1 (ko) * 2009-10-26 2016-03-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20120056956A (ko) * 2010-11-26 2012-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20120131682A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150053088A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102179284B1 (ko) 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102217241B1 (ko) * 2014-11-06 2021-02-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102307060B1 (ko) 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102398665B1 (ko) 2015-05-07 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
KR102589594B1 (ko) 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018125A (zh) * 2019-05-31 2020-12-01 爱思开海力士有限公司 半导体存储器装置

Also Published As

Publication number Publication date
US20190051599A1 (en) 2019-02-14
SG10201805433WA (en) 2019-03-28
CN109390272A (zh) 2019-02-26
CN109390272B (zh) 2023-08-22
JP7114327B2 (ja) 2022-08-08
KR20190016258A (ko) 2019-02-18
KR102366971B1 (ko) 2022-02-24
US10804194B2 (en) 2020-10-13
JP2019033244A (ja) 2019-02-28
DE102018110326B4 (de) 2022-08-25

Similar Documents

Publication Publication Date Title
DE102018110326B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102019106763B4 (de) Verfahren zum ausbilden einer integrierten schaltungsstruktur und integrierte schaltungsstruktur
DE10235986B4 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
DE102005027234B4 (de) Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE102007052050B4 (de) Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
DE112018007788T5 (de) Dreidimensionale speichervorrichtung mit mehreren stapeln und verfahren zu ihrer herstellung
DE102020115179A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE102010037093B4 (de) Halbleitervorrichtung mit vergrabenen Wortleitungen
DE102017112820A1 (de) Steckkontakte und Verfahren zu deren Bildung
DE102017117796A1 (de) Verfahren zur bildung von kontaktsteckern mit verringerter korrosion
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE102010038745B4 (de) Teststruktur für Prüfung von Zwischenschichtdielektrikumshohlräumen und Kontaktwiderstandsmessungen in einem Halbleiterbauelement
DE102017123445A1 (de) Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung
DE102018123386A1 (de) Dreidimensionale Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE102016114573A1 (de) Dreidimensionale Halbleitervorrichtungen
DE102019113416A1 (de) Durchkontaktierungs-Aufsetzverbesserung für Speicherbauelement
DE102005031389A1 (de) Widerstandselement mit einem gleichförmigen, von Verfahrensschwankungen unabhängigen Widerstandswert; Integrierte Halbleitervorrichtung mit einem solchen Widerstandselement, sowie Herstellungsverfahren dafür
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102017117857A1 (de) Integrierte Schaltkreis-Layouts mit Füllelementformen
DE102020126242A1 (de) Halbleitervorrichtungen
DE102020113935A1 (de) Dreidimensionale Speichervorrichtung mit einer String-Auswahlleitungs-Gate-Elektrode, die eine Silizidschicht aufweist
DE102020119491A1 (de) Halbleitervorrichtungen
DE102020115239A1 (de) Vertikale Speichervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final