NL1009351C2 - Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting. - Google Patents

Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL1009351C2
NL1009351C2 NL1009351A NL1009351A NL1009351C2 NL 1009351 C2 NL1009351 C2 NL 1009351C2 NL 1009351 A NL1009351 A NL 1009351A NL 1009351 A NL1009351 A NL 1009351A NL 1009351 C2 NL1009351 C2 NL 1009351C2
Authority
NL
Netherlands
Prior art keywords
insulating layer
layer
etching
conductive layer
forming
Prior art date
Application number
NL1009351A
Other languages
English (en)
Other versions
NL1009351A1 (nl
Inventor
Bo-Un Yoon
In-Kwon Jeong
Won-Seong Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL1009351A1 publication Critical patent/NL1009351A1/nl
Application granted granted Critical
Publication of NL1009351C2 publication Critical patent/NL1009351C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

r.
Titel: Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting.
De onderhavige uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting, en meer in het bijzonder op een werkwijze voor 5 het vormen van contactpennen van een halfgeleiderinrichting die in staat is om brugvorming tussen verbindingen op de contactpennen te voorkomen.
Met de toename van de hoge integratiegraad van halfgeleiderinrichtingen neemt de behoefte aan meerlaag-10 se verbindingstechnologieën toe.
Teneinde een fotolithografische verwerkingsmarge te verzekeren en de lengte van verbindingen in dergelijke multilaagse verbindingstechnologieën te minimaliseren moeten een isolatielaag en een geleidende laag, die op 15 een halfgeleidersubstraat worden gevormd, vlak worden gemaakt. Indien deze niet vlak worden gemaakt, kunnen (onderlinge) verbindingen vaak onderbroken of kortgesloten zijn vanwege ernstige topologieproblemen.
Om deze reden is veel inspanning gericht geweest op 20 het afvlakken van de isolerende en geleidende lagen om een contactpen te vormen.
De fig. la tot en met ld tonen werkwijzestappen van een werkwijze volgens de stand van de techniek voor het vormen van contactpennen. In fig. la, een poortelektrode 25 4, is een woordlijn van een halfgeleider-geheugeninrich- ting bijvoorbeeld gevormd op een halfgeleidersubstraat 1 waarin een inrichtingsisolatielaag 2 is gevormd. Een isolatielaag 6 van oxide is over het halfgeleidersubstraat 1, met inbegrip van de poortelektrode 4, aange-30 bracht. De oxidelaag 6 heeft een ongelijk oppervlak langs de topologie van de poortelektrode 4. Twee gebieden met een onderling niveauverschil zijn op de isolatielaag 6 gevormd, waarvan één een gebied is met een hoog niveau ("high step") waar de poortelektrode 4 is 35 gevormd, en waarvan de ander een gebied is met een laag niveau ("low step") waarin de poortelektrode niet is gevormd.
1009311 2
Wanneer vervolgens een etsen van de isolatielaag 6 met het ongelijke oppervlak wordt uitgevoerd met gebruikmaking van een CMP-proces (CMP = "chemical mechanical polishing", chemisch-mechanisch polijsten), kan het 5 bovenoppervlak van de isolerende laag 6 vlak worden gemaakt, zoals in fig. lb is getoond.
In fig. lc is de vlak gemaakte isolerende laag 6 ook geëtst tot een diffusiegebied (niet getoond) op het halfgeleidersubstraat is blootgelegd en daardoor een 10 contactopening 8 is gevormd. Vervolgens wordt een geleidende laag 10 van bijvoorbeeld polysilicium op de isolerende laag 6 aangebracht, waardoor de contactopening 8 wordt opgevuld.
Tenslotte wordt, zoals in fig. ld is getoond, een 15 CMP-proces uitgevoerd om de geleidende laag 10 te etsen tot het bovenoppervlak van de isolerende laag 6 is blootgelegd en daardoor een contactpen 10a, van polysilicium is gevormd.
Hier dient te worden opgemerkt dat in de werkwijze 20 volgens de stand van de techniek het CMP-proces van de isolerende laag 6 eerst wordt uitgevoerd vóór het vormen van de contactpen 10a, en daardoor wordt tijdens het CMP-proces op de isolerende laag 6 een kras gevormd. Deze kras op de isolerende laag 6 leidt tot een brug 25 tussen op de contactpen te vormen verbindingen en wordt gevormd door een geleidend materiaal in de kras te bedekken. Ook moet de isolerende laag 6 voldoende worden aangebracht om de poortelektrode 4 te bedekken en opper-vlakte-afvlakking van de isolerende laag te verzekeren. 30 Voldoende tijd is dus vereist om de isolerende laag vlak te etsen. Dit leidt tot een afname in de fabricage-opbrengst van halfgeleiderinrichtingen.
Samengevat leidt de werkwijze volgens de stand van de techniek voor het vormen van contactpennen tot twee 35 problemen: in de eerste plaats worden kleine krassen en putten op de isolerende laag 6 gevormd door een polijst-materiaal tijdens het CMP-proces. Dit probleem leidt tot het vormen van een brug tussen door een daaropvolgende metallisatie te vormen verbindingen. In de tweede plaats 40 wordt het moeilijker de dikte van een isolerende laag 10093R1’ 3 voor het vlakmaken te reduceren. Dientengevolge geven deze problemen aanleiding tot een afname van de betrouwbaarheid en de opbrengst.
De onderhavige uitvinding is bedoeld om de proble-5 men op te lossen, en het is een oogmerk van de uitvinding om een werkwijze te verschaffen voor het vormen van contactpennen van een halfgeleiderinrichting zonder een brug tussen verbindingen.
Het is een ander oogmerk van de onderhavige uitvin-10 ding om een werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting te verschaffen waarvan de isolerende laag een onderste isolerende laag en een bovenste isolerende laag met een relatief hoge hardheid ten opzichte van de onderste isolerende laag bezit ten-15 einde doelmatig een gebied met een hoog niveau en een gebied met een laag niveau vlak te maken.
Volgens een aspect van de onderhavige uitvinding is verschaft een werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting, omvattende de stap-20 pen: het vormen van een geleidende structuur op een halfgeleidersubstraat met daarin een aantal diffusiege-bieden; het vormen van een isolerende laag op het halfgeleidersubstraat met inbegrip van de geleidende structuur; het etsen van de isolerende laag tot ten minste 25 een van de diffusiegebieden is blootgelegd teneinde een contactopening te vormen; het aanbrengen van een geleidende laag op de isolerende laag waardoor de contactopening met de geleidende laag wordt opgevuld; het etsen van de geleidende laag tot een bovenoppervlak van de 30 isolerende laag is blootgelegd, om een contactpen te vormen; en het etsen van een bovenoppervlak van de isolerende laag met inbegrip van de contactpen door middel van een vlaketsproces, waarbij zowel de bovenoppervlakken van de contactpen als de isolerende laag worden 35 vlakgemaakt, waarbij de stap van het etsen van de geleidende laag het overetsen van de geleidende laag omvat om een in een holte gelegen contactpen te vormen, en waarbij de in een holte gelegen contactpen tijdens het vlak-makings-etsproces als etsstoplaag wordt gebruikt.
1009351 4
Volgens een ander aspect van de onderhavige uitvinding is verschaft een werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting, omvattende de stappen: het vormen van een geleidende structuur op 5 een halfgeleidersubstraat met daarin een aantal diffu-siegebieden; het achtereenvolgens op het halfgeleidersubstraat vormen van eerste en tweede isolerende lagen met inbegrip van de geleidende structuur, waarbij de tweede isolerende laag een relatief hoge hardheid ten 10 opzichte van de eerste isolerende laag bezit; het achtereenvolgens etsen van de tweede en eerste isolerende lagen tot een diffusiegebied en/of de geleidende structuur is blootgelegd om een contactopening te vormen; het vormen van een geleidende laag op de tweede isole-15 rende laag, waarbij de contactopening wordt opgevuld; en het etsen van de geleidende laag tot ten minste een bovenoppervlak van de tweede isolerende laag is blootgelegd om een contactpen te vormen; en het vlaketsen van de tweede en eerste isolerende lagen met inbegrip van de 20 contactpen, waarbij de tweede isolerende laag wordt geëtst bij een lagere snelheid dan een gedeelte van de tweede isolerende laag met een laag niveau waar de geleidende structuur en de contactopening niet worden gevormd, en dan de eerste isolerende laag, tijdens de 25 vlaketsstap, wordt geëtst, waarbij de stap van het etsen van de geleidende laag het overetsen van de geleidende laag omvat om een in een holte gelegen contactpen te vormen, en waarbij de in een holte gelegen contactpen tijdens het vlakmakings-etsproces als etsstoplaag wordt 30 gebruikt.
Volgens weer een ander aspect van de onderhavige uitvinding is verschaft een werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting, omvattende de stappen: het vormen van een geleidende struc-35 tuur op een halfgeleidersubstraat met daarin een aantal diffusiegebieden; het achtereenvolgens vormen van eerste en tweede isolerende lagen op het halfgeleidersubstraat met inbegrip van de geleidende structuur, waarbij de tweede isolerende laag een relatief hoge hardheid ten 40 opzichte van de eerste isolerende laag bezit; het etsen 1009351' 5 van de tweede en eerste isolerende laag tot een bovenoppervlak van de geleidende structuur is blootgelegd om een contactopening te vormen; het vormen van een geleidende laag op de tweede isolerende laag, waarbij de 5 contactopening wordt opgevuld; en het achtereenvolgens vlaketsen van de geleidende, tweede isolerende en eerste isolerende laag om een contactpen en een vlakgemaakt oppervlak van de eerste isolerende laag te vormen. De tweede isolerende laag wordt geëtst bij een lagere snel-10 heid dan een gedeelte van de tweede isolerende laag met een laag niveau waar de geleidende structuur en de contactopening niet worden gevormd, en dan wordt de eerste isolerende laag geëtst, waarbij de stap van het achtereenvolgens vlaketsen van de geleidende laag, de tweede 15 isolerende laag en de eerste isolerende laag het overetsen van de geleidende laag omvat om een in een holte gelegen contactpen te vormen, en waarbij de in een holte gelegen contactpen tijdens de vlaketsstap als etsstop-laag wordt gebruikt.
20 Elk van de bovengenoemde werkwijzen omvat verder, voorafgaand aan het vormen van de geleidende laag, het vormen van een barrièrelaag op de isolerende laag met inbegrip van de contactopening.
De uitvinding zal aan de hand van de bij gevoegde 25 tekeningen nader worden toegelicht.
Fig. la tot en met ld zijn stroomdiagrammen die processtappen tonen van een werkwijze volgens de stand van de techniek voor het vormen van contactpennen van een halfgeleiderinrichting; 30 Fig. 2a tot en met 2e zijn stroomdiagrammen die processtappen tonen van een nieuwe werkwijze voor het vormen van contactpennen van een halfgeleidersubstraat volgens een eerste uitvoeringsvorm van de onderhavige uitvinding; 35 Fig. 3 is een aanzicht in dwarsdoorsnede dat een in een holte gelegen contactpen toont welke volgens de eerste uitvoeringsvorm van de onderhavige uitvinding is vervaardigd;
Fig. 4a tot en met 4e zijn stroomdiagrammen die 40 processtappen tonen van een nieuwe werkwijze voor het 1009351 6 vormen van contactpennen van een halfgeleidersubstraat overeenkomstig een tweede uitvoeringsvorm van de onderhavige uitvinding; en
Fig. 5 is een aanzicht in dwarsdoorsnede dat een in 5 een holte gelegen contactpen toont welke overeenkomstig de tweede uitvoeringsvorm van de onderhavige uitvinding is vervaardigd.
De onderhavige uitvinding zal onder verwijzing naar als voorbeeld dienende voorkeursuitvoeringsvormen worden 10 beschreven.
Onder verwijzing naar de fig. 2d en 4d omvat een nieuwe werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting overeenkomstig de onderhavige uitvinding de stap van het vormen van een geleidende 15 laag op een isolerende laag die een contactopening opvult. De werkwijze omvat verder de stap van het vlaket-sen van een bovenoppervlak van de isolerende laag alsmede van de contactpennen na het vormen van de contactpennen door het etsen van de geleidende laag onder gebruik-20 making van een terugets- of CMP-proces, totdat ten minste het bovenoppervlak van de isolerende laag is blootgelegd. Als alternatief worden de geleidende en isolerende lagen in één keer tegelijkertijd vlakgeëtst met gebruikmaking van een CMP-proces om de contactpennen te 25 vormen en het bovenoppervlak van de isolerende laag vlak te maken. Met deze werkwijze kan het tussen verbindingen optreden van een brug, die tot stand kan worden gebracht door een kras in het bovenopper'vlak van de isolerende laag, voorkomen worden door de geleidende laag vlak te 3 0 etsen na het opvullen van een contactopening met de geleidende laag. Aangezien de isolerende laag een onderste isolerende laag en een bovenste isolerende laag met ! een relatief hoge hardheid ten opzichte van de onderste isolerende laag omvat worden gebieden met een hoog ni-3 5 veau en gebieden met een laag niveau van de isolerende laag die volgens de topologie van een poortelektrode of een metalen verbinding zijn gevormd, effectief afgevlakt. Dientengevolge kan de dikte van de isolerende laag aanzienlijk worden gereduceerd.
40 1009351 7
Uitvoeringsvorm 1
Nu zal onder verwijzing naar de fig. 2 en 3 een werkwij ze voor het vormen van contactpennen van een halfgeleidergeheugeninrichting overeenkomstig een eerste 5 uitvoeringsvorm van de onderhavige uitvinding worden beschreven. Deze figuren tonen een eerste uitvoeringsvorm van de uitvinding.
In fig. 2a heeft een halfgeleidersubstraat 100, dat bijvoorbeeld een siliciumsubstraat is, een inrichting-10 isolerende laag 102 (in dit geval een veldoxidegebied) dat zodanige patronen bezit dat het actieve en het inactieve gebieden bepaalt. In de uitvoeringsvorm van fig. 2a heeft de inrichting-isolerende laag 102 de karakteristieke vorm van een STI-veldoxide (STI = "shallow 15 trench isolation", ondiepe-greppel-isolatie), maar de onderhavige uitvinding kan uiteraard worden toegepast met gebruikmaking van andere isolatietechnologieën, zoals LOCOS-veldoxide, zijwand-maskerisolatie of direc-te-veld-isolatie. Een poortelektrode 104, bijvoorbeeld 20 een woordlijn van een halfgeleider-geheugeninrichting, is op het siliciumsubstraat 100 gevormd. Dit siliciumsubstraat omvat diffusiegebieden (niet getoond), bijvoorbeeld bron/put-gebieden die aan beide zijden van de poortelektrode 104 in de actieve gebieden zijn gevormd.
25 Vervolgens wordt een isolerende laag (of een isole rende tussenlaag) 106 aangebracht over het siliciumsubstraat 100 met inbegrip van de poortelektrode 104 teneinde elektrische isolatie tussen verbindingen mogelijk te maken. De isolerende laag 106 kan gemaakt zijn van 3 0 ten minste een materiaal dat gekozen is uit een groep bestaande uit Si02, USG ("undoped silicate glass", niet-gedoteerd silicaatglas), BPSG (boriumfosforsilicaat-glas), PSG (fosforsilicaatglas), SiN, SiNO, SiOF, SOG ("spin on glass", rotatie-op-glas) , FOX (vloeiend oxi-35 de) , een polymeer, en een combinatie daarvan. Bij voorkeur bestaat de isolerende laag 106 uit meerdere lagen, d.w.z. een onderste isolerende laag 106a en een bovenste isolerende laag 106b die onderling verschillende hardheden bezitten. De onderste isolerende laag 106a is ge-40 maakt van een oxidelaag die bij voorkeur een dikte in innQ35i 8 het bereik 4000 A tot 12.000 A bezit. De onderste isolerende laag 106a kan gemaakt zijn van een materiaal dat gekozen is uit een groep bestaande uit Si02, USG, BPSG, en PSG, of een combinatie ervan, door gebruikmaking van 5 een CVD-proces (CVD = "chemical vapor deposition", chemische dampafzetting) , een terugstroomproces, een afzet-tings/etsproces, of een HDP-proces (HDP = "high density-plasma", hoge-dichtheid-plasma). Als alternatief kan de onderste isolerende laag 106a gemaakt zijn van een mate-10 riaal dat gekozen is uit een groep bestaande uit SiOF, FOX (vloeiend oxide), en polymeer, of een combinatie daarvan, door een SOG-proces (SOG = "spin on glass", rotatie op glas) of een rotatie-depositie-proces ("spin coating") te gebruiken.
15 De bovenste isolerende laag 106b is gemaakt van een materiaal met een relatief hoge hardheid ten opzichte van de onderste isolerende laag 106a, en heeft bij voorkeur een dikte in het bereik van 100 A tot 1000 A. De bovenste isolerende laag 106b kan gemaakt zijn van een 20 materiaal dat bijvoorbeeld gekozen is uit een groep bestaande uit SiN, SiON, AIN, Al203, BN, en diamantachtige koolstof, of een combinatie daarvan. Het is zeer belangrijk dat de bovenste isolerende laag 106b met een relatief hoge hardheid gebruikt wordt om een deel van de 25 onderste isolerende laag 106a met een laag niveau tijdens een volgende vlaketsstap met een lage snelheid te etsen.
In wezen wordt de isolerende laag 106 gevormd met een oneven oppervlak langs de topologie van de poort-30 elektrode 104, en een gebied waar de poortelektrode 104 is gevormd heeft een relatief hoog niveau ten opzichte van een gebied waar de poortelektrode niet is gevormd.
Onder verwijzing naar fig. 2b wordt de isolerende laag 106 geëtst tot ten minste een van de diffusiegebie-35 den wordt blootgelegd, en daarbij wordt een contactopening 108 gevormd.
Zoals in fig. 2c is getoond, is een geleidende laag 110 voor het vormen van contactpennen met een voldoende dikte (bijvoorbeeld 3000 A tot 5000 A) om de contactope-4 0 ning 108 op te vullen aangebracht over de bovenste iso- 1009351 9 lerende laag 106b. De geleidende laag 110 is gemaakt van een materiaal dat gekozen is uit een groep bestaande uit W, Al, Cu, Ti, TiN, polysilicium, W-Si, Al-Cu, en Al-Cu-Si door gebruikmaking van het CVD-, PVD-, terugstroom-5 of persvulproces.
In de eerste uitvoeringsvorm wordt de geleidende laag 110 direct gevormd op de bovenste isolerende laag 106b die de contactopening 108 opvult, terwijl in een modificatie van de eerste uitvoeringsvorm een barrière-10 laag (niet getoond) direct op de bovenste isolerende laag 106b en op beide zijwanden en een bodem van de contactopening 108 kan zijn gevormd, en dan de geleidende laag 110 over de barrièrelaag wordt gevormd en de contactopening 108 opvult. De barrièrelaag kan zijn 15 gemaakt van een materiaal dat gekozen is uit een groep bestaande uit Ti, TiN, Ta, TaN, WN, TiSiN, en een combinatie daarvan, teneinde de contactweerstand en adhesie-eigenschappen te verbeteren en een onderlinge reactie te onderdrukken.
20 Onder verwijzing naar fig. 2d wordt een geleidende laag 110 geëtst tot een bovenoppervlak van de bovenste isolerende laag 106b wordt blootgelegd, om daardoor een contactpen 110a te vormen. Het etsproces van de gelei- , dende laag wordt uitgevoerd door een CMP-proces of een 25 terugetsproces met gebruikmaking van natte of droge ets.
Wanneer het CMP-proces wordt uitgevoerd om de geleidende laag 110 te etsen wordt een polijstmateriaal gebruikt, waarbij de polijst-snelheidsverhouding van de geleidende laag 110 ten opzichte van de isolerende laag 106 in het 30 gebied ligt van 1 : enkele honderden tot enkele honderden : l. Bij voorkeur wordt het polijstmateriaal ge bruikt waarbij een polijstsnelheid van de geleidende laag 110 van bijvoorbeeld polysilicium, vijf keer zo hoog is als die van de onderste isolerende laag 106 van 35 bijvoorbeeld oxide, of die van de bovenste isolerende laag van bijvoorbeeld nitride (SiN of SiON).
Als alternatief, in het geval dat het terugetsproces wordt uitgevoerd om de geleidende laag 110 te etsen indien de geleidende laag die de contactopening 108 40 opvult voldoende overgeëtst is, een in een holte gelegen 1009351 10 contactpen 110b gevormd, zoals in fig. 3 is getoond. Deze figuur toont de in een holte gelegen contactpen 110b die overeenkomstig een andere modificatie van de eerste uitvoeringsvorm is gevormd. De in een holte gele-5 gen contactpen 110b kan gebruikt worden als een etsstop-laag gedurende een volgend vlaketsproces van de isolerende laag 106.
Tenslotte wordt, zoals in fig. 2e is getoond, een vlakets-CMP-proces uitgevoerd om de isolerende laag 106 10 en de contactpen 110a af te vlakken. Gedurende het CMP-proces wordt de bovenste isolerende laag 106b verwijderd en wordt het bovenoppervlak van de onderste isolerende laag 106a afgevlakt. Dientengevolge wordt de contactpen 110a of 110b gevormd, die een vlak oppervlak heeft met 15 dezelfde horizontale positie als het bovenoppervlak van de onderste isolerende laag 106a. Het CMP-proces wordt bij voorkeur uitgevoerd met gebruikmaking van een poli jstmateriaal, waarbij de polijstsnelheidsverhouding van de geleidende laag 110 ten opzichte van de isoleren- 2 0 de laag 106 in het gebied ligt van 1 : enkele honderden : tot enkele honderden : 1.
Als alternatief wordt, wanneer de in een holte gelegen contactpen 110b wordt gevormd, het CMP-proces voor het afvlakken van de isolerende laag 106 uitgevoerd met 25 gebruikmaking van de in een holte gelegen contactpen 110b als etsstoplaag, zoals door de onderbroken lijn 111 van fig. 3 is aangeduid.
Aangezien een gedeelte van de isolerende laag 106 met een relatief hoog niveau, waarin de poortelektrode 30 104 en de contactopening 108 zijn gevormd, wordt vlakge- ëtst bij een polijstsnelheid die hoger is dan in een gedeelte waar deze niet worden gevormd, kan het afvlakken van de isolerende laag 106 eenvoudig worden bereikt. Ook kan, aangezien de bovenste isolerende laag 106b met 35 een relatief hoge hardheid ten opzichte van de onderste isolerende laag 106a wordt geëtst bij een polijstsnel-heid die lager is dan die van de onderste isolerende laag 106a, een doeltreffend afvlakken van de isolerende laag 106 worden verkregen. Dientengevolge kan de onder-j 40 ste isolerende laag 106a, die als tussenliggende isole- 1009351 11 rende laag tussen verbindingen kan worden gebruikt, aanzienlijk in dikte worden gereduceerd, vergeleken met een isolerende laag van de halfgeleiderinrichting volgens de stand van de techniek.
5 Anderzijds kunnen de geleidende laag 110 en de isolerende laag 106 tegelijkertijd met gebruikmaking van het CMP-proces worden vlakgeëtst. In dit geval wordt het CMP-proces uitgevoerd met gebruikmaking van een polijst-materiaal voor het etsen van een oxidelaag, namelijk een 10 polijstmateriaal dat niet selectief is, om achtereenvolgens de geleidende laag 110 van polysilicium, de bovenste isolerende laag 106b van nitride, en de onderste isolerende laag 106a van oxide te etsen.
Vervolgens wordt een bovenste verbinding (niet ge-15 toond) gvormd, om elektrisch contact te maken met de contactpen 110a of 110b. Overeenkomstig de eerste uitvoeringsvorm van de uitvinding kan geen brug tussen de verbindingen worden gevormd, hoewel de verbindingen op de isolerende laag worden gemaakt, aangezien geen gelei-20 dend materiaal wordt ingesloten dat is aangebracht om een contactpen op het bovenoppervlak van de afgevlakte isolerende laag 106 te vormen.
Uitvoeringsvorm 2 25 In het navolgende zal een werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting overeenkomstig een tweede uitvoeringsvorm van de onderhavige uitvinding onder verwijzing naar de fig. 4 en 5 worden beschreven.
30 Onder verwijzing naar fig. 4a is een metalen ver binding 202 gevormd op een halfgeleidersubstraat 200, bijvoorbeeld een siliciumsubstraat waarvan de actieve en inactieve gebieden bepaald zijn. De metalen verbinding 202 is op het actieve gebied gevormd.
35 Als alternatief, dat evenwel niet getoond is, kan een isolerende laag met een dikte van 4000 A tot 20.000 A aangebracht zijn over het siliciumsubstraat 200 waarop een poortelektrode (niet getoond) is gevormd, en dan kan de metalen verbinding 202 op de isolerende laag zijn 4 0 gevormd.
1009351* 12
Vervolgens wordt een isolerende laag 204 aangebracht over het siliciumsubstraat 200, met inbegrip van de metalen verbinding 202, teneinde elektrische isolatie tussen de verbindingen mogelijk te maken. De isolerende 5 laag 204 kan gemaakt zijn van een materiaal gekozen uit een groep bestaande uit Si02, USG, BPSG, PSG, SiN, SiON, SiOF, S0G, FOX, een polymeer, en een combinatie daarvan. Bij voorkeur heeft de isolerende laag 204 een meervoudige dunne laag, d.w.z. een onderste isolerende laag 204a 10 en een bovenste isolerende laag 204b die onderling verschillende hardheden bezitten. De onderste isolerende laag 204a is gemaakt van een oxidelaag die bij voorkeur een dikte in het gebied van 10.000 A tot 30.000 A bezit. De onderste isolerende laag 204a kan gemaakt zijn van 15 een materiaal dat gekozen is uit een groep bestaande uit Si02, USG, BPSG en PSG, of een combinatie daarvan, door gebruikmaking van een CVD-proces, een terugstroomproces, een afzettings/etsproces, of een HDP-proces. Als alternatief kan de onderste isolerende laag 204a gemaakt zijn 20 van een materiaal of gekozen is uit de groep bestaande uit SiOF, FOX, en een polymeer, of een combinatie daarvan, door gebruikmaking van het SOG-proces of het zogenaamde rotatie-depositie-proces ("spin coating").
De bovenste isolerende laag 204b is gemaakt van een 25 materiaal met een relatief grote hardheid ten opzichte van de onderste isolerende laag 204a, en heeft bij voorkeur een dikte in het gebied van 100 A tot 1000 A. De bovenste isolerende laag 204b kan gemaakt zijn van, bijvoorbeeld, een materiaal gekozen uit een groep be-30 staande uit SiN, SiON, AlN, Al^^O^» BN, en diamantachtige koolstof, of een combinatie daarvan. De bovenste isolerende laag 204b wordt gebruikt om een gedeelte van de onderste isolerende laag 204a met een laag niveau bij lage snelheid tijdens een volgende afvlaketsstap te 35 etsen.
In wezen wordt de isolerende laag 204 gevormd met een ongelijk oppervlak langs de topologie van de metalen verbinding 202, en een gebied waar de metalen verbinding 202 is gevormd heeft een relatief hoge trap naar een 40 gebied waar de metalen verbinding niet is gevormd.
'Ί 1009351 13
Onder verwijzing naar fig. 4b wordt de isolerende laag 204 geëtst tot ten minste een metaalverbinding 202 is blootgelegd, en daardoor een contactopening 206 is gevormd.
5 Zoals in fig. 4c is getoond, wordt een barrièrelaag 207 direct op de bovenste isolerende laag 204b en op beide zijwanden en een bodem van de contactopening 206 gevormd. De barrièrelaag 207 is gemaakt van een materiaal dat gekozen is uit een groep bestaande uit Ti, TiN, 10 Ta, TaN, WN, TiSiN, en een combinatie daarvan, teneinde de contactweerstand en adhesie-eigenschappen te verbeteren en een onderlinge reactie tussen de metalen verbinding 202 en een geleidend materiaal voor de contactpen te onderdrukken. Vervolgens wordt een geleidende laag 15 208 voor het vormen van contactpennen over de barrière laag 207 aangebracht met een voldoende dikte (bijvoorbeeld 2000 A tot 6000 A) om de contactopening 206 op te vullen. De geleidende laag 208 is gemaakt van een materiaal dat gekozen is uit een groep bestaande uit W, Al, 20 Cu, Ti, TiN, polysilicium, W-Si, Al-Cu, en Al-Cu-Si met gebruikmaking van CVD, PVD, terugstroom-, of persvulpro-cessen.
Onder verwijzing naar fig. 4d worden de geleidende laag 208 en de barrièrelaag 207 achtereenvolgens geëtst 25 tot een bovenoppervlak van de bovenste isolerende laag 204b is blootgelegd om op deze wijze een contactpen 208a te vormen. Het etsproces van de geleidende laag 208 en de barrièrelaag 207 wordt uitgevoerd door een CMP-proces of een terugetsproces met gebruikmaking van nat of droog 30 etsen. Wanneer het CMP-proces wordt uitgevoerd om de geleidende laag 208 te etsen, wordt een polijstmateriaal gebruikt waarbij de polijst-snelheidsverhouding van de geleidende laag 208 ten opzichte van de isolerende laag 204 in het gebied van 1 : enkele honderden tot enkele 35 honderden : 1 ligt. Bij voorkeur wordt een polijstma teriaal gebruikt waarbij de polijstsnelheid van de geleidende laag 208 van wolfraam (W) ten minste vijf keer zo hoog is als die van de onderste isolerende laag 204 van oxide of die van de bovenste isolerende laag van 40 nitride (SiN of SiON).
1009351 14
Als alternatief, in het geval waarin het terugets-proces wordt uitgevoerd om de geleidende laag 208 te etsen wordt, indien de geleidende laag 2 08 die de contactopening 206 opvult voldoende overetst is, een in een 5 holte gelegen contactpen 208b gevormd, zoals in fig. 5 is getoond. Deze figuur toont de in een holte gelegen contactpen 208b die volgens een modificatie van de tweede uitvoeringsvorm is gevormd. De in een holte gelegen contactpen 208b wordt gebruikt als etsstoplaag tijdens 10 een volgende vlaketsproces van de isolerende laag 204.
Tenslotte wordt, zoals in fig. 4e is getoond, een vlakets-CMP-proces uitgevoerd om de isolerende laag 204 en de contactpen 208a af te vlakken. Tijdens het CMP-proces wordt de bovenste isolerende laag 204b verwijderd 15 en wordt een bovenoppervlak van de onderste isolerende laag 204a afgevlakt. Dientengevolge wordt de contactpen 208a of 208b gevormd, die een vlak oppervlak heeft met dezelfde horizontale positie als het bovenoppervlak van de onderste isolerende laag 204a. Het CMP-proces wordt 20 bij voorkeur uitgevoerd met gebruikmaking van een poli j stmateriaal waarbij de polijstsnelheidsverhouding van de geleidende laag 208 ten opzichte van de isolerende laag 204 in het gebied van 1 : enkele honderden tot enkele honderden : 1 ligt.
25 Als alternatief wordt, wanneer de in een holte gelegen contactpen 208b door het overetsproces is gevormd, het CMP-proces voor het afvlakken van de isolerende laag 204 uitgevoerd met gebruikmaking van de in een holte gelegen contactpen 208b als etsstoplaag, zoals 30 door een onderbroken lijn 209 in fig. 5 is aangeduid. Het verdient de voorkeur dat het CMP-proces een polijstmateriaal gebruikt waarin de polijstsnelheidsverhouding van de geleidende laag 208 ten opzichte van de isolerende laag 204 1 : 10 bedraagt.
35 Op vergelijkbare wijze als bij de eerste uitvoe ringsvorm kan het afvlakken van de isolerende laag 204 eenvoudig worden bereikt, aangezien een gedeelte van de isolerende laag 204 met een relatief hoog niveau, waar de metalen verbinding 202 en de contactopening 206 zijn 40 gevormd, wordt vlakgeëtst bij een polijstsnelheid die i0093Sf Ί 15 hoger is dan bij een gedeelte waar deze niet zijn gevormd. Ook kan een efficiënt afvlakken van de isolerende laag 204 worden bereikt, aangezien de bovenste isolerende laag 204b met een relatief grote hardheid ten opzich-5 te van de onderste isolerende laag 204 bij een polijst-snelheid wordt geëtst die lager is dan van de onderste isolerende laag 204a. Dientengevolge kan de onderste isolerende laag 204a, die als isolerende laag tussen onderlinge verbindingen kan worden gebruikt, aanzienlijk 10 in dikte worden gereduceerd, vergeleken met een isolerende laag van een halfgeleiderinrichting volgens de stand van de techniek.
Anderzijds kunnen de geleidende laag 208 en de isolerende laag 204 tegelijkertijd worden vlakgeëtst met 15 gebruikmaking van het CMP-proces. In dit geval wordt het CMP-proces uitgevoerd met gebruikmaking van een polijst-materiaal voor het etsen van een oxidelaag, namelijk een polijstmateriaal dat niet selectief is, voor het achtereenvolgens etsen van de geleidende laag 208 van wolf-20 raam, de barrièrelaag 207, de bovenste isolerende laag 204b van nitride, en de onderste isolerende laag 204a van oxide.
Vervolgens wordt een bovenste verbinding (niet getoond) gevormd om elektrisch contact te maken met de 25 contactpen 208a of 208b. Overeenkomstig de tweede uitvoeringsvorm van de uitvinding kan geen brug tussen de verbindingen tot stand worden gebracht, hoewel de bovenste verbinding is gevormd, aangezien geen geleidend materiaal wordt ingesloten dat is aangebracht om een 30 contactpen op het bovenoppervlak van de afgevlakte isolerende laag 204 te vormen.
Zoals uit het voorgaande blijkt, verschaft de onderhavige uitvinding het voordeel van contactpennen die een brug tussen verbindingen kunnen voorkomen, welke het 35 gevolg kunnen zijn van een kras op een bovenoppervlak van een isolerende laag. Dit is het geval aangezien het CMP-proces voor het vormen van de contactpennen wordt uitgevoerd na het CMP-proces voor het af vlakken van de isolerende laag.
1009351' 16
Aangezien de isolerende laag twee lagen omvat, een onderste isolerende laag en een bovenste isolerende laag met een relatief grote hardheid ten opzichte van de onderste isolerende laag, worden een gebied met een hoog 5 niveau waar een geleidende structuur is gevormd en een gebied met een laag niveau waar een geleidende structuur niet is gevormd, efficiënt afgevlakt. De onderhavige uitvinding verschaft derhalve het verdere voordeel dat de dikte van de isolerende laag aanmerkelijk gereduceerd 10 kan worden.
1009351’

Claims (21)

1. Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting, omvattende de stappen: het vormen van een geleidende structuur op een halfgeleidersubstraat met daarin een aantal diffusiege-5 bieden; het vormen van een isolerende laag op het halfgeleidersubstraat met inbegrip van de geleidende structuur ; het etsen van de isolerende laag tot ten minste een 10 van de diffusiegebieden is blootgelegd, teneinde een contactopening te vormen; het aanbrengen van een geleidende laag op de isolerende laag waardoor de contactopening met de geleidende laag wordt opgevuld; 15 het etsen van de geleidende laag tot een bovenop pervlak van de isolerende laag is blootgelegd om een contactpen te vormen; en het etsen van een bovenoppervlak van de isolerende laag met inbegrip van de contactpen door middel van een 20 vlakmakend etsend proces, waarbij zowel de bovenoppervlakken van de contactpen als de isolerende laag worden vlakgemaakt, waarbij de stap van het etsen van de geleidende laag het overetsen van de geleidende laag omvat om een in een holte 25 gelegen contactpen te vormen, en waarbij de in een holte gelegen contactpen tijdens het vlakmakings-etsproces als etsstoplaag wordt gebruikt.
2. Werkwijze volgens conclusie i, waarin de isole rende laag is gemaakt van ten minste één materiaal geselecteerd uit een groep bestaande uit Si02, USG (niet-gedoteerd silicaatglas), BPSG (boriumfosfor-silicaat-glas), PSG (fosforsilicaatglas), SiN, SiON, SiOF, SOG 35 ("spin-on-glass"), FOX (vloeiend oxide), een polymeer, en een combinatie daarvan. 1009351'
3. Werkwijze volgens conclusie 1, waarin de geleidende laag is gemaakt van een materiaal gekozen uit een groep bestaande uit W, Al, Cu, Ti, TiN, polysilicium, W-Si, Al-Cu en Al-Cu-Si door middel van een uit CVD-, PVD- 5 terugstromings- en persvulprocessen.
4. Werkwijze volgens conclusie 1, waarin de stap van het etsen van de geleidende laag wordt uitgevoerd door een terugetsproces of een CMP-proces. 10
5. Werkwijze volgens conclusie 4, waarin het terugetsproces wordt uitgevoerd door een nat of droog etspro-ces.
6. Werkwijze volgens conclusie 4, waarin het CMP- proces wordt uitgevoerd met gebruikmaking van een poli jstmateriaal, en waarin een polijst-snelheidsverhou-ding van de geleidende laag ten opzichte van de isolerende laag in het gebied ligt van enkele honderden : 1 - 20 tot 1 : tot enkele honderden.
7. Werkwijze volgens conclusie 1, waarin het vlak-makings-etsproces wordt uitgevoerd met gebruikmaking van een polijstmateriaal, en waarin een polijst-snelheids- 25 verhouding van de geleidende laag tot de isolerende laag in het gebied ligt van 1 : tot enkele honderden tot enkele honderden : 1.
8. Werkwijze volgens conclusie 1, waarin de werk-30 wijze voor het vormen van de geleidende laag verder het vormen van een barrièrelaag op de isolerende laag met inbegrip van de contactopening omvat.
9. Werkwijze volgens conclusie 8, waarin de bar-35 rièrelaag is gemaakt van ten minste één materiaal gekozen uit een groep bestaande uit Ti, TiN, Ta, TaN, WN, TiSiN, en een combinatie daarvan.
10. Werkwijze voor het vormen van contactpennen van 40 een halfgeleiderinrichting, omvattende de stappen: 1009351 het vormen van een geleidende structuur op een halfgeleidersubstraat met daarin een aantal diffusiege-bieden; het achtereenvolgens op het halfgeleidersubstraat 5 vormen van eerste en tweede isolerende lagen met inbegrip van de geleidende structuur, waarbij de tweede isolerende laag een relatief hoge hardheid ten opzichte van de eerste isolerende laag bezit; het achtereenvolgens etsen van de tweede en eerste 10 isolerende lagen tot een diffusiegebied en/of de geleidende structuur is blootgelegd om een contactopening te vormen; het vormen van een geleidende laag op de tweede isolerende laag, waarbij de contactopening wordt opge-15 vuld; en het etsen van de geleidende laag tot ten minste een bovenoppervlak van de tweede isolerende laag is blootgelegd om een contactpen te vormen; en het vlaketsen van de tweede en eerste isolerende 20 lagen met inbegrip van de contactpen, waarbij de tweede isolerende laag wordt geëtst bij een lagere snelheid dan een gedeelte van de tweede isolerende laag met een laag niveau waar de geleidende structuur en de contactopening niet worden gevormd, en 25 dan de eerste isolerende laag, tijdens de vlaketsstap, wordt geëtst, waarbij de stap van het etsen van de geleidende laag het overetsen van de geleidende laag omvat om een in een holte gelegen contactpen te vormen, en waarbij de in een holte gelegen contactpen tijdens het 30 vlakmakings-etsproces als etsstoplaag wordt gebruikt.
11. Werkwijze volgens conclusie 10, waarin de eerste isolerende laag gemaakt wordt van ten minste één 35 materiaal gekozen uit de groep bestaande uit Si02, USG, BPSG, PSG, SiOF, FOX, en polymeren, en de tweede isolerende laag is gemaakt van ten minste een materiaal gekozen uit de groep bestaande uit SiN, SiON, AlN, Al203, BN, en diamantachtige koolstof. 40 1009351
12. Werkwijze volgens conclusie 10, waarin de geleidende laag gemaakt is van ten minste een materiaal gekozen uit de groep bestaande uit W, Al, Cu, Ti, TiN, polysilicium, W-Si, Al-Cu, en Al-Cu-Si, door middel van 5 ofwel CVD-, PVD-, terugstromings- en persvulprocessen.
13. Werkwijze volgens conclusie 10, waarin de stap van het etsen van de geleidende laag wordt uitgevoerd door ofwel een terugetsproces of een CMP-proces. 10
14. Werkwij ze volgens conclusie 13, waarin het terugetsproces wordt uitgevoerd door middel van een nat of een droog etsproces.
15. Werkwijze volgens conclusie 13, waarin het CMP- proces wordt uitgevoerd met gebruikmaking van een po li j stmateriaal, en waarin een polijst-snelheidsverhou-ding van de geleidende laag ten opzichte van de isolerende laag in het gebied van enkele honderden : 1 tot 1 20 : tot enkele honderden ligt.
16. Werkwijze volgens conclusie 10, waarin het vlakmakings-etsproces wordt uitgevoerd door middel van een CMP-proces met gebruikmaking van een polijstmateri- 25 aal, en waarin een polijst-snelheidsverhouding van de geleidende laag tot de isolerende laag in het gebied van 1 : tot enkele honderden tot enkele honderden : 1 ligt.
17. Werkwijze volgens conclusie 10, waarin de werk-30 wijze voor het vormen van de geleidende laag verder het vormen van een barrièrelaag op de tweede isolerende laag met inbegrip van de contactopening omvat.
18. Werkwijze volgens conclusie 17, waarin de bar-35 rièrelaag is gemaakt van ten minste één materiaal gekozen uit een groep bestaande uit Ti, TiN, Ta, TaN, WN, TiSiN, en een combinatie daarvan. i
19. Werkwijze voor het vormen van contactpennen van 40 een halfgeleiderinrichting, omvattende de stappen: 1009351 het vormen van een geleidende structuur op een halfgeleidersubstraat met daarin een aantal diffusiege-bieden; het achtereenvolgens op het halfgeleidersubstraat 5 vormen van eerste en tweede isolerende lagen met inbegrip van de geleidende structuur, waarbij de tweede isolerende laag een relatief hoge hardheid ten opzichte van de eerste isolerende laag bezit; het achtereenvolgens etsen van de tweede en eerste 10 isolerende lagen tot een diffusiegebied en/of de geleidende structuur is blootgelegd, om een contactopening te vormen; het vormen van een geleidende laag op de tweede isolerende laag, waarbij de contactopening wordt opge-15 vuld; en het achtereenvolgens vlaketsen van de geleidende laag, de tweede isolerende laag en de eerste isolerende laag om een contactpen te vormen en de eerste isolerende laag af te vlakken; en 20 waarbij de tweede isolerende laag wordt geëtst bij een lagere snelheid dan een gedeelte van de tweede isolerende laag met een laag niveau waar de geleidende structuur en de contactopening niet worden gevormd, en dan de eerste isolerende laag, tijdens de vlaketsstap, 25 wordt geëtst, waarbij de stap van het achtereenvolgens vlaketsen van de geleidende laag, de tweede isolerende laag en de eerste isolerende laag het overetsen van de geleidende laag omvat om een in een holte gelegen contactpen te vormen, en waarbij de in een holte gelegen 30 contactpen tijdens de vlaketsstap als etsstoplaag wordt gebruikt.
20. Werkwijze volgens conclusie 19, verder omvattende, vóór het vormen van de geleidende laag, het vor- 35 men van een barrièrelaag op de tweede isolerende laag met inbegrip van de contactopening.
21. Werkwijze volgens conclusie 20, waarin de barrièrelaag is gemaakt van een materiaal gekozen uit een 10093S1 groep bestaande uit Ti, TiN, Ta, TaN, WN, en TiSiN, en een combinatie daarvan. i 10093S1
NL1009351A 1997-06-11 1998-06-09 Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting. NL1009351C2 (nl)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19970024146 1997-06-11
KR19970024146 1997-06-11
KR19980014850 1998-04-25
KR1019980014850A KR100266749B1 (ko) 1997-06-11 1998-04-25 반도체 장치의 콘택 플러그 형성 방법

Publications (2)

Publication Number Publication Date
NL1009351A1 NL1009351A1 (nl) 1998-12-14
NL1009351C2 true NL1009351C2 (nl) 2000-02-23

Family

ID=26632828

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1009351A NL1009351C2 (nl) 1997-06-11 1998-06-09 Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting.

Country Status (9)

Country Link
US (1) US6121146A (nl)
JP (1) JPH1131745A (nl)
KR (1) KR100266749B1 (nl)
CN (1) CN1127123C (nl)
DE (1) DE19826031C2 (nl)
FR (1) FR2764734B1 (nl)
GB (1) GB2326281B (nl)
NL (1) NL1009351C2 (nl)
TW (1) TW396576B (nl)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
JPH11233621A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6218306B1 (en) 1998-04-22 2001-04-17 Applied Materials, Inc. Method of chemical mechanical polishing a metal layer
KR100268459B1 (ko) * 1998-05-07 2000-10-16 윤종용 반도체 장치의 콘택 플러그 형성 방법
JP2000294640A (ja) 1999-04-09 2000-10-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
FR2795236B1 (fr) * 1999-06-15 2002-06-28 Commissariat Energie Atomique Procede de realisation d'interconnexions notamment en cuivre pour dispositifs micro-electroniques
US6225226B1 (en) * 1999-12-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for processing and integrating copper interconnects
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor
KR100373356B1 (ko) * 2000-06-30 2003-02-25 주식회사 하이닉스반도체 반도체장치 제조방법
KR100399064B1 (ko) * 2000-06-30 2003-09-26 주식회사 하이닉스반도체 반도체 소자 제조방법
DE10208714B4 (de) * 2002-02-28 2006-08-31 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt für eine integrierte Schaltung
JP4034115B2 (ja) * 2002-05-14 2008-01-16 富士通株式会社 半導体装置の製造方法
TW519858B (en) * 2002-05-20 2003-02-01 Via Tech Inc Printing method for manufacturing through hole and circuit of circuit board
JP3918933B2 (ja) * 2002-12-06 2007-05-23 Ｊｓｒ株式会社 化学機械研磨ストッパー、その製造方法および化学機械研磨方法
CN1315189C (zh) * 2003-05-06 2007-05-09 旺宏电子股份有限公司 字符线交接点布局结构
US6909131B2 (en) * 2003-05-30 2005-06-21 Macronix International Co., Ltd. Word line strap layout structure
DE102006030265B4 (de) * 2006-06-30 2014-01-30 Globalfoundries Inc. Verfahren zum Verbessern der Planarität einer Oberflächentopographie in einer Mikrostruktur
KR100955838B1 (ko) 2007-12-28 2010-05-06 주식회사 동부하이텍 반도체 소자 및 그 배선 제조 방법
DE102010028460B4 (de) 2010-04-30 2014-01-23 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Herstellen eines Halbleiterbauelements mit einer reduzierten Defektrate in Kontakten, das Austauschgateelektrodenstrukturen unter Anwendung einer Zwischendeckschicht aufweist
CN103160781B (zh) * 2011-12-16 2015-07-01 中国科学院兰州化学物理研究所 模具钢表面多层梯度纳米复合类金刚石薄膜的制备方法
CN104233222B (zh) * 2014-09-26 2016-06-29 厦门大学 一种直接在Si衬底上生长六方氮化硼二维薄膜的方法
KR102406583B1 (ko) * 2017-07-12 2022-06-09 삼성전자주식회사 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305691A1 (en) * 1987-08-17 1989-03-08 International Business Machines Corporation Method of forming a plurality of conductive studs within an insulator layer
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
EP0540444A1 (en) * 1991-10-30 1993-05-05 International Business Machines Corporation CVD diamond or diamond-like carbon for chemical-mechanical polish etch stop
EP0660393A1 (en) * 1993-12-23 1995-06-28 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
JPH07221292A (ja) * 1994-02-04 1995-08-18 Citizen Watch Co Ltd 半導体装置およびその製造方法
EP0774777A1 (en) * 1995-11-14 1997-05-21 International Business Machines Corporation A method of chemically mechanically polishing an electronic component

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989000503A1 (en) * 1987-07-21 1989-01-26 Storage Technology Corporation Control of printer functions via band id
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
DE4311484A1 (de) * 1992-04-09 1993-10-14 Micron Technology Inc Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US5915189A (en) * 1997-08-22 1999-06-22 Samsung Electronics Co., Ltd. Manufacturing method for semiconductor memory device having a storage node with surface irregularities

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305691A1 (en) * 1987-08-17 1989-03-08 International Business Machines Corporation Method of forming a plurality of conductive studs within an insulator layer
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
EP0540444A1 (en) * 1991-10-30 1993-05-05 International Business Machines Corporation CVD diamond or diamond-like carbon for chemical-mechanical polish etch stop
EP0660393A1 (en) * 1993-12-23 1995-06-28 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
JPH07221292A (ja) * 1994-02-04 1995-08-18 Citizen Watch Co Ltd 半導体装置およびその製造方法
EP0774777A1 (en) * 1995-11-14 1997-05-21 International Business Machines Corporation A method of chemically mechanically polishing an electronic component

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"DIAMOND-LIKE FILMS AS A BARRIER TO CHEMICAL-MECHANICAL POLISH", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 35, no. 1B, 1 June 1992 (1992-06-01), pages 211 - 213, XP000309034, ISSN: 0018-8689 *
PATENT ABSTRACTS OF JAPAN vol. 199, no. 511 26 December 1995 (1995-12-26) *

Also Published As

Publication number Publication date
FR2764734A1 (fr) 1998-12-18
FR2764734B1 (fr) 2002-11-08
KR100266749B1 (ko) 2000-09-15
GB9812552D0 (en) 1998-08-05
US6121146A (en) 2000-09-19
CN1203444A (zh) 1998-12-30
DE19826031A1 (de) 1998-12-17
CN1127123C (zh) 2003-11-05
KR19990006403A (ko) 1999-01-25
GB2326281B (en) 2000-07-12
DE19826031C2 (de) 2002-12-05
TW396576B (en) 2000-07-01
NL1009351A1 (nl) 1998-12-14
JPH1131745A (ja) 1999-02-02
GB2326281A (en) 1998-12-16

Similar Documents

Publication Publication Date Title
NL1009351C2 (nl) Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting.
US5376435A (en) Microelectronic interlayer dielectric structure
JP2996946B2 (ja) ビア中に自己整合銅拡散バリヤを形成する方法
US5936296A (en) Integrated circuits having metallic fuse links
CN101656229B (zh) 半导体器件及其制造方法
US8390038B2 (en) MIM capacitor and method of making same
JPH10178096A (ja) アルミニウム接点の製造法
US6593223B1 (en) Method of forming dual damascene structure
US7112504B2 (en) Method of forming metal-insulator-metal (MIM) capacitors at copper process
US6071812A (en) Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes
NL1011933C2 (nl) Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen.
US6680248B2 (en) Method of forming dual damascene structure
US7291552B2 (en) Multi-layer film stack for extinction of substrate reflections during patterning
US5940726A (en) Method for forming an electrical contact for embedded memory
KR100485391B1 (ko) 반도체 장치의 금속배선 형성방법
KR100223914B1 (ko) 다층배선 형성방법
US7381638B1 (en) Fabrication technique using sputter etch and vacuum transfer
KR100271402B1 (ko) 반도체소자의접촉구형성방법
KR20000056852A (ko) 집적회로 내의 금속 상호연결 구조의 제조 방법
KR100580580B1 (ko) 반도체 장치의 금속 배선층 형성 방법
JP2001284353A (ja) 半導体装置の製造方法
JP2000049224A (ja) 集積回路の金属相互接続構造を製造する方法
GB2341727A (en) Method for planarizing contact plug and interlayer insulator structures
KR19990073858A (ko) 반도체 소자내의 콘택트 홀 형성방법
KR20050045610A (ko) 반도체 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 19991022

PD2B A search report has been drawn up
MK Patent expired because of reaching the maximum lifetime of a patent

Effective date: 20180608