JP2996946B2 - ビア中に自己整合銅拡散バリヤを形成する方法 - Google Patents

ビア中に自己整合銅拡散バリヤを形成する方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・チップの製造に関し、さらに詳細には、銅がレベル
間誘電体酸化物またはバルク・シリコンに毒(腐食)作
用を及ぼすことなく銅ワイヤ接続を実施する方法に関す
る。
【0002】
【従来の技術】接続用のワイヤおよびビアの形成は、い
ろいろな方法によって行われる。一般に、基板をワイヤ
およびビア用にパターニングされた絶縁物で覆う。次い
で、金属を付着し、化学機械的研磨(CMP)によって
絶縁体上にある金属を除去する。この方法は、当技術分
野においてダマシーン方法と呼ばれている。
【0003】銅は、アルミニウムよりも低い抵抗率を有
し、またより良い導体となるので、コンピュータ・チッ
プ製造において銅ワイヤを使用することが望ましい。し
かしながら、銅をワイヤリングする場合、製造プロセス
中に特別の注意が必要である。銅は接着層を必要とし、
したがって製造にいくつかのステップが追加される。さ
らに、銅はシリコンおよび酸化物中に容易に拡散し、し
たがって銅ワイヤと二酸化物ケイ素絶縁体との間の拡散
バリヤも必要になる。
【0004】銅ワイヤへの接続を実施するビアを形成す
る場合、金属付着の前に第一のステップとしてアルゴン
・スパッタを実施して、ビアを充填する。アルゴン・ス
パッタの目的は、ビアの下の銅ワイヤから酸化銅を除去
することである。このアルゴン・スパッタ中に銅および
酸化銅がビア側壁上に再付着され、銅が酸化物中に拡散
する可能性が生じ、酸化物が毒(腐食)作用を受け、そ
の電気絶縁能力が低下する。
【0005】銅絶縁体ワイヤリング構造は、ダマシーン
方法または二重ダマシーン方法によって形成される。1
つのダマシーン・レベルは、平坦な誘電体スタックを付
着することによって製造され、次いでこのスタックを標
準のリソグラフィ技法およびドライ・エッチング技法を
使用してパターニングし、エッチングして、ワイヤリン
グまたはビア・パターンを形成する。次いで金属付着を
行う。次いで、化学機械的研磨を使用して、フィールド
金属を除去し、絶縁体中に埋め込まれた平坦化されたワ
イヤリングおよびビアを残す。後続のレベルを前記ステ
ップを繰り返すことによって形成する。ダマシーン方法
では、すべてのワイヤリングは各レベルで平坦である。
接着層/拡散バリヤが銅構造中に必要であり、一般に銅
層の下に配置される。
【0006】
【発明が解決しようとする課題】したがって、本発明の
目的は、銅がレベル間誘電体酸化物または他の絶縁体に
毒(腐食)作用を及ぼすのを防ぐ方法を提供することで
ある。
【0007】本発明の他の目的は、銅多重レベル相互接
続構造を構成する改善された方法を提供することであ
る。
【0008】本発明の他の目的は、多重レベル銅ワイヤ
構造を構成する二重ダマシーン方法を提供することであ
る。
【0009】
【課題を解決するための手段】本発明によれば、ビア・
エッチングの後で材料の薄い膜をウエハ上に付着する。
この材料は、銅が絶縁体中に拡散するのを防ぐ特性を有
しなければならない。ビアが接触している銅ワイヤから
酸化銅を除去するために、アルゴン・スパッタ・エッチ
ングを実施する。バリヤ材料は、このステップ中にビア
の底部およびウエハの上面から酸化銅とともに除去され
る。バリヤ材料は、スパッタ・エッチング中に側壁から
除去されない。したがって、ビア側壁上にスパッタリン
グされ、再付着された銅は、絶縁体中に拡散できない。
接着層および銅拡散バリヤ層は、掃除された銅表面が酸
化雰囲気にさらされないように直ちに付着される。
【0010】
【発明の実施の形態】次に図、特に図1を参照すると、
銅ワイヤ3上のレベル間誘電体(ILD)2中に形成さ
れたビア1が示されている。この構造は、半導体デバイ
スの一部である。ILD2中にビア1を形成するエッチ
ング・プロセスの結果として、銅ワイヤ3の露出した表
面上に酸化銅4が形成される。酸化銅4は、銅ワイヤ3
に対して十分な電気接続を実施するために除去されなけ
ればならない。酸化銅4の除去に備えて、本発明は、I
LD2の上面、側壁6、および酸化銅4の各表面上にバ
リヤ材料5を付着するステップを含む。バリヤ材料は、
金属材料または絶縁材料であり、特に銅に対して拡散バ
リヤを形成するように選択される。バリヤ材料として使
用される適切な金属材料には、タンタル(Ta)、窒化
チタン(TiN)、窒化タンタル(TaN)、窒化タン
グステン(WN)、窒化タングステン・シリコン(Ti
SN)、および窒化タンタル・シリコン(TaSiN)
がある。窒化ケイ素(Si34)など、絶縁材料もバリ
ヤとして使用される。バリヤ層の主要な要件は、方向性
エッチング中に銅および酸化銅が酸化物または「IL
D」に接触するのを防ぎ、かつエッチング後に銅がIL
Dに接触せずにビアを銅で充填できるようにすることで
ある。
【0011】バリヤ材料5を付着した後、方向性エッチ
ングによってILD2の上面からバリヤ材料5を除去
し、ビア1の底部からバリヤ材料5ならびに酸化銅3を
除去する。しかしながら、図2に示すように、バリヤ材
料5はビアの側壁6上に残る。これは、エッチングの性
質が方向性であるためである。バリヤ材料5は、側壁6
上の適切な位置に残るので、方向性エッチング中に銅お
よび酸化銅がILD2と接触することはない。図2に、
少量の酸化銅7がビアの底部縁部のところに残ることを
示す。この酸化銅7は、清浄な銅ワイヤ3またはILD
2との接触に影響を及ぼさない。図2に示されるビア
は、いつでも金属で充填できる。追加の接着バリヤ材料
を付着し、その後銅付着を実施する。接着/バリヤおよ
び銅の充填は、銅ワイヤ3が再酸化できるようになる前
に実施しなければならない。
【0012】図3から図7に、本発明の原理を使用し
て、二重ダマシーン構造を構成するステップの断面図を
示す。図3には、窒化ケイ素(Si34)バリヤ22で
覆われた銅ワイヤ21が示されている。銅ワイヤ21
は、下地の半導体デバイスを外部パッケージ、基板など
に接続する多重レベル金属チップ・ワイヤリングの要素
である。窒化ケイ素バリヤ22上には絶縁体23があ
る。絶縁体23は、二酸化ケイ素(SiO2)、フッ素
化ケイ酸塩(SiOxy)、スパン・オン・ガラス(S
OG)、ポリマー、エーロゲル、パリレン、テフロン、
ダイヤモンド・ライク炭素(DLC)など、またはこれ
らの材料の複合物から構成される。レジスト・マスク2
4は、絶縁体23の一部を覆う。図3を見れば分かるよ
うに、絶縁体23の一部は、レジスト24中の開口25
を介してエッチングされている。このエッチングは、図
示の銅ワイヤ21の平面に対して平行な平面内に新しい
銅ワイヤを準備するためのスペースを示す。絶縁体を途
中までエッチングして、銅線導体を含む開口25を形成
する。
【0013】次いで、レジスト24をストリッピング
し、次のステップで他のレジスト層26を加え、それを
露光し、ビア・パターンの形で現像する。図4に、標準
のリソグラフィ技法を使用して、レジストをマスクを使
用して露光し、次いで現像して、レジスト中にビア・イ
メージを形成するステップを示す。図4に示すように、
ビア27は、銅ワイヤ21までエッチングされる。この
ビア27は、銅ワイヤ21と開口25中に形成される第
2の銅ワイヤとの間の接続を実施する。
【0014】次に、図5に示すように、レジスト26を
除去し、バリヤ材料28をすべての表面上に付着する。
バリヤ材料28を付着した後、バリヤ材料28を方向性
エッチングして、ワイヤ・スペース(絶縁体23上部)
25およびビア27の垂直側壁を除く部分からバリヤ材
料を除去する。このステップは、側壁上のバリヤ材料2
8が絶縁体を覆うので、方向性エッチング中に絶縁体2
3に、エッチング(スパッタリング)された銅および酸
化銅が付着するのを防止する。その結果、銅毒作用を防
ぐことができる。
【0015】次に、図6に示すように、露出したワイヤ
およびビア・スペース表面に、タンタル、窒化タンタ
ル、窒化チタン、窒化タングステン、または窒化タング
ステン・シリコン、窒化タンタル・シリコンなど、金属
接着/拡散バリヤ層29でライニングし、次いで銅30
で充填する。これらのステップは、銅29が再酸化する
前に実施しなければならない。接着層は、バリヤ層と同
じであることもあり異なることもある。場合によって
は、バリヤ/接着層29を導電性材料にし、バリヤ層2
8を絶縁材料にすることが有利である。例えば、バリヤ
層28を窒化ケイ素にし、接着層をタンタル、窒化タン
タル、窒化チタン、窒化タングステン、窒化タングステ
ン・シリコン、窒化タンタル・シリコンにすることがで
きる。銅充填の後、化学機械的研磨(CMP)を実施
し、図7に示される二重ダマシーン線/ビア構造の形成
を完了する。窒化ケイ素、絶縁体、およびマスクを付着
することによって他の線ビア・レベル(図示せず)を追
加し、その後前述のステップを実施する。
【0016】要約すると、銅は、二酸化ケイ素(SiO
2)およびシリコン中に非常に迅速に拡散し、またSi
2にあまり接着しない。しかしながら、銅は、多重レ
ベル構造中で使用するために有利な電気特性を有する。
本発明は、接着層ならびに銅拡散バリヤの役目をするS
iO2または他の絶縁体の側壁上にバリヤ層を形成する
ことによって銅毒作用の問題を克服する。
【0017】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0018】(1)誘電体層中にビアを基板中に配置さ
れた銅導体までエッチングするステップと、前記ビアの
側壁を覆い、かつ銅がその中に拡散するのを防ぐために
選択されたバリヤ材料を前記誘電体層上および前記銅導
体上の前記ビア中に付着するステップと、前記誘電体層
および前記ビアの底部領域から前記バリヤ材料を除去
し、かつ前記ビアの前記側壁上に前記バリヤ材料を残す
ために前記基板を方向性エッチングするステップであっ
て、前記銅導体が方向性エッチング・ステップ中にエッ
チングされるステップと、前記ビアを導体で充填するス
テップとを含む、集積回路構造の製造中に銅毒作用を防
ぐ方法。 (2)前記充填ステップ中に使用される前記導体が、前
記バリヤ材料に加えられる接着/バリヤ層および前記接
着/バリヤ層に加えられる銅を含む上記(1)に記載の
方法。 (3)前記充填ステップが前記銅導体の酸化の前に実施
される上記(1)に記載の方法。 (4)前記方向性エッチング・ステップがスパッタリン
グによって実施される上記(1)に記載の方法。 (5)前記付着したバリヤ材料が、タンタル、窒化チタ
ン、窒化ケイ素、窒化タンタル、窒化タングステン、窒
化タングステン・シリコン、および窒化タンタル・シリ
コンからなるグループから選択される上記(1)に記載
の方法。 (6)前記銅導体上の前記誘電体中にトレンチを形成す
るステップをさらに含み、前記トレンチが側壁を有し、
かつ前記エッチング・ステップ中に形成された前記ビア
が前記トレンチに隣接し、かつ前記付着ステップが前記
バリヤ材料を前記トレンチ中に付着し、かつ前記方向性
エッチング・ステップが前記トレンチの前記側壁上に前
記バリヤ材料を残す上記(1)に記載の方法。 (7)前記充填ステップの後で前記基板を平坦化するス
テップをさらに含む上記(1)に記載の方法。 (8)前記平坦化ステップが化学機械的研磨によって実
施される上記(7)に記載の方法。 (9)前記充填ステップが、前記バリヤ材料上に接着/
バリヤ層を付着するステップと、次いで前記接着バリヤ
層上に銅を付着するステップとを含む上記(1)に記載
の方法。 (10)前記接着/バリヤ層が金属導体である上記
(9)に記載の方法。 (11)前記金属導体が、タンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記(10)に記載の方法。 (12)銅導体と、前記銅導体上に配置された誘電体層
と、前記銅導体に接続された前記誘電体層中に形成さ
れ、側壁を有するビアと、前記ビアの前記側壁上に配置
された銅拡散バリヤと、前記ビア中に配置され、前記銅
導体と電気接触する導体とを含む集積回路構造。 (13)前記ビア中に配置された前記導体が銅である上
記(12)に記載の集積回路構造。 (14)前記銅拡散バリヤが異なる2つの材料の層から
構成される上記(12)に記載の集積回路構造。 (15)前記銅拡散バリヤを形成する前記層の第1層が
前記誘電体層と接触して配置され、かつ絶縁材料であ
り、かつ前記銅拡散バリヤを形成する前記層の第2の層
が導電性材料である上記(14)に記載の集積回路構
造。 (16)前記第1の層が窒化ケイ素であり、かつ前記第
2の層が、タンタル、窒化チタン、窒化タンタル、窒化
タングステン、窒化タングステン・シリコン、および窒
化タンタル・シリコンからなるグループから選択される
上記(15)に記載の集積回路構造。 (17)前記銅拡散バリヤが、タンタル、窒化チタン、
窒化タンタル、窒化タングステン、窒化タングステン・
シリコン、および窒化タンタル・シリコンからなるグル
ープから選択される上記(12)に記載の集積回路構
造。 (18)前記誘電体層中に配置され、前記ビアと隣接
し、側壁を有するトレンチと、前記トレンチの前記側壁
上に配置された銅拡散バリヤと、前記トレンチ中に配置
され、前記銅導体と電気接触する導体とをさらに含む上
記(12)に記載の集積回路構造。 (19)前記トレンチ中に配置された前記導体が銅であ
る上記(18)に記載の集積回路構造。 (20)前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつ異なる2つの材料の層から構
成される上記(18)に記載の集積回路構造。 (21)前記銅拡散バリヤを形成する前記層の第1の層
が前記誘電体層と接触し、かつ絶縁材料であり、かつ前
記銅拡散バリヤを形成する前記層の第2の層が導電性材
料である上記(18)に記載の集積回路構造。 (22)前記第1の層が窒化ケイ素であり、かつ前記第
2の層がタンタル、窒化チタン、窒化タンタル、窒化タ
ングステン、窒化タングステン・シリコン、および窒化
タンタル・シリコンからなるグループから選択される上
記(21)に記載の集積回路構造。 (23)前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつタンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記(12)に記載の集積回路構造。
【図面の簡単な説明】
【図1】バリヤ材料を付着したビアの断面図である。
【図2】誘電体の表面上およびビアの底部中にバリヤ材
料をエッチングし、かつ酸化銅をエッチングした後のビ
アの断面図である。
【図3】二重ダマシーン構造を示す断面図である。
【図4】二重ダマシーン構造を示す断面図である。
【図5】二重ダマシーン構造を示す断面図である。
【図6】二重ダマシーン構造を示す断面図である。
【図7】二重ダマシーン構造を示す断面図である。
【符号の説明】
1 ビア 2 レベル間誘電体(ILD) 3 銅ワイヤ 4 酸化銅 5 バリヤ材料 6 側壁 7 少量の酸化銅 21 銅ワイヤ 22 窒化ケイ素・バリヤ 23 絶縁体 24 レジスト・マスク 25 開口部 26 レジスト 27 ビア 28 バリヤ材料 29 金属接着/拡散バリヤ層 30 銅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・イー・ルース アメリカ合衆国05444 バーモント州ア ンダーヒル アイリッシュ・セツルメン ト・ロード (56)参考文献 特開 平9−326433(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 H01L 21/3205

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 ビア中に自己整合銅拡散バリアを形成す
    る方法であって、 基板中に配置された銅導体上の誘電体層中にエッチング
    により前記銅導体に至るビアを形成するステップと、 前記ビアの側壁を覆い、かつ銅が前記ビアの側壁の誘電
    体層中に拡散するのを防ぐために選択されたバリヤ材料
    を、前記誘電体層上および前記銅導体上の前記ビア中に
    付着するステップと、 前記誘電体層の上部および前記ビアの底部から前記バリ
    ヤ材料を除去し、かつ前記ビアの側壁上に前記バリヤ材
    料を残すために前記基板を方向性エッチングするステッ
    プであって、同時に前記銅導体が方向性エッチングされ
    るステップと、 前記方向性エッチングされたビアを導体で充填するステ
    ップと、 を含む方法。
  2. 【請求項2】前記充填ステップに使用される導体が銅で
    ある請求項1に記載の方法。
  3. 【請求項3】前記充填ステップが前記方向性エッチング
    ・ステップ後のビア底部の銅が酸化する前に実施される
    請求項1に記載の方法。
  4. 【請求項4】前記方向性エッチング・ステップがスパッ
    タリングによって実施される請求項1に記載の方法。
  5. 【請求項5】前記バリヤ材料が、タンタル、窒化チタ
    ン、窒化ケイ素、窒化タンタル、窒化タングステン、窒
    化タングステン・シリコン、および窒化タンタル・シリ
    コンからなるグループから選択される請求項1に記載の
    方法。
  6. 【請求項6】前記充填ステップの後で前記基板表面を平
    坦化するステップをさらに含む請求項1に記載の方法。
  7. 【請求項7】前記平坦化ステップが化学機械的研磨によ
    って実施される請求項7に記載の方法。
  8. 【請求項8】前記充填ステップが、 前記バリヤ材料上に接着/バリヤ層を付着するステップ
    と、 前記接着バリヤ層上に銅を付着するステップとを含む請
    求項1に記載の方法。
  9. 【請求項9】前記接着/バリヤ層が金属導体である請求
    項8に記載の方法。
  10. 【請求項10】前記金属導体が、タンタル、窒化チタ
    ン、窒化タンタル、窒化タングステン、窒化タングステ
    ン・シリコン、および窒化タンタル・シリコンからなる
    グループから選択される請求項9に記載の方法。
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Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
KR20010032498A (ko) 1997-11-26 2001-04-25 조셉 제이. 스위니 손상없는 스컵쳐 코팅 증착
US6303489B1 (en) * 1998-06-03 2001-10-16 Advanced Micro Devices, Inc. Spacer - defined dual damascene process method
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
KR100268427B1 (ko) * 1998-08-10 2000-10-16 윤종용 반도체 장치의 콘택 형성 방법
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
TW389991B (en) * 1998-09-04 2000-05-11 United Microelectronics Corp Method for producing copper interconnect
US20020008257A1 (en) * 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
JP3180779B2 (ja) * 1998-10-05 2001-06-25 日本電気株式会社 半導体装置の製造方法
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
JP2000208743A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
US7381638B1 (en) * 1999-06-09 2008-06-03 National Semiconductor Corporation Fabrication technique using sputter etch and vacuum transfer
US6927160B1 (en) * 1999-06-09 2005-08-09 National Semiconductor Corporation Fabrication of copper-containing region such as electrical interconnect
US6177347B1 (en) * 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US7071557B2 (en) * 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
FR2798512B1 (fr) * 1999-09-14 2001-10-19 Commissariat Energie Atomique Procede de realisation d'une connexion en cuivre au travers d'une couche de materiau dielectrique d'un circuit integre
US10047430B2 (en) 1999-10-08 2018-08-14 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
US6277249B1 (en) 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
US6251242B1 (en) 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
US20010053600A1 (en) * 2000-01-31 2001-12-20 Guarionex Morales Methods for characterizing and reducing adverse effects of texture of semiconductor films
DE10011886A1 (de) 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis
JP2003528467A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置およびその製造方法
US6797608B1 (en) * 2000-06-05 2004-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming multilayer diffusion barrier for copper interconnections
US6348395B1 (en) 2000-06-07 2002-02-19 International Business Machines Corporation Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
TW463307B (en) * 2000-06-29 2001-11-11 Mosel Vitelic Inc Manufacturing method of dual damascene structure
US6365508B1 (en) 2000-07-18 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Process without post-etch cleaning-converting polymer and by-products into an inert layer
US6358842B1 (en) 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
US6964792B1 (en) 2000-11-03 2005-11-15 Novellus Systems, Inc. Methods and apparatus for controlling electrolyte flow for uniform plating
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法
US6472757B2 (en) * 2001-01-11 2002-10-29 Advanced Micro Devices, Inc. Conductor reservoir volume for integrated circuit interconnects
US7019399B2 (en) * 2001-01-22 2006-03-28 N.V. Bekaert S.A. Copper diffusion barriers made of diamond-like nanocomposits doped with metals
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
US6677679B1 (en) * 2001-02-06 2004-01-13 Advanced Micro Devices, Inc. Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
US6576982B1 (en) * 2001-02-06 2003-06-10 Advanced Micro Devices, Inc. Use of sion for preventing copper contamination of dielectric layer
US6624066B2 (en) 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US7038320B1 (en) * 2001-02-20 2006-05-02 Advanced Micro Devices, Inc. Single damascene integration scheme for preventing copper contamination of dielectric layer
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
US6309982B1 (en) * 2001-03-12 2001-10-30 Chartered Semiconductor Manufacturing Ltd. Method for minimizing copper diffusion by doping an inorganic dielectric layer with a reducing agent
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US7781327B1 (en) * 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US6607977B1 (en) 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
US6764940B1 (en) * 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US6642146B1 (en) 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US6551487B1 (en) 2001-05-31 2003-04-22 Novellus Systems, Inc. Methods and apparatus for controlled-angle wafer immersion
US6800187B1 (en) 2001-05-31 2004-10-05 Novellus Systems, Inc. Clamshell apparatus for electrochemically treating wafers
US6509267B1 (en) 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6555461B1 (en) 2001-06-20 2003-04-29 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect
GB0117250D0 (en) * 2001-07-14 2001-09-05 Trikon Holdings Ltd Method of forming a conductive interconnect
WO2003048407A1 (en) * 2001-10-11 2003-06-12 Epion Corporation Gcib processing to improve interconnection vias and improved interconnection via
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Necエレクトロニクス株式会社 半導体装置およびその製造方法
US7033465B1 (en) 2001-11-30 2006-04-25 Novellus Systems, Inc. Clamshell apparatus with crystal shielding and in-situ rinse-dry
US6755946B1 (en) 2001-11-30 2004-06-29 Novellus Systems, Inc. Clamshell apparatus with dynamic uniformity control
US6798073B2 (en) * 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US20030216035A1 (en) * 2002-05-14 2003-11-20 Applied Materials, Inc. Method and apparatus for sputter deposition
DE10224160A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
US7504006B2 (en) * 2002-08-01 2009-03-17 Applied Materials, Inc. Self-ionized and capacitively-coupled plasma for sputtering and resputtering
US20040058526A1 (en) * 2002-09-24 2004-03-25 Infineon Technologies North America Corp. Via liner integration to avoid resistance shift and resist mechanical stress
US7005375B2 (en) * 2002-09-30 2006-02-28 Agere Systems Inc. Method to avoid copper contamination of a via or dual damascene structure
US7144811B2 (en) * 2002-10-03 2006-12-05 Taiwan Semiconductor Manufacturing Co. Ltd Method of forming a protective layer over Cu filled semiconductor features
US6797642B1 (en) 2002-10-08 2004-09-28 Novellus Systems, Inc. Method to improve barrier layer adhesion
JP2006507670A (ja) * 2002-11-08 2006-03-02 エピオン コーポレーション 集積回路相互接続構造のgcib処理
US6878620B2 (en) * 2002-11-12 2005-04-12 Applied Materials, Inc. Side wall passivation films for damascene cu/low k electronic devices
US7214609B2 (en) * 2002-12-05 2007-05-08 Texas Instruments Incorporated Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities
US6949461B2 (en) * 2002-12-11 2005-09-27 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure
US20040140196A1 (en) * 2003-01-17 2004-07-22 Applied Materials, Inc. Shaping features in sputter deposition
US7402514B2 (en) * 2003-01-24 2008-07-22 Texas Instruments Incorporated Line-to-line reliability enhancement using a dielectric liner for a low dielectric constant interlevel and intralevel (or intermetal and intrametal) dielectric layer
US7172970B2 (en) * 2003-03-11 2007-02-06 United Microelectronics Corp. Polish method for semiconductor device planarization
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
US7005387B2 (en) * 2003-11-08 2006-02-28 Advanced Micro Devices, Inc. Method for preventing an increase in contact hole width during contact formation
JP2008502150A (ja) * 2004-06-03 2008-01-24 エピオン コーポレーション 改善された二重ダマシン集積構造およびその製造方法
KR100621548B1 (ko) * 2004-07-30 2006-09-14 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7453149B2 (en) * 2004-08-04 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Composite barrier layer
US7514725B2 (en) * 2004-11-30 2009-04-07 Spire Corporation Nanophotovoltaic devices
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
JP2006324414A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体装置及びその製造方法
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
US7517736B2 (en) * 2006-02-15 2009-04-14 International Business Machines Corporation Structure and method of chemically formed anchored metallic vias
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US7800228B2 (en) * 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) * 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7396762B2 (en) * 2006-08-30 2008-07-08 International Business Machines Corporation Interconnect structures with linear repair layers and methods for forming such interconnection structures
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US20080128907A1 (en) * 2006-12-01 2008-06-05 International Business Machines Corporation Semiconductor structure with liner
KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US20090098728A1 (en) * 2007-10-11 2009-04-16 Stephan Grunow Structure cu liner for interconnects using a double-bilayer processing scheme
US7985325B2 (en) * 2007-10-30 2011-07-26 Novellus Systems, Inc. Closed contact electroplating cup assembly
US7935231B2 (en) * 2007-10-31 2011-05-03 Novellus Systems, Inc. Rapidly cleanable electroplating cup assembly
US7897514B2 (en) 2008-01-24 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor contact barrier
US7846834B2 (en) * 2008-02-04 2010-12-07 International Business Machines Corporation Interconnect structure and method for Cu/ultra low k integration
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US10011917B2 (en) 2008-11-07 2018-07-03 Lam Research Corporation Control of current density in an electroplating apparatus
US11225727B2 (en) 2008-11-07 2022-01-18 Lam Research Corporation Control of current density in an electroplating apparatus
US9512538B2 (en) 2008-12-10 2016-12-06 Novellus Systems, Inc. Plating cup with contoured cup bottom
JP5237924B2 (ja) * 2008-12-10 2013-07-17 ノベルス・システムズ・インコーポレーテッド ベースプレート、及び電気メッキ装置
US8475637B2 (en) * 2008-12-17 2013-07-02 Novellus Systems, Inc. Electroplating apparatus with vented electrolyte manifold
US9677188B2 (en) 2009-06-17 2017-06-13 Novellus Systems, Inc. Electrofill vacuum plating cell
US8962085B2 (en) 2009-06-17 2015-02-24 Novellus Systems, Inc. Wetting pretreatment for enhanced damascene metal filling
US9455139B2 (en) 2009-06-17 2016-09-27 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US8653664B2 (en) * 2009-07-08 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layers for copper interconnect
US9138784B1 (en) 2009-12-18 2015-09-22 Novellus Systems, Inc. Deionized water conditioning system and methods
US9385035B2 (en) 2010-05-24 2016-07-05 Novellus Systems, Inc. Current ramping and current pulsing entry of substrates for electroplating
US8609534B2 (en) * 2010-09-27 2013-12-17 International Business Machines Corporation Electrical fuse structure and method of fabricating same
US9711403B2 (en) * 2011-01-17 2017-07-18 Xintec Inc. Method for forming chip package
US9028666B2 (en) 2011-05-17 2015-05-12 Novellus Systems, Inc. Wetting wave front control for reduced air entrapment during wafer entry into electroplating bath
US9221081B1 (en) 2011-08-01 2015-12-29 Novellus Systems, Inc. Automated cleaning of wafer plating assembly
US9228270B2 (en) 2011-08-15 2016-01-05 Novellus Systems, Inc. Lipseals and contact elements for semiconductor electroplating apparatuses
US10066311B2 (en) 2011-08-15 2018-09-04 Lam Research Corporation Multi-contact lipseals and associated electroplating methods
US9988734B2 (en) 2011-08-15 2018-06-05 Lam Research Corporation Lipseals and contact elements for semiconductor electroplating apparatuses
CN104272438B (zh) 2012-03-28 2018-01-12 诺发系统公司 用于清洁电镀衬底保持器的方法和装置
US9476139B2 (en) 2012-03-30 2016-10-25 Novellus Systems, Inc. Cleaning electroplating substrate holders using reverse current deplating
US20140048888A1 (en) 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US9030013B2 (en) 2012-09-21 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures comprising flexible buffer layers
US9746427B2 (en) 2013-02-15 2017-08-29 Novellus Systems, Inc. Detection of plating on wafer holding apparatus
US10416092B2 (en) 2013-02-15 2019-09-17 Lam Research Corporation Remote detection of plating on wafer holding apparatus
US9613833B2 (en) 2013-02-20 2017-04-04 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US9435049B2 (en) 2013-11-20 2016-09-06 Lam Research Corporation Alkaline pretreatment for electroplating
US9481942B2 (en) 2015-02-03 2016-11-01 Lam Research Corporation Geometry and process optimization for ultra-high RPM plating
US9617648B2 (en) 2015-03-04 2017-04-11 Lam Research Corporation Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
US10053793B2 (en) 2015-07-09 2018-08-21 Lam Research Corporation Integrated elastomeric lipseal and cup bottom for reducing wafer sticking
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US10586732B2 (en) 2016-06-30 2020-03-10 International Business Machines Corporation Via cleaning to reduce resistance
WO2019094228A1 (en) * 2017-11-07 2019-05-16 Everspin Technologies, Inc. Angled surface removal process and structure relating thereto
US11289375B2 (en) 2020-03-23 2022-03-29 International Business Machines Corporation Fully aligned interconnects with selective area deposition

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4702792A (en) * 1985-10-28 1987-10-27 International Business Machines Corporation Method of forming fine conductive lines, patterns and connectors
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4954142A (en) * 1989-03-07 1990-09-04 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
JPH038359A (ja) * 1989-06-06 1991-01-16 Fujitsu Ltd 半導体装置の製造方法
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
US5008217A (en) * 1990-06-08 1991-04-16 At&T Bell Laboratories Process for fabricating integrated circuits having shallow junctions
US5176790A (en) * 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
US5310602A (en) * 1991-11-12 1994-05-10 Cornell Research Foundation Self-aligned process for capping copper lines
DE4331185C1 (de) * 1993-09-14 1994-12-15 Siemens Ag Verfahren zur Kontaktlochauffüllung in einem Halbleiterschichtaufbau
US5770519A (en) * 1995-06-05 1998-06-23 Advanced Micro Devices, Inc. Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5814557A (en) * 1996-05-20 1998-09-29 Motorola, Inc. Method of forming an interconnect structure
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits

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