DE19826031A1 - Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils - Google Patents
Verfahren zum Ausbilden von Kontaktelementen eines HalbleiterbauteilsInfo
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Description
Die Erfindung betrifft ein Verfahren zum Herstellen eines
Halbleiterbauteils, insbesondere ein Verfahren zum
Ausbilden von Kontaktelementen eines Halbleiterbauteils,
bei dem es möglich ist, eine Überbrückung zwischen den
Verbindungen auf den Kontaktelementen zu vermeiden.
Mit der Zunahme des Grades der Hochintegration von
Halbleiterbauteilen sind Mehrlagen-Verbindungstechnologien
noch notwendiger.
Um einen Spielraum für einen Photolithographieprozeß
sicherzustellen und um eine Länge einer Verbindung bei
solchen Mehrlagen-Verbindungstechnologien zu minimieren,
sollten eine Isolationsschicht bzw. Isolierschicht und eine
Leitungsschicht bzw. Leiterschicht, welche auf einem
Halbleitersubstrat ausgebildet sind, eingeebnet bzw.
geglättet werden. Falls diese nicht geglättet werden,
können Verbindungen aufgrund der schwierigen Topologie
häufig unterbrochen oder kurzgeschlossen werden.
Aus diesem Grund wurden viele Anstrengungen unternommen,
die Isolier- und Leiterschicht zu glätten, um ein
Kontaktelement auszubilden.
Die Fig. 5a bis 5d zeigen Prozeßschritte eines
Herstellungsverfahrens nach dem Stand der Technik zum
Ausbilden von Kontaktelementen. In Fig. 5a wird eine Gate-Elek
trode 4, z. B. eine Wortleitung eines
Halbleiterspeicherbauteils, auf einem Halbleitersubstrat 1
ausgebildet, in welchem eine Bauteilisolierschicht 2
ausgebildet ist. Eine Isolierschicht 6 aus Oxid wird auf
dem Halbleitersubstrat 1, einschließlich der Gate-Elektrode
4, abgeschieden. Die Oxidschicht 6 hat längs der Topologie
der Gate-Elektrode 4 eine unebene Oberfläche. Ebenfalls
werden zwei Bereiche, die zueinander stufenversetzt sind,
auf der Oxidschicht 6 ausgebildet, wobei der eine der
Bereich der oberen Stufe ist, bei dem die Gate-Elektrode 4
ausgebildet ist, und der andere ein Bereich der unteren
Stufe ist, bei dem die Gate-Elektrode nicht ausgebildet
ist.
Wenn als nächstes unter Verwendung eines CMP-Prozesses
(eines chemisch-mechanischen Polierprozesses) ein Ätzen der
Oxidschicht 6 mit der unebenen Oberfläche ausgeführt wird,
kann die Oberfläche der Oxidschicht 6 geglättet werden, wie
dies in Fig. 5b dargestellt ist.
Gemäß Fig. 5c, wird die geglättete Oxidschicht 6 ebenfalls
geätzt, bis ein Diffusionsbereich (nicht dargestellt) auf
dem Halbleitersubstrat 1 freigelegt ist, wodurch ein
Kontaktloch 8 ausgebildet wird. Anschließend wird eine
Leiterschicht 10, z. B. aus Polysilicium, welche das
Kontaktloch 8 ausfüllt, auf der Oxidschicht 6 abgeschieden.
Schließlich wird, wie in Fig. 5d dargestellt, ein CMP-Pro
zeß ausgeführt, um die Leiterschicht 10 zu ätzen, bis
die Oberfläche der Oxidschicht 6 freigelegt ist, wodurch
ein Kontaktelement 10a aus Polysilicium ausgebildet wird.
Hierbei sollte die Tatsache beachtet werden, daß bei dem
herkömmlichen Verfahren zuerst der CMP-Prozeß an der
Oxidschicht 6 ausgeführt wird, bevor das Kontaktelement 10a
ausgebildet wird, wodurch während des CMP-Prozesses ein
Kratzer auf der Oxidschicht 6 erzeugt wird. Dieser Kratzer
auf der Oxidschicht 6 führt zu einer Überbrückung bzw.
Brücke zwischen den Verbindungen, die auf den
Kontaktelementen ausgebildet werden sollen, indem ein
leitendes Material im Kratzer abgedeckt wird. Ebenfalls
sollte genug von der Oxidschicht 6 abgeschieden werden, um
die Gate-Elektrode 4 zu bedecken und um eine
Oberflächenglättung der Oxidschicht zu gewährleisten
Folglich ist eine ausreichende Zeit erforderlich, um durch
Atzen die Oxidschicht zu glätten. Dies führt zu einer
Verringerung der Herstellungsausbeute von
Halbleiterbauteilen.
Zusammenfassend führt das herkömmliche Verfahren zum
Ausbilden von Kontaktelementen zu zwei Problemen: Als
erstes werden während des CMP-Prozesses aufgrund des
Poliermaterials Mikrokratzer und Löcher auf der Oxidschicht
6 ausgebildet. Dieses Problem führt zu einer Überbrückung
zwischen den Verbindungen, die durch eine anschließende
Metallisierung ausgebildet wird. Als zweites wird es
schwieriger die Dicke einer Isolierschicht bei der Glättung
bzw. Planarisierung zu verringern. Diese Probleme führen
schließlich zu einer Abnahme der Zuverlässigkeit und der
Ausbeute.
Es ist daher Aufgabe der Erfindung, ein Verfahren zum
Ausbilden von Kontaktelementen eines Halbleiterbauteils
vorzusehen, bei dem die Überbrückung zwischen Verbindungen
vermieden wird. Ferner soll mit dem Verfahren ein höher
gelegener Bereich und ein tiefer gelegener Bereich einer
Isolierschicht effizient geglättet werden.
Die vorstehende Aufgabe wird durch die im Anspruch 1, 11
bzw. 21 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand
von Unteransprüchen.
Die Erfindung wird nachstehend anhand der Figuren näher
erläutert. Es zeigen:
Fig. 1a bis 1e Ablaufdiagramme, die die Prozeßschritte
eines neuen Verfahrens zum Ausbilden von
Kontaktelementen eines Halbleitersubstrates gemäß
einem ersten Ausführungsbeispiel der Erfindung
darstellen;
Fig. 2 einen Querschnitt, der ein zurückgesetztes
Kontaktelement darstellt, welches gemäß einem ersten
Ausführungsbeispiel der Erfindung hergestellt wurde;
Fig. 3a bis 3e Ablaufdiagramme, die Prozeßschritte eines
neuen Verfahrens zum Ausbilden von Kontaktelementen
eines Halbleitersubstrates gemäß einem zweiten
Ausführungsbeispiel der Erfindung darstellen;
Fig. 4 eine Querschnittsansicht, die ein zurückgesetztes
Kontaktelement darstellt, welches gemäß dem zweiten
Ausführungsbeispiel der Erfindung hergestellt wurde;
und
Fig. 5a bis 5d Ablaufdiagramme, die Prozeßschritte eines
herkömmlichen Verfahrens zum Ausbilden von
Kontaktelementen eines Halbleiterbauteils
darstellen.
Wie dies in den Fig. 1d und 3d dargestellt ist, schließt
ein neues Verfahren zum Ausbilden von Kontaktelementen
eines Halbleiterbauteils gemäß der Erfindung einen Schritt
zum Ausbilden einer Leiterschicht, die ein Kontaktloch
ausfüllt, auf einer isolierenden Schicht ein. Das Verfahren
weist nach dem Ausbilden der Kontaktelemente weiterhin
einen Schritt des Ätzens zum Planarisieren einer Oberfläche
der Isolierschicht sowie der Kontaktelemente ein, indem die
Leiterschicht unter Verwendung eines Rückätzprozesses oder
eines chemisch-mechanischen Polierprozesses (CMP-Prozesses)
geätzt wird, bis zumindest die Oberfläche der
Isolierschicht freigelegt ist. Alternativ werden die
Leiterschicht und die Isolierschicht unter Verwendung eines
CMP-Prozesses gleichzeitig durch Ätzen planarisiert, um die
Kontaktelemente auszubilden und um die Oberfläche der
Isolierschicht zu glätten. Durch dieses Verfahren kann eine
Überbrückung bzw. Brücke zwischen Verbindungen, welche
aufgrund eines Kratzers auf der Oberfläche der
Isolierschicht erzeugt werden können, nach Auffüllen eines
Kontaktloches mit der Leiterschicht durch Planarisierungs-Ät
zen der Leiterschicht verhindert. Da die Isolierschicht
eine untere Isolierschicht und eine obere Isolierschicht,
die gegenüber der unteren Isolierschicht eine höhere Härte
aufweist, einschließt, werden höher gelegene Bereiche und
tiefer gelegene Bereiche der Isolierschicht längs der
Topologie einer Gate-Elektrode oder einer Metallverbindung
wirksam eingeebnet bzw. geglättet. Folglich kann die Dicke
der Isolierschicht beträchtlich verringert werden.
Nun wird unter Bezugnahme auf die Fig. 1 und 2 ein
Verfahren zum Ausbilden von Kontaktelementen eines
Halbleiterspeicherbauteils gemäß einem ersten
Ausführungsbeispiel der Erfindung beschrieben. Diese
Figuren zeigen ein erstes Ausführungsbeispiel der
Erfindung.
Fig. 1a zeigt ein Halbleitersubstrat 100, z. B. ein
Siliciumsubstrat, welches eine Bauteilisolierschicht 102
(in diesem Fall ein Feldoxidbereich) aufweist, welche
strukturiert ist, um aktive und inaktive Bereiche
abzugrenzen. Beim Ausführungsbeispiel von Fig. 1a hat die
Bauteilisolierschicht 102 die charakteristische Form eines
STI-Feldoxids (Feldoxid mit flacher Grabenisolierung), aber
die Erfindung kann selbstverständlich unter Verwendung
anderer Isoliertechniken ausgeführt werden, wie z. B. eines
LOCOS-Feldoxids, einer Seitenwandmaskenisolierung oder
einer direkten Feldisolierung. Eine Gate-Elektrode 104,
z. B. eine Wortleitung des Halbleiterspeicherbauteils, wird
auf dem Siliciumsubstrat 100 ausgebildet. Dieses
Siliciumsubstrat schließt Diffusionsbereiche (nicht
dargestellt) ein, z. B. Source-/Drainbereiche, die in
aktiven Bereichen auf beiden Seiten der Gate-Elektrode 104
ausgebildet sind. Als nächstes wird eine Isolierschicht 106
(oder eine Zwischenlagen-Isolierschicht) auf dem
Siliciumsubstrat 100 einschließlich der Gate-Elektrode 104
ausgebildet, um zwischen den Verbindungen eine elektrische
Isolierung herzustellen. Die Isolierschicht 106 kann aus
mindestens einem Material aus der folgenden Gruppe
hergestellt werden: SiO2, USG (undotiertes Silikatglas),
BPSG (Bor-Phosphor-Silikatglas), PSG (Phosphor-Si
likatglas), SiN, SiON, SiOF, SOG (Spin On Glass =
aufgesponnenes Glas), FOX (Flowable Oxide = fließfähiges
Oxid), Polymer oder eine Kombination daraus. Vorzugsweise
weist die Isolierschicht 106 eine Mehrlagenschicht auf,
d. h., eine untere Isolierschicht 106a und eine obere
Isolierschicht 106b, welche zueinander verschiedene Härte
aufweisen. Die untere Isolierschicht 106a ist aus einer
Oxidschicht hergestellt, welche vorzugsweise eine Dicke im
Bereich von 4000 bis 12 000 Å (Angström) aufweist. Die
untere Isolierschicht 106a kann aus einem Material
hergestellt sein, das aus der folgenden Gruppe ausgewählt
ist: SiO2, USG, BPSG, PSG oder einer Kombination daraus;
hergestellt unter Verwendung eines CVD-Prozesses (chemische
Gasphasenabscheidung), eines Aufschmelzprozesses (Reflow-Pro
zeß), eines Abscheide-/Ätzprozesses oder eines HDP-Pro
zesses (Plasmaprozeß mit hoher Dichte). Alternativ kann
die untere Isolierschicht 106a aus einem Material der
folgenden Gruppe ausgewählt sein: SiOF, FOX (fließfähiges
Oxid) und Polymer oder einer Kombination daraus;
hergestellt unter Verwendung eines SOG-Prozesses (Aufspinn-Pro
zesses) oder eines Aufspinn-Beschichtung-Prozesses.
Die obere Isolierschicht 106b kann aus einem Material
hergestellt sein, welches bezüglich der unteren
Isolierschicht 106a eine höhere Härte und vorzugsweise eine
Dicke im Bereich von 100 bis 1000 Å aufweist. Die obere
Isolierschicht 106b kann aus einem Material hergestellt
sein, welches z. B. aus der Gruppe SiN, SiON, AlN, Al2O3, BN
und diamantartiger Kohlenstoff oder einer Kombination
daraus ausgewählt ist. Es ist einer der wichtigsten
Faktoren, daß die obere Isolierschicht 106b mit der relativ
höheren Härte verwendet wird, um während eines
nachfolgenden Planarisierungs-Ätzens einen tiefer gelegenen
Bereich der unteren Isolierschicht 106a mit einer
langsameren Geschwindigkeit zu ätzen.
Im wesentlichen wird die Isolierschicht 106 so ausgebildet,
daß sie längs der Topologie der Gate-Elektrode 104 eine
unebene Oberfläche aufweist, wobei ein Bereich, in dem die
Gate-Elektrode 104 ausgebildet ist, eine relativ hohe Stufe
zu einem Bereich, in dem die Gate-Elektrode nicht
ausgebildet ist, aufweist.
Wie dies in Fig. 1b dargestellt ist, wird die
Isolierschicht 106 geätzt, bis zumindest einer der
diffundierten Bereiche freigelegt ist, wodurch ein
Kontaktloch 108 ausgebildet wird.
Wie dies in Fig. 1c dargestellt ist, wird eine
Leiterschicht 110 zum Ausbilden von Kontaktelementen über
der oberen Isolierschicht 106b mit einer Dicke (z. B. 3000
bis 5000 Å), die ausreicht, um das Kontaktloch 108
aufzufüllen, abgeschieden. Die Leiterschicht 110 besteht
aus einem Material, das aus der Gruppe W, Al, Cu, Ti, TiN,
Polysilicium, W-Si, Al-Cu, und Al-Cu-Si ausgewählt ist;
hergestellt unter Verwendung eines CVD-, PVD- (z. B.
Sputter-), Aufschmelz- oder eines Zwangsfüllprozesses (z. B.
Aufsprüh- oder Aufspinn-Prozeß zum Füllen der
Kontaktlöcher).
Beim ersten Ausführungsbeispiel wird die Leiterschicht 110
unmittelbar auf der oberen Isolierschicht 106b ausgebildet
und füllt das Kontaktloch 108 aus, während bei einer
Modifikation des ersten Ausführungsbeispiels eine
Hemmschicht bzw. Sperrschicht (nicht dargestellt)
unmittelbar auf der oberen Isolierschicht 106b und auf
beiden Seitenwänden sowie dem Boden des Kontaktloches 108
ausgebildet werden kann, wobei dann die Leiterschicht 110,
die das Kontaktloch 108 auffüllt, auf der Sperrschicht
ausgebildet wird. Die Sperrschicht kann aus einem Material
der folgenden Gruppe ausgewählt sein: Ti, TiN, Ta, TaN, WN,
TiSiN oder einer Kombination daraus, um den
Kontaktwiderstand und die Haftcharakteristik zu verbessern
und um eine wechselseitige Reaktion zu unterdrücken.
Bezugnehmend auf Fig. 1d, wird die Leiterschicht 110
geätzt, bis eine Oberfläche der oberen Isolierschicht 106b
freigelegt ist, um dadurch ein Kontaktelement 110a
auszubilden. Der Ätzprozeß der Leiterschicht wird mittels
eines CMP-Prozesses oder eines Rückätzprozesses unter
Verwendung einer Naß- oder Trockenätze ausgeführt. Wenn der
CMP-Prozeß ausgeführt wird, um die Leiterschicht 110 zu
ätzen, wird ein Poliermaterial verwendet, wobei ein
Poliergeschwindigkeitsverhältnis der Leiterschicht 110 zur
Isolierschicht 106 im Bereich von 1 : mehreren Hundert bis
mehrere Hundert : 1 liegt. Vorzugsweise wird ein
Poliermaterial verwendet, bei dem eine
Poliergeschwindigkeit der Leiterschicht 110, welche z. B.
aus Polysilicium besteht, 5 × höher ist, als die für die
untere Isolierschicht 106, welche z. B. ein Oxid ist, oder
für die obere Isolierschicht, welche z. B. ein Nitrid (SiN
oder SiON) ist.
Falls alternativ der Rückätzprozeß ausgeführt wird, um die
Leiterschicht 110 zu ätzen, und falls die Leiterschicht 110
das Kontaktloch 108 ausfüllt und ausreichend überätzt ist,
wird ein zurückgesetztes Kontaktelement 110b ausgebildet,
wie in Fig. 2 dargestellt. Diese Figur zeigt das
zurückgesetzte Kontaktelement 110b, welches gemäß einer
weiteren Modifikation des ersten Ausführungsbeispiels
ausgebildet ist. Das zurückgesetzte Kontaktelement 110b
kann während eines darauffolgenden Ätzprozesses zum
Einebnen der Isolierschicht 106 als eine Ätzstoppschicht
verwendet werden.
Wie in Fig. 1e dargestellt, kann abschließend ein CMP-Ätz
prozeß zum Planarisieren ausgeführt werden, um die
Isolierschicht 106 und das Kontaktelemente 110a einzuebnen.
Während des CMP-Prozesses wird die obere Isolierschicht
106b beseitigt und die Oberfläche der unteren
Isolierschicht 106a wird eingeebnet. Folglich wird das
Kontaktelement 110a oder 110b ausgebildet, welches eine
ebene Fläche mit der gleichen horizontalen Position wie die
Oberfläche der unteren Isolierschicht 106a aufweist.
Vorzugsweise wird der CMP-Prozeß unter Verwendung eines
Poliermaterials ausgeführt, wobei ein
Poliergeschwindigkeitsverhältnis der Leiterschicht 110 zur
Isolierschicht 106 im Bereich von 1 : mehreren Hundert bis
mehrere Hundert : 1 liegt.
Wenn das zurückgesetzte Kontaktelement 110b ausgebildet
wird, wird alternativ der CMP-Prozeß zum Einebnen der
Isolierschicht 106 unter Verwendung des zurückgesetzten
Kontaktelementes 110b als eine Ätzstoppschicht ausgeführt,
wie dies durch eine gestrichelte Linie 111 in Fig. 2
dargestellt ist.
Da der relativ hoch gelegene Teil der Isolierschicht 106,
bei dem die Gate-Elektrode 104 und das Kontaktloch 108
ausgebildet sind, zum Planarisieren mit einer
Poliergeschwindigkeit geätzt wird, die höher ist als bei
einem Teil, in dem diese nicht ausgebildet sind (aufgrund
des höheren Drucks auf höhere Teile beim Planarisieren
mittels CMP), kann die Planarisierung der Isolierschicht
106 leichter erreicht werden. Da ebenfalls die obere
Isolierschicht 106b gegenüber der unteren Isolierschicht
106a eine höhere Härte aufweist, wird diese mit einer
langsameren Poliergeschwindigkeit geätzt, als die untere
Isolierschicht 106a, wodurch eine wirksame Planarisierung
der Isolierschicht 106 erreicht werden kann. Folglich kann
die Dicke der unteren Isolierschicht 106a, welche zwischen
Verbindungen als eine Zwischenlagen-Isolierschicht
verwendet werden kann, im Vergleich zu einer Isolierschicht
bei einem herkömmlichen Halbleiterbauteil beträchtlich
verringert werden.
Andererseits können die Leiterschicht 110 und die
Isolierschicht 106 unter Verwendung des CMP-Prozesses
gleichzeitig zur Planarisierung geätzt werden. In diesem
Fall wird der CMP-Prozeß unter Verwendung eines
Poliermaterials zum Ätzen einer Oxidschicht ausgeführt,
nämlich einem nichtselektiven Poliermaterial, um
nacheinander die Leiterschicht 110 aus Polysilicium, die
obere Isolierschicht 106b aus Nitrid und die untere
Isolierschicht 106a aus Oxid zu ätzen.
Anschließend wird eine obere Verbindung (nicht dargestellt)
ausgebildet, welche mit dem Kontaktelement 110a oder 110b
elektrisch verbunden ist. Da ein leitendes Material,
welches abgeschieden wird, um ein Kontaktelement auf der
Oberfläche der planarisierten Isolierschicht 106
auszubilden, gemäß dem ersten Ausführungsbeispiel der
Erfindung nicht eingefangen wird, kann eine Brücke zwischen
Verbindungen nicht erzeugt werden, selbst wenn die
Verbindungen auf der Isolierschicht ausgebildet werden.
Unter Bezugnahme auf die Fig. 3 und 4 wird im folgenden ein
Verfahren zum Ausbilden von Kontaktelementen eines
Halbleiterspeicherbauteils gemäß einem zweiten
Ausführungsbeispiel der Erfindung beschrieben.
Wie in Fig. 3a dargestellt, ist eine Metallverbindung 202
auf einem Halbleitersubstrat 200 ausgebildet, z. B. ein
Siliciumsubstrat, dessen aktive und inaktive Bereiche
abgegrenzt sind. Die Metallverbindung 202 wird auf dem
aktiven Bereich ausgebildet.
Obwohl dies nicht dargestellt ist, kann alternativ eine
Isolierschicht mit einer Dicke von 4000 bis 20 000 Å auf
dem Siliciumsubstrat 200, auf dem eine Gate-Elektrode
(nicht dargestellt) ausgebildet ist, abgeschieden werden
und dann kann die Metallverbindung 202 auf der
Isolierschicht ausgebildet werden.
Als nächstes wird eine Isolierschicht 204 auf dem
Siliciumsubstrat 200, einschließlich der Metallverbindung
202, abgeschieden, um zwischen den Verbindungen eine
elektrische Isolierung zu ermöglichen. Die Isolierschicht
204 kann aus einem Material aus der folgenden Gruppe
ausgewählt sein: SiO2, USG, BPSG, PSG, SiN, SiON, SiOF,
SOG, FOX, Polymer oder eine Kombination daraus.
Vorzugsweise weist die Isolierschicht 204 eine
Mehrlagenschicht auf, d. h., eine untere Isolierschicht 204a
und eine obere Isolierschicht 204b, welche zueinander eine
verschiedene Härte aufweisen. Die untere Isolierschicht
204a besteht aus einer Oxidschicht, welche vorzugsweise
eine Dicke im Bereich von 10 000 bis 30 000 Å aufweist.
Die untere Isolierschicht 204a kann aus einem Material der
folgenden Gruppe ausgewählt sein: SiO2, USG, BPSG, PSG oder
einer Kombination daraus; welche unter Verwendung eines
CVD-Prozesses, eines Aufschmelzprozesses, eines Abscheide-/Ätz
prozesses oder eines HDP-Prozesses hergestellt werden.
Alternativ kann die untere Isolierschicht 204a aus einem
Material der folgenden Gruppe ausgewählt werden: SiOF, FOX,
Polymer oder einer Kombination daraus; welche unter
Verwendung eines SOG-Prozesses oder eines Aufspinn-Be
schichtungsprozesses hergestellt werden.
Die obere Isolierschicht 204b ist aus einem Material
hergestellt, welches bezüglich der unteren Isolierschicht
204a eine höhere Härte und vorzugsweise eine Dicke im
Bereich von 100 bis 1000 Å aufweist. Die obere
Isolierschicht 204b kann z. B. aus einem Material der
folgenden Gruppe ausgewählt sein: SiN, SiON, AlN, Al2O3,
BN, diamantartiger Kohlenstoff oder eine Kombination
daraus. Die obere Isolierschicht 204b wird verwendet, um
während eines anschließenden Planarisierungs-Ätzschrittes
einen tiefer gelegenen Teil der unteren Isolierschicht 204a
mit einer geringeren Geschwindigkeit zu ätzen.
Im wesentlichen wird die Isolierschicht 204 mit einer
unebenen Fläche längs der Topologie der Metallverbindung
202 ausgebildet. Ein Bereich, in dem die Metallverbindung
202 ausgebildet ist, weist eine relativ große Stufe zu
einem Bereich, in dem die Metallverbindung nicht
ausgebildet ist, auf.
Wie in Fig. 3b dargestellt, wird die Isolierschicht 204
geätzt, bis zumindest die Metallverbindung 202 freigelegt
ist, wodurch ein Kontaktloch 206 ausgebildet wird.
Wie in Fig. 3c dargestellt, wird eine Sperrschicht 207
direkt auf der oberen Isolierschicht 204b und auf beiden
Seitenwänden sowie dem Boden des Kontaktloches 206
ausgebildet. Die Sperrschicht bzw. Stoppschicht 207 wird
aus einem Material, das aus der folgenden Gruppe ausgewählt
ist, hergestellt: Ti, TiN, Ta, TaN, WN, TiSiN oder einer
Kombination daraus, um den Kontaktwiderstand und die
Haftcharakteristik zu verbessern sowie um die
wechselseitige Reaktion zwischen der Metallverbindung 202
und einem leitendem Material für das Kontaktelement zu
unterdrücken. Als nächstes wird eine Leiterschicht 208 zum
Ausbilden der Kontaktelemente auf der Sperrschicht 207
abgeschieden. Die Dicke (z. B. 2000 bis 6000 Å) reicht
aus, um das Kontaktloch 206 aufzufüllen. Die Leiterschicht
208 besteht aus einem Material, welches aus der folgenden
Gruppe ausgewählt sein kann: W, Al, Cu, Ti, TiN,
Polysilicium, W-Si, Al-Cu oder Al-Cu-Si; hergestellt unter
Verwendung eines CVD-, PVD-, Aufschmelz- oder
Zwangsfüllprozesses (Force-Fill-Process) bzw. Sput
ter-Prozeß.
Wie in Fig. 3d dargestellt, werden die Leiterschicht 208
und die Sperrschicht 207 nacheinander geätzt, bis eine
Oberfläche der oberen Isolierschicht 204b freigelegt ist,
um dadurch ein Kontaktelement 208a auszubilden. Der
Ätzprozeß der Leiterschicht 208 und der Sperrschicht 207
wird durch einen CMP-Prozeß oder einen Rückätzprozeß unter
Verwendung einer Naß- oder Trockenätze ausgeführt. Wenn der
CMP-Prozeß ausgeführt wird, um die Leiterschicht 208 zu
ätzen, wird ein Poliermaterial verwendet, bei dem das
Poliergeschwindigkeitsverhältnis für die Leiterschicht 208
zur Isolierschicht 204 im Bereich von 1 : einige Hundert
bis einige Hundert : 1 liegt. Vorzugsweise wird ein solches
Poliermaterial verwendet, bei dem eine
Poliergeschwindigkeit für die Leiterschicht 208 aus Wolfram
(W) 5 × oder noch höher ist als die für die untere
Isolierschicht 204 aus Oxid oder die für die obere
Isolierschicht aus Nitrid (SiN oder SiON).
Falls der Rückätzprozeß ausgeführt wird, um die
Leiterschicht 208 zu ätzen und falls die Leiterschicht 208,
die das Kontaktloch 206 auffüllt, ausreichend überätzt
wird, wird alternativ ein zurückgesetztes Kontaktelement
208b ausgebildet, wie dies in Fig. 4 dargestellt ist. Diese
Figur zeigt das zurückgesetzte Kontaktelement 208b, das
gemäß einer Modifikation des zweiten Ausführungsbeispiels
ausgebildet ist. Das zurückgesetzte Kontaktelement 208b
wird während des anschließenden Planarisierung-Ätzprozesses
der Isolierschicht 204 als Ätzstoppschicht verwendet.
Wie dies in Fig. 3e dargestellt ist, wird schließlich ein
CMP-Ätzprozeß zum Planarisieren ausgeführt, um die
Isolierschicht 204 und das Kontaktelement 208a einzuebnen.
Während des CMP-Prozesses wird die obere Isolierschicht
204b beseitigt und eine Oberfläche der unteren
Isolierschicht 204a wird eingeebnet. Folglich wird das
Kontaktelement 208a oder 208b ausgebildet, welches eine
glatte Oberfläche und die gleiche horizontale Position wie
die Oberfläche der unteren Isolierschicht 204a aufweist.
Der CMP-Prozeß wird vorzugsweise unter Verwendung eines
Poliermaterials ausgeführt, bei dem das
Poliergeschwindigkeitsverhältnis der Leiterschicht 208 zur
Isolierschicht 204 im Bereich von 1 : mehreren Hundert bis
mehreren Hundert : 1 liegt.
Falls alternativ das zurückgesetzte Kontaktelement 208b
durch den Überätzprozeß ausgebildet wird, wird der CMP-Pro
zeß zur Planarisierung der Isolierschicht 204 unter
Verwendung des zurückgesetzten Kontaktelementes 208b als
einer Ätzstoppschicht ausgeführt, wie dies durch eine
gestrichelte Linie 209 in Fig. 4 dargestellt ist. Es ist
vorteilhaft, wenn beim CMP-Prozeß ein Poliermaterial
verwendet wird, bei dem ein
Poliergeschwindigkeitsverhältnis der Leiterschicht 208 zur
Isolierschicht 204 bei 1 : 10 liegt.
Da ähnlich wie beim ersten Ausführungsbeispiel ein höher
gelegener Teil der Isolierschicht 204, bei dem die
Metallverbindung 202 und das Kontaktloch 206 ausgebildet
sind, mit einer Poliergeschwindigkeit eben geätzt wird, die
höher ist als bei einem Teil, bei dem diese nicht
ausgebildet sind, kann die Planarisierung bzw. Einebnung
der Isolierschicht 204 einfach erreicht werden. Da
ebenfalls die obere Isolierschicht 204b eine relativ höhere
Härte bezüglich der unteren Isolierschicht 204a aufweist,
wird diese mit einer langsameren Poliergeschwindigkeit
geätzt, als die untere Isolierschicht 204a, wodurch eine
wirksame Planarisierung der Isolierschicht 204 erreicht
werden kann. Folglich kann im Vergleich zu einer
Isolierschicht bei einem herkömmlichen Halbleiterbauteil
die Dicke der unteren Isolierschicht 204a, welche als
Isolierschicht zwischen Verbindungen verwendet werden kann,
beträchtlich verringert werden.
Andererseits können die Leiterschicht 208 und die
Isolierschicht 204 gleichzeitig unter Verwendung des CMP-Pro
zesses eben geätzt werden. In diesem Fall wird der CMP-Pro
zeß unter Verwendung eines Poliermaterials (eines
nichtselektiven Poliermaterials) zum Ätzen einer
Oxidschicht ausgeführt, um nacheinander die Leiterschicht
208 aus Wolfram, die Sperrschicht 207, die obere
Isolierschicht 204b aus Nitrid und die untere
Isolierschicht 204a aus Oxid zu ätzen.
Anschließend wird eine obere Verbindung (nicht dargestellt)
ausgebildet, um mit dem Kontaktelement 208a oder 208b
elektrisch in Verbindung zu stehen. Da gemäß dem zweiten
Ausführungsbeispiel der Erfindung ein Leitermaterial,
welches abgeschieden wird, um ein Kontaktelement auf der
Oberfläche der geglätteten Isolierschicht 204 auszubilden,
nicht eingefangen wird, kann keine Überbrückung erzeugt
werden, selbst wenn die obere Verbindung ausgebildet wird.
Wie dies aus dem Vorgenannten offensichtlich ist, bietet
die Erfindung den Vorteil von Kontaktelementen, welche eine
Überbrückung zwischen Verbindungen verhindern, welche durch
einen Kratzer der Oberfläche einer Isolierschicht
verursacht werden kann. Dies liegt daran, daß ein CMP-Pro
zeß zum Ausbilden der Kontaktelemente ausgeführt wird,
nachdem ein CMP-Prozeß zum Planarisieren der Isolierschicht
ausgeführt wurde.
Da weiterhin die Isolierschicht zwei Schichten einschließt,
eine untere Isolierschicht und eine obere Isolierschicht
mit einer relativ hohen Härte bezüglich der unteren
Isolierschicht, werden ein hoch gelegener Bereich, in dem
eine Leiterstruktur ausgebildet ist, und ein tief gelegener
Bereich, in dem der Leiter nicht ausgebildet ist, wirksam
geglättet. Daher bietet die Erfindung weiterhin den
Vorteil, daß die Dicke der Isolierschicht beträchtlich
verringert werden kann.
Claims (23)
1. Ein Verfahren zum Ausbilden von Kontaktelementen eines
Halbleiterbauteils, das die Schritte aufweist:
Ausbilden einer Leiterstruktur (104) auf einem Halbleitersubstrat (100) mit einer Vielzahl von darin ausgebildeten, diffundierten Bereichen;
Ausbilden einer Isolierschicht (106) auf dem Halbleitersubstrat (100), einschließlich der Leiterstruktur;
Ätzen der Isolierschicht (106), bis mindestens einer der diffundierten Bereiche freigelegt ist, um ein Kontaktloch (108) auszubilden;
Abscheiden einer Leiterschicht (110) auf der Isolierschicht (106), wobei die Leiterschicht (110) das Kontaktloch (108) auffüllt;
Ätzen der Leiterschicht (110), bis eine Oberfläche der Isolierschicht (106) freigelegt ist, um ein Kontaktelement (110a) auszubilden;
Ätzen einer Oberfläche der Isolierschicht (106), einschließlich des Kontaktelementes (110a), mittels eines Planarisierungs-Ätzprozesses, wobei sowohl die Oberfläche des Kontaktelementes 110a als auch die Oberfläche der Isolierschicht (106) eingeebnet werden.
Ausbilden einer Leiterstruktur (104) auf einem Halbleitersubstrat (100) mit einer Vielzahl von darin ausgebildeten, diffundierten Bereichen;
Ausbilden einer Isolierschicht (106) auf dem Halbleitersubstrat (100), einschließlich der Leiterstruktur;
Ätzen der Isolierschicht (106), bis mindestens einer der diffundierten Bereiche freigelegt ist, um ein Kontaktloch (108) auszubilden;
Abscheiden einer Leiterschicht (110) auf der Isolierschicht (106), wobei die Leiterschicht (110) das Kontaktloch (108) auffüllt;
Ätzen der Leiterschicht (110), bis eine Oberfläche der Isolierschicht (106) freigelegt ist, um ein Kontaktelement (110a) auszubilden;
Ätzen einer Oberfläche der Isolierschicht (106), einschließlich des Kontaktelementes (110a), mittels eines Planarisierungs-Ätzprozesses, wobei sowohl die Oberfläche des Kontaktelementes 110a als auch die Oberfläche der Isolierschicht (106) eingeebnet werden.
2. Verfahren gemäß Anspruch 1,
bei dem die Isolierschicht (106) aus einem Material der
Gruppe SiO2, USG (undotiertes Silikatglas), Bor-Phosphor-
Silikat-Glas (BPSG), Phosphor-Silikatglas (PSG), SiN, SiON,
SiOF, aufgesponnenes Glas, fließfähiges Oxid, Polymer oder
eine Kombination daraus ausgewählt ist.
3. Verfahren gemäß Anspruch 1 oder 2,
bei dem die Leiterschicht (110) aus einem Material der
Gruppe W, Al, Ou, Ti, TiN, Polysilicium, W-Si, Al-Cu oder
Al-Cu-Si ausgewählt ist, welche mittels eines chemischen
Gasphase-Abscheide-(CVD-), physikalischen Gasphase-Ab
scheide-(PVD-), Aufschmelz- oder Zwangsfüll-Prozesses
hergestellt werden.
4. Verfahren gemäß einem der Ansprüche 1 bis 3,
bei dem der Schritt des Ätzens der Leiterschicht (110)
durch einen Rückätzprozeß oder einen chemisch-mechanischen
Polierprozeß (CMP-Prozeß) ausgeführt wird.
5. Verfahren gemäß Anspruch 4,
bei dem der Rückätzprozeß mittels eines Naß- oder
Trockenätzprozesses ausgeführt wird.
6. Verfahren gemäß Anspruch 4,
bei dem der CMP-Prozeß unter Verwendung eines
Poliermaterials ausgeführt wird, wobei das
Poliergeschwindigkeitsverhältnis für die Leiterschicht
(110) gegenüber der Isolierschicht (106) im Bereich von
einigen Hundert : 1 bis 1 : einigen Hundert liegt.
7. Verfahren gemäß einem der Ansprüche 1 bis 3,
bei dem der Schritt des Ätzens der Leiterschicht (110) das
Überätzen der Leiterschicht einschließt, um ein
zurückgesetztes Kontaktelement (110b) auszubilden, wobei
während des Planarisierungs-Ätzprozesses das zurückgesetzte
Kontaktelement (110b) als eine Ätzstoppschicht verwendet
wird.
8. Verfahren gemäß einem der Ansprüche 1 bis 3,
bei dem der Planarisierungs-Ätzprozeß unter Verwendung
eines Poliermaterials ausgeführt wird, bei dem das
Poliergeschwindigkeitsverhältnis für die Leiterschicht
(110) zur Isolierschicht (106) im Bereich von 1 : mehreren
Hundert bis mehreren Hundert : 1 liegt.
9. Verfahren gemäß einem der vorhergehenden Ansprüche,
das vor dem Schritt des Ausbildens der Leiterschicht (110)
das Ausbilden einer Sperrschicht auf der Isolierschicht
(106), einschließlich des Kontaktloches (108), aufweist.
10. Verfahren gemäß Anspruch 9,
bei dem die Sperrschicht zumindest aus einem Material der
Gruppe Ti, TiN, Ta, TaN, WN, TiSiN oder einer Kombination
daraus hergestellt wird.
11. Ein Verfahren zum Ausbilden von Kontaktelementen eines
Halbleiterbauteils, das die Schritte aufweist:
Ausbilden einer Leiterstruktur (202) auf einem Halbleitersubstrat (200) mit einer Vielzahl von darin befindlichen, diffundierten Bereichen;
aufeinanderfolgendes Ausbilden einer ersten Isolierschicht (204a) und einer zweiten Isolierschicht (204b) auf dem Halbleitersubstrat (200), einschließlich der Leiterstruktur (202), wobei die zweite Isolierschicht (204b) gegenüber der ersten Isolierschicht (204a) eine höhere Härte aufweist;
aufeinanderfolgendes Atzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a) bis zumindest einer der diffundierten Bereiche oder die Leiterstruktur (202) freigelegt ist, um ein Kontaktloch (206) auszubilden;
Ausbilden einer Leiterschicht (208), welche das Kontaktloch (206) auffüllt, auf der zweiten Isolierschicht (204b);
Ätzen der Leiterschicht (208) bis zumindest eine Oberfläche der zweiten Isolierschicht (204b) freigelegt ist, um ein Kontaktelement (208a) auszubilden; und
Planarisierungs-Ätzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a) einschließlich des Kontaktelementes (208a),
wobei während des Planarisierungs-Ätzschrittes ein höher gelegener Bereich der zweiten Isolierschicht (204b) mit einer höheren Geschwindigkeit geätzt wird, als ein tiefer gelegener Bereich der zweiten Isolierschicht (204b), in dem die Leiterstruktur (202) und das Kontaktloch (206) nicht ausgebildet sind, und wobei die zweite Isolierschicht (204b) mit einer niedrigeren Geschwindigkeit geätzt wird als die erste Isolierschicht (204a).
Ausbilden einer Leiterstruktur (202) auf einem Halbleitersubstrat (200) mit einer Vielzahl von darin befindlichen, diffundierten Bereichen;
aufeinanderfolgendes Ausbilden einer ersten Isolierschicht (204a) und einer zweiten Isolierschicht (204b) auf dem Halbleitersubstrat (200), einschließlich der Leiterstruktur (202), wobei die zweite Isolierschicht (204b) gegenüber der ersten Isolierschicht (204a) eine höhere Härte aufweist;
aufeinanderfolgendes Atzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a) bis zumindest einer der diffundierten Bereiche oder die Leiterstruktur (202) freigelegt ist, um ein Kontaktloch (206) auszubilden;
Ausbilden einer Leiterschicht (208), welche das Kontaktloch (206) auffüllt, auf der zweiten Isolierschicht (204b);
Ätzen der Leiterschicht (208) bis zumindest eine Oberfläche der zweiten Isolierschicht (204b) freigelegt ist, um ein Kontaktelement (208a) auszubilden; und
Planarisierungs-Ätzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a) einschließlich des Kontaktelementes (208a),
wobei während des Planarisierungs-Ätzschrittes ein höher gelegener Bereich der zweiten Isolierschicht (204b) mit einer höheren Geschwindigkeit geätzt wird, als ein tiefer gelegener Bereich der zweiten Isolierschicht (204b), in dem die Leiterstruktur (202) und das Kontaktloch (206) nicht ausgebildet sind, und wobei die zweite Isolierschicht (204b) mit einer niedrigeren Geschwindigkeit geätzt wird als die erste Isolierschicht (204a).
12. Verfahren gemäß Anspruch 11,
bei dem die erste Isolierschicht (204a) aus einem Material
der Gruppe SiO2, USG, BPSG, PSG, SiOF, fließfähiges Oxid
oder Polymer ausgewählt ist und bei dem die zweite
Isolierschicht (204b) aus einem Material aus der Gruppe
SiN, SiON, AlN, Al2O3, BN oder diamantartiger Kohlenstoff
ausgewählt ist.
13. Verfahren gemäß Anspruch 11 oder 12,
bei dem die Leiterschicht (208) aus einem Material der
Gruppe W, Al, Cu, Ti, TiN, Polysilicium, W-Si, Al-Cu oder
Al-Cu-Si ausgewählt ist, welche mittels eines CVD-, PVD-,
Aufschmelz- oder Zwangsfüllprozesses hergestellt werden.
14. Verfahren gemäß einem der Ansprüche 11 bis 13,
bei dem der Schritt des Ätzens der Leiterschicht (208)
durch einen Rückätzprozeß oder einen CMP-Prozeß ausgeführt
wird.
15. Verfahren gemäß Anspruch 14,
bei dem der Rückätzprozeß mittels eines Naß- oder Trocken-Ätz
prozesses ausgeführt wird.
16. Verfahren gemäß Anspruch 14,
bei dem der CMP-Prozeß unter Verwendung eines
Poliermaterials ausgeführt wird, wobei das
Poliergeschwindigkeitsverhältnis für die erste
Isolierschicht (204a) zur zweiten Isolierschicht (204b) im
Bereich von 1 : mehreren Hundert bis mehreren Hundert : 1
liegt.
17. Verfahren gemäß Anspruch 11,
bei dem der Schritt des Ätzens der Leiterschicht (208) das
Überätzen der Leiterschicht (208) aufweist, um ein
zurückgesetztes Kontaktelement (208b) auszubilden, und bei
dem während des Planarisierungs-Ätzprozesses das
zurückgesetzte Kontaktelement (208b) als eine
Ätzstoppschicht verwendet wird.
18. Verfahren gemäß Anspruch 11,
bei dem der Planarisierungs-Ätzprozeß mittels eines CMP-Pro
zesses unter Verwendung eines Poliermaterials ausgeführt
wird, wobei das Poliergeschwindigkeitsverhältnis für die
erste Isolierschicht(204a) zu der der zweiten
Isolierschicht (204b) im Bereich von 1 : mehreren Hundert
bis mehrere Hundert : 1 liegt.
19. Verfahren gemäß Anspruch 11,
bei dem vor der Ausbildung der Leiterschicht (208) eine
Sperrschicht (207) auf der zweiten Isolierschicht (204b),
einschließlich dem Kontaktloch (206), ausgebildet wird.
20. Verfahren gemäß Anspruch 19,
bei dem die Sperrschicht (207) aus einem Material der
Gruppe Ti, TiN, Ta, TaN, WN, TiSiN oder einer Kombination
davon ausgewählt ist.
21. Ein Verfahren zum Ausbilden von Kontaktelementen eines
Halbleiterbauteils, das die Schritte aufweist:
Ausbilden einer Leiterstruktur (202) auf einem Halbleitersubstrat (200) mit einer Vielzahl von darin befindlichen, diffundierten Bereichen;
aufeinanderfolgendes Ausbilden einer ersten Isolierschicht (204a) und einer zweiten Isolierschicht (204b) auf dem Halbleitersubstrat (200), einschließlich der Leiterstruktur (202), wobei die zweite Isolierschicht (204b) gegenüber der ersten Isolierschicht (204a) eine höhere Härte aufweist;
aufeinanderfolgendes Atzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a), bis zumindest einer der diffundierten Bereiche oder die Leiterstruktur (202) freigelegt ist, um ein Kontaktloch (206) auszubilden;
Ausbilden einer Leiterschicht (208) auf der zweiten Isolierschicht (204b), wobei die Leiterschicht (208) das Kontaktloch (206) auffüllt; und
aufeinanderfolgendes Planarisierungs-Ätzen der Leiterschicht (208), der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a), um ein Kontaktelement (208a) auszubilden und um die erste Isolierschicht (204a) zu glätten,
wobei während des Planarisierungs-Ätzschrittes die zweite Isolierschicht (204b) mit einer niedrigeren Geschwindigkeit geätzt wird als ein tiefer gelegener Teil der zweiten Isolierschicht (204b), bei dem die Leiterstruktur (202) und das Kontaktloch (206) nicht ausgebildet sind, und als die erste Isolierschicht (204a)
Ausbilden einer Leiterstruktur (202) auf einem Halbleitersubstrat (200) mit einer Vielzahl von darin befindlichen, diffundierten Bereichen;
aufeinanderfolgendes Ausbilden einer ersten Isolierschicht (204a) und einer zweiten Isolierschicht (204b) auf dem Halbleitersubstrat (200), einschließlich der Leiterstruktur (202), wobei die zweite Isolierschicht (204b) gegenüber der ersten Isolierschicht (204a) eine höhere Härte aufweist;
aufeinanderfolgendes Atzen der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a), bis zumindest einer der diffundierten Bereiche oder die Leiterstruktur (202) freigelegt ist, um ein Kontaktloch (206) auszubilden;
Ausbilden einer Leiterschicht (208) auf der zweiten Isolierschicht (204b), wobei die Leiterschicht (208) das Kontaktloch (206) auffüllt; und
aufeinanderfolgendes Planarisierungs-Ätzen der Leiterschicht (208), der zweiten Isolierschicht (204b) und der ersten Isolierschicht (204a), um ein Kontaktelement (208a) auszubilden und um die erste Isolierschicht (204a) zu glätten,
wobei während des Planarisierungs-Ätzschrittes die zweite Isolierschicht (204b) mit einer niedrigeren Geschwindigkeit geätzt wird als ein tiefer gelegener Teil der zweiten Isolierschicht (204b), bei dem die Leiterstruktur (202) und das Kontaktloch (206) nicht ausgebildet sind, und als die erste Isolierschicht (204a)
22. Verfahren gemäß Anspruch 21,
das weiterhin vor der Ausbildung der Leiterschicht (208)
das Ausbilden einer Sperrschicht (207) auf der zweiten
Isolierschicht (204b), einschließlich des Kontaktloches
(206), aufweist.
23. Verfahren gemäß Anspruch 22,
bei dem die Sperrschicht (207) aus einem Material der
Gruppe Ti, TiN, Ta, TaN, WN und TiSiN oder einer
Kombination daraus ausgewählt ist.
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