FR2795236A1 - Procede de realisation d'interconnexions notamment en cuivre pour dispositifs micro-electroniques - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'un niveau d'interconnexion en métal, notamment en cuivre, comprenant au moins une ligne d'interconnexion, comportant les étapes suivantes : - dépôt sur une face à interconnecter d'un substrat de dispositif micro-électronique d'une première couche en matériau isolant,- dépôt d'une deuxième couche sur la première couche, cette deuxième couche étant en un matériau apte à être gravé sélectivement par rapport au matériau de la première couche,- définition de l'emplacement de la ligne d'interconnexion par gravure de l'empilement comprenant la première couche et la deuxième couche,- dépôt d'une couche de métal sur l'empilement gravé, l'épaisseur de la couche de métal étant au moins égale à l'épaisseur désirée pour la ligne d'interconnexion,- polissage mécano-chimique de la couche de métal sur l'empilement pour obtenir la ligne d'interconnexion, le polissage étant arrêté lorsque les niveaux supérieurs de la première couche et de la ligne d'interconnexion sont sensiblement dans le même plan,- retrait sélectif du matériau de la deuxième couche pour révéler la première couche.
Description
PROCEDE DE REALISATION D'INTERCONNEXIONS NOTAMMENT EN CUIVRE POUR DISPOSITIFS MICRO-ELECTRONIQUES Domaine technique La présente invention concerne un procédé de réalisation d'interconnexions notamment en cuivre pour dispositifs micro-électroniques, en particulier pour circuits intégrés.
Etat de la technique antérieure L'amélioration des performances des circuits intégrés du type microprocesseur nécessite de réaliser, en surface de ces dispositifs, des lignes de connexion électrique en cuivre et non en aluminium comme cela est le cas pour les dispositifs actuellement commercialisés.
Ces lignes de connexion en cuivre peuvent être réalisées par la technique dite Damascène qui consiste à graver des tranchées ou des trous dans une couche d'isolant déposée sur la surface du substrat dans lequel a été élaboré le circuit, à déposer du cuivre sur la surface gravée pour remplir les tranchées ou les trous et constituer les lignes de connexion, enfin à éliminer le cuivre des endroits de la surface ne correspondant pas aux lignes. Cette élimination du cuivre en excès est réalisée par un polissage mécano- chimique (CMP). Le but recherché est de conserver l'épaisseur initiale de la couche d'isolant et d'obtenir un remplissage complet des tranchées ou trous de réception du cuivre, afin d'aboutir à une hauteur de lignes de connexion identique sur toute la surface du dispositif et d'aboutir à une surface planarisée permettant l'empilement de plusieurs niveaux de métallisation. Dans la pratique, le polissage du cuivre se poursuit en deçà du niveau supérieur de la couche d'oxyde, de façon plus ou moins marquée suivant la géométrie des motifs. Ce phénomène, appelé couramment "dishing", augmente avec la largeur des tranchées. Il existe ainsi une dimension critique au delà de laquelle la planarisation est insuffisante pour permettre l'empilement des niveaux.
L'utilisation d'une couche d'arrêt déposée sur la couche d'isolant et destinée à éviter l'érosion de l'isolant n'est d'aucune utilité pour le phénomène de "dishing" puisque celui-ci, pour une structure donnée, est au contraire maximum lorsque l'érosion est nulle. Le brevet US 5 676 587 montre bien que, pour l'état de l'art actuel, un polissage de l'isolant présent entre les lignes de connexion reste nécessaire pour empiler les niveaux de métallisation alors que l'un des intérêts principaux de la technique Damascène réside dans la possibilité de réduire le nombre total d'étapes de fabrication. D'autre part, l'utilisation d'une couche barrière comme couche d'arrêt lors de l'opération de CMP nécessite une épaisseur supérieure à celle permettant d'obtenir des propriétés barrières suffisantes. La résistance électrique des inter connexions est par conséquent augmentée dans ce cas et les techniques de dépôt de grande conformité telles que les procédés CVD ne sont pas autorisés dans les architectures largement sub-microniques.
Exposé de l'invention L'invention a été conçue notamment pour pouvoir réaliser des interconnexions en cuivre pour des dispositifs micro-électroniques en mettant en #uvre un polissage mécano-chimique tout en s'affranchissant des limitations propres au procédé CMP telles que le phénomène de "dishing". Elle peut cependant s'appliquer au cas où les interconnexions sont réalisées en un métal autre que le cuivre.
L'invention a donc pour objet un procédé de réalisation d'un niveau d'interconnexion en métal pour un dispositif micro-électronique, ledit niveau d'interconnexion comprenant au moins une ligne d'interconnexion, caractérisé en ce qu'il comporte les étapes suivantes - dépôt sur une face à interconnecter d'un substrat dudit dispositif micro-électronique d'une première couche en matériau isolant, - dépôt d'une deuxième couche sur la première couche, cette deuxième couche étant en un matériau apte à être gravé sélectivement par rapport au matériau de la première couche, - définition de l'emplacement de la ligne d'interconnexion par gravure de l'empilement comprenant la première couche et la deuxième couche, - dépôt d'une couche de métal sur l'empilement gravé, l'épaisseur de la couche de métal étant au moins égale à l'épaisseur désirée pour la ligne d'interconnexion, - polissage mécano-chimique de la couche de métal sur l'empilement pour obtenir la ligne d'interconnexion, le polissage étant arrêté lorsque les niveaux supérieurs de la première couche et de la ligne d'interconnexion sont sensiblement dans le même plan, - retrait sélectif du matériau de ladite deuxième couche pour révéler ladite première couche.
Le polissage doit être arrêté lorsque les niveaux supérieurs du métal dans la ligne d'interconnexion et de la première couche en matériat isolant sont sensiblement dans le même plan. En effet, suivant l'importance des restrictions imposées parle règles de dessin, les motifs présents peuvent présenter des géométrie suffisamment diverses (largeurs des lignes et des espaces isolants) pour que les niveaux supérieurs du métal dans les différentes lignes soient variables entre un niveau minimum et un niveau maximum. Si tel est le cas, on peut procéder de la manière suivante. La topologie (dans ce cas le "dishing" c'est- à-dire l'écart de hauteur entre ligne de métal et espace d'isolant) est minimisé en arrêtant le polissage au moment où le niveau moyen (c'est-à-dire la demi- somme des niveaux minimum et maximum) et le niveau supérieur de la première couche de matériau isolant sont dans le même plan. Il existe alors des lignes d'épaisseur supérieure à l'épaisseur de matériau isolant adjacent ("dishing" négatif). Dans le cas où le "dishsing" négatif n'est pas acceptable (par exemple si cela rend possible une diffusion du métal dans au moins l'un des isolants de la structure), la topologie peut être minimisée en arrêtant le polissage au moment où le niveau maximum du métal et le niveau supérieur de la première couche de matériau isolant sont dans le même plan.
L'invention s'applique également à la réalisation de vias conductrices, assimilables à des lignes courtes.
Eventuellement, après l'étape de définition de l'emplacement de la ligne d'interconnexion et avant l'étape de dépôt d'une couche de métal, il est prévu une étape supplémentaire consistant à déposer une troisième couche ou couche barrière en matériau conducteur sur l'empilement gravé, la partie de la couche barrière située sur la deuxième couche étant destinée à être éliminée par polissage lors de l'étape de polissage mécano-chimique.
Si le substrat est en silicium, la première couche est avantageusement une couche d'oxyde de silicium et le matériau de la deuxième couche peut être choisi entre SION et SiN.
Selon une variante de réalisation, la première couche de matériau isolant peut comprendre une première sous-couche, en polymère à faible constante diélectrique déposée sur ladite face à interconnecter, et une deuxième sous-couche déposée sur la première sous-couche et servant à la protection de la première sous-couche. La deuxième sous-couche peut être en un matériau choisi parmi Si02, SION et Si3Na.
De préférence, la couche barrière est en un matériau choisi parmi Ti, TiN, Ta, TaN et WN ou est un bicouche choisi parmi Ti/TiN et Ta/TaN.
L'étape de retrait peut être réalisée par attaque en bain chimique ou par gravure plasma.
L'étape de dépôt d'une couche de métal peut être une étape de dépôt d'une couche de cuivre.
Brève description des dessins L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels - les figures 1 à 5 illustrent une première variante d'application du procédé selon la présente invention, mettant en oeuvre une première couche de matériau isolant réalisée en un même matériau, - la figure 6 montre le niveau d'interconnexion obtenu en utilisant une deuxième variante d'application du procédé selon la présente invention, mettant en ceuvre une première couche de matériau isolant constitué d'une première sous-couche en polymère à faible constante diélectrique et d'une deuxième sous-couche de protection.
Description détaillée de modes de réalisation de l'invention Les figures 1 à 5 sont des vues en coupe transversale illustrant une première variante d'application du procédé selon la présente invention.
La figure 1 montre un substrat 1 en silicium dans lequel on a élaboré un dispositif micro- électronique non représenté. La face 2 du substrat est la face sur laquelle doit être réalisé le niveau d'interconnexion. On dépose sur la face 2 une couche 3 d'oxyde de silicium de 600 nm d'épaisseur par un procédé CVD en prenant comme précurseur le TEOS (orthosilicate tétraéthyle). On dépose ensuite sur la couche 3, toujours par un procédé CVD, une couche 4 (ou couche sacrificielle) de SION de 150 nm d'épaisseur.
L'empilement constitué par la couche 3 et la couche 4 est alors traité par photolithographie et gravure. On réalise ainsi une tranchée 5 dont le fond est constitué par la face 2 du substrat 1 (voir la figure 2). La tranchée 5 définit l'emplacement d'une future ligne d'interconnexion. La figure 2 ne montre qu'une seule tranchée par souci de simplification mais on réalise bien sûr simultanément autant de tranchées ou de trous qu'il est nécessaire.
Comme le montre la figure 3, des dépôts métalliques sont ensuite effectués sur l'empilement gravé. On dépose d'abord une couche barrière 6 de TiN de 10 nm d'épaisseur par une technique OMCVD. On dépose ensuite in situ une couche de cuivre 7 de 1100 nm d'épaisseur par un procédé CVD, en utilisant comme précurseur du Cupraselect. Les dépôts métalliques 6 et 7 reproduisent la forme de la tranchée. La couche barrière 6 empêche la diffusion du cuivre dans le substrat en silicium.
L'étape suivante du procédé consiste à mettre en #uvre le polissage mécano-chimique suivant les règles de l'art afin d'éliminer complètement les métaux en zone haute de la couche d'oxyde. On utilise pour cela une machine Mecapol 550 de marque STEAG, un tissu IC 1000 encollé sur SUBA IV ou IC 1400 de marque RODEL et l'abrasif EP-C4110 de marque CABOT. L'arrêt des procédés est déterminé par le suivi in situ de la température du tissu. Le critère d'arrêt est défini par le franchissement d'un seuil (de valeur négative) de la dérivée du signal de température. Ce seuil est déterminé sur une plaque essai. On obtient la structure représentée à la figure 4. Il subsiste sur le fond et les flancs de la tranchée une couche barrière 60 et la ligne d'interconnexion 70 en cuivre. I1 subsiste également sur la couche d'oxyde 3 une partie de la couche 4.
Le matériau subsistant de la couche 4 (ou couche sacrificielle) est éliminé par attaque dans un bain chimique d'acide orthophosphorique porté à 140 C. On obtient la structure représentée à la figure 5 où les niveaux supérieurs de la ligne d'interconnexion 70 et de la couche d'oxyde 3 sont dans le même plan.
Au lieu d'utiliser une couche d'oxyde comme première couche déposée sur le substrat, on peut utiliser un polymère à faible constante diélectrique. Il est alors nécessaire de protéger cette couche de polymère des traitements chimiques que subit le substrat en micro-électronique. Pour ce faire, on dépose sur la couche de polymère une couche encapsulante de protection.
La figure 6 est une vue en coupe transversale illustrant cette variante d'application à l'issue du procédé de réalisation. Elle montre que la première couche de matériau isolant 30 comprend en fait une première sous-couche 31 en polymère à faible constante diélectrique et une deuxième sous-couche de protection 32 par exemple en Si0z, SION ou Si3Na.
La présente invention permet avanta geusement de diminuer la valeur du "dishing" généré lors de l'étape de polissage mécano-chimique (CMP). En effet, l'étape de retrait sélectif de la couche sacrificielle permet de diminuer l'écart d'épaisseur entre le métal et l'isolant, notamment dans le cas des zones hautes de grande dimension où l'érosion d'isolant est très faible. De plus, dans les régions de grande densité de motifs, l'érosion d'isolant est évitée dès lors qu'une partie de la couche sacrificielle est encore présente après l'arrêt du procédé de CMP. L'invention permet donc l'utilisation de procédés de CMP à une étape, puisque le cuivre et la couche barrière sont enlevés des zones hautes dans les mêmes conditions de CMP. La couche barrière, ne jouant pas le rôle de couche d'arrêt lors du procédé de CMP, peut être déposée en épaisseur très fine. La résistance électrique des interconnexions en est donc diminuée puisque la couche barrière présente une résistivité supérieure à celle du cuivre. Les procédés présentant une forte conformité tels que les procédés CVD sont de ce fait autorisés pour le dépôt de la couche barrière.
Claims (1)
- REVENDICATIONS I. Procédé de réalisation d'un niveau d'interconnexion en métal pour un dispositif micro- électronique, ledit niveau d'interconnexion comprenant au moins une ligne d'interconnexion (70), caractérisé en ce qu'il comporte les étapes suivantes - dépôt sur une face (2) à interconnecter d'un substrat (1) dudit dispositif micro-électronique d'une première couche en matériau isolant (3, 30), - dépôt d'une deuxième couche (4) sur la première couche, cette deuxième couche étant en un matériau apte à être gravé sélectivement par rapport au matériau de la première couche (3, 30), - définition de l'emplacement de la ligne d'interconnexion (70) par gravure de l'empilement comprenant la première couche et la deuxième couche, - dépôt d'une couche de métal (7) sur l'empilement gravé, l'épaisseur de la couche de métal étant au moins égale à l'épaisseur désirée pour la ligne d'interconnexion (70), - polissage mécano-chimique de la couche de métal (7) sur l'empilement pour obtenir la ligne d'interconnexion (70), le polissage étant arrêté lorsque les niveaux supérieurs de la première couche (3, 30) et de la ligne d'interconnexion (70) sont sensiblement dans le même plan, - retrait sélectif du matériau de ladite deuxième couche (4) pour révéler ladite première couche (3, 30). 2. Procédé selon la revendication 1, caractérisé en ce que, après l'étape de définition de l'emplacement de la ligne d'interconnexion et avant l'étape de dépôt d'une couche de métal, il est prévu .ine étape supplémentaire consistant à déposer une troisième couche ou couche barrière (6) en matériau conducteur sur l'empilement gravé, la partie de la couche barrière située sur la deuxième couche (4) étant destinée à être éliminée par polissage lors de l'étape de polissage mécano-chimique. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que, le substrat (1) étant en silicium, ladite première couche (3) est une couche d'oxyde de silicium. 4. Procédé selon la revendication 3, caractérisé en ce que le matériau de ladite deuxième couche (4) est choisi entre SION et SiN. 5. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la première couche de matériau isolant (30) comprend une première sous-couche (31), en polymère à faible 3onstante diélectrique déposée sur ladite face à interconnecter, et une deuxième sous-couche (32) déposée sur la première sous- couche et servant à la protection de la première sous- couche. 6. Procédé selon la revendication 5, caractérisé en ce que la deuxième sous-couche (32) est en un matériau choisi parmi Si02, SION et Si3Na. 7. Procédé selon l'une quelconque des revendications 2 à 6, caractérisé en ce que la couche barrière (6) est en un matériau choisi parmi Ti, TiN, Ta, TaN et WN ou est un bicouche choisi parmi Ti/TiN et Ta/TaN. 8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que l'étape de retrait est réalisée par attaque en bain chimique ou par gravure plasma. 9. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de dépôt d'une couche de métal est une étape de dépôt d'une couche de cuivre.
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