DE102006030265B4 - Verfahren zum Verbessern der Planarität einer Oberflächentopographie in einer Mikrostruktur - Google Patents

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Abstract

Verfahren mit: Bilden einer Planarisierungsschicht über einer dielektrischen Schicht einer Metallisierungsstruktur, die über einem Substrat gebildet ist; selektives Entfernen von Material der Planarisierungsschicht, um eine Ungleichförmigkeit der Oberflächentopographie zu verringern; Ausführen eines Bearbeitungsprozesses auf der Grundlage der Oberflächentopographie mit der reduzierten Ungleichförmigkeit; und Vollständiges Entfernen der Planarisierungsschicht nach dem Ausführen des Bearbeitungsprozesses, wobei Bilden der Planarisierungsschicht umfasst: Füllen einer Kontaktdurchführungsöffnung und/oder eines Grabens, die in der dielektrischen Schicht gebildet sind, und wobei Material der Planarisierungsschicht durch selektives Entfernen so entfernt wird, dass eine Restschicht auf der dielektrischen Schicht und der gefüllten Kontaktdurchführungsöffnung und/oder dem gefüllten Graben verbleibt.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung von Mikrostrukturen, etwa von integrierten Schaltungen, und betrifft insbesondere Einebnungsprozesse, die während der Strukturierung spezieller Ebenen einer Mikrostruktur verwendet werden, um eine im Wesentlichen planare Oberfläche für nachfolgende Prozesse zu erhalten.
  • Beschreibung des Stands der Technik
  • Bei der Herstellung von Mikrostrukturen, etwa integrierten Schaltungen, mikromechanischen Bauelementen, optoelektronischen Komponenten und dergleichen, werden Strukturelemente, etwa Schaltungselemente, typischerweise auf einem geeigneten Substrat durch Strukturieren der Oberflächenbereiche einer oder mehrerer Materialschichten gebildet, die zuvor auf dem Substrat hergestellt wurden. Da die Abmessungen, d. h. die Länge, Breite und Höhe, einzelner Strukturelemente ständig verringert werden, um das Leistungsverhalten und die Kosteneffizienz zu verbessern, müssen diese Abmessungen innerhalb streng vorgegebener Toleranzen gehalten werden, um die erforderliche Funktionsfähigkeit des fertiggestellten Bauelements sicherzustellen. Üblicherweise wird eine große Anzahl an Prozessschritten ausgeführt, um eine Mikrostruktur fertig zu stellen, und somit müssen die Abmessungen der Strukturelemente während der diversen Fertigungsphasen gründlich überwacht werden, um die Prozessqualität beizubehalten und um weitere kostenintensive Prozessschritte zu vermeiden.
  • Strukturelemente werden typischerweise hergestellt, indem ein spezielles Muster von einer Photomaske oder Retikel oder einem Prägestempel in ein geeignetes Maskenmaterial übertragen wird, das im Falle der Photolithographie ein strahlungsempfindliches Photolackmaterial repräsentiert, wobei der Musterübertrag durch optische Abbildungssysteme mit nachfolgender anspruchsvoller Lackbehandlung und Entwicklungsverfahren erreicht wird, um damit eine Lackmaske mit Abmessungen zu erhalten, die deutlich geringer sind als das optische Auflösungsvermögen des Abbildungssystems.
  • Unabhängig von dem speziellen Strukturierungsprozess, ist es häufig notwendig, Ungleichförmigkeiten der sich ergebenden Oberflächentopographie der Mikrostruktur zu verringern, um damit die Effizienz eines nachfolgenden Prozessschrittes zu verbessern. Insbesondere optische Lithographieverfahren sind äußerst sensibel in Bezug auf die darunter liegende Oberflächentopographie in anspruchsvollen Anwendungen, da bei ständig kleiner werdenden Strukturgrößen die entsprechenden optischen Lithographieanlagen äußerst komplex sind und lediglich eine reduzierte Fokustiefe bieten können und automatisierte Justierverfahren aufweisen, die empfindlich sind auf Fluktuationen der Oberflächentopographie. Beispielsweise kann die Herstellung von Metallisierungsstrukturen äußerst moderner integrierter Schaltungen es erforderlich machen, Gräben und Kontaktdurchführungen mit lateralen Abmessungen von 100 nm oder sogar weniger herzustellen, die zuverlässig in einem geeigneten dielektrischen Material zu bilden sind, die dann mit einem geeigneten leitenden Material, etwa Kupfer, Kupferlegierungen, Silber, Silberlegierungen, und dergleichen aufgefüllt werden. Es werden mehrere Prozessstrategien gegenwärtig eingesetzt, um entsprechende Metallisierungsstrukturen herzustellen, wobei die dielektrische Schicht, die bereits eine Vielzahl an Öffnungen aufweisen kann, erneut strukturiert wird, um bestehende Öffnungen zu modifizieren oder um weitere Öffnungen zu bilden, etwa Gräben, die in präziser Weise an den zuvor gebildeten Öffnungen auszurichten sind. Auf Grund der reduzierten Abmessungen dieser Öffnungen müssen anspruchsvolle Lithographieverfahren eingesetzt werden, die eine verbesserte Oberflächentopographie erfordern. Folglich werden sogenannte Planarisierungsschichten bzw. Einebnungsschichten vor dem Strukturierungsprozess gebildet, um damit eine im Wesentlichen planare Oberflächentopographie bereitzustellen, um damit den nachfolgenden Lithographieprozess zu verbessern. Nach dem Lithographieprozess und möglicherweise nach einem Ätzprozess wird die entsprechende Planarisierungsschicht entfernt und die weitere Bearbeitung wird auf der Grundlage der sich ergebenden Struktur fortgesetzt. Obwohl die Verwendung von Planarisierungsschichten in vielen Prozessstadien während der Herstellung moderner Mikrostrukturen, etwa integrierter Schaltungen und dergleichen, äußerst effizient ist, können dennoch durch die ständige Verringerung der Abmessungen von Mikrostrukturelementen zunehmend strenge Rahmenbedingungen für den Strukturierungsprozess auferlegt werden, so dass selbst geringe Ungleichförmigkeiten der Planarisierungsschicht nachfolgende Prozessschritte negativ beeinflussen können.
  • Mit Bezug zu 1 wird ein typischer konventioneller Prozessablauf zur Herstellung einer Planarisierungsschicht beschrieben, um damit die sich aus der konventionellen Technik ergebenden Probleme zu erläutern.
  • 1 zeigt schematisch eine Querschnittsansicht eines Mikrostrukturbauelements 100 in einem Zwischenfertigungsstadium, in welchem eine vorstrukturierte Oberflächentopographie für einen nachfolgenden Prozessschritt einzuebnen ist. Das Mikrostrukturbauelement 100 umfasst ein Substrat 101, etwa ein Halbleitersubstrat, wie es typischerweise für die Herstellung moderner integrierter Schaltungen, und dergleichen verwendet wird. Das Substrat 101 weist darauf ausgebildet Mikrostrukturelemente, etwa Schaltungselemente in Form von Transistoren, Kondensatoren, und dergleichen auf, wie dies für das gewünschte Funktionsverhalten des Bauelements 100 erforderlich ist. Der Einfachheit halber sind derartige Strukturelemente in dem Substrat 101 nicht gezeigt. Ferner ist eine strukturierte Schicht 102 über dem Substrat 101 ausgebildet, wobei die strukturierte Schicht 102 beispielsweise das dielektrische Material einer Metallisierungsschicht einer integrierten Schaltung repräsentieren kann. In diesem Falle kann die Materialschicht 102 ein dielektrisches Material repräsentieren, das zumindest teilweise ein dielektrisches Material mit kleinem ε aufweist, d. h. ein Material mit einer relativen Permittivität von 3,0 oder weniger, wobei dieses Material eine Vielzahl von Öffnungen 102a aufweisen kann, die mit einem Metall oder einem anderen leitenden Material in einer späteren Fertigungsphase zu füllen sind. Beispielsweise können die Öffnungen 102a Kontaktdurchführungsöffnungen für leitende Kontaktdurchführungen repräsentieren, die darin herzustellen sind, um damit den elektrischen Kontakt zu tieferliegenden Kontaktgebieten in dem Substrat 101 und zu entsprechenden Metallgebieten oder Metallleitungen herzustellen, die in der Schicht 102 zu bilden sind. Folglich muss unter Umständen ein weiterer Strukturierungsprozess für die Schicht 102 ausgeführt werden, wobei die ausgeprägte Oberflächentopographie, die durch die Öffnungen 102a hervorgerufen wird, eine geeignete optische Strukturierung unter Umständen nicht zulässt, insbesondere, wenn modernste Bauelemente betrachtet werden, in denen eine laterale Abmessung der entsprechenden Öffnungen 102a wenige hundert nm oder sogar deutlich weniger, etwa 100 nm und weniger betragen kann, wie dies in modernsten integrierten Schaltungen mit Schaltungselementen mit kritischen Abmessungen von 50 nm und sogar weniger erforderlich sein kann. Des weiteren umfasst das Bauelement 100 eine Einebnungsschicht bzw. Planarisierungsschicht 103, die die Öffnungen 102a füllt und ferner freiliegende Oberflächenbereiche der dielektrischen Schicht 102 bedeckt. Die Planarisierungsschicht 103 kann aus einem beliebigen geeigneten Material aufgebaut sein, das eine äußerst nicht-konforme Abscheidung und damit ein zuverlässiges Füllen ermöglicht, während gleichzeitig eine im Wesentlichen gleichförmige Oberflächentopographie geschaffen wird. Des weiteren kann die Planarisierungsschicht 103 aus einem Material aufgebaut sein, das in einer späteren Phase mit hoher Selektivität in Bezug auf das Material der Schicht 102 entfernt werden kann.
  • Ein typischer Prozessablauf zur Herstellung des Mikrostrukturbauelements 100, wie es in 1 gezeigt ist, weist die folgenden Prozesse auf. Nach dem Herstellen von Strukturelementen, etwa Schaltungselementen, und dergleichen, innerhalb des Substrats 101, d. h. in und über einer entsprechenden Halbleiterschicht oder einer anderen geeigneten Materialschicht, wird die Schicht 102 durch geeignete Abscheideverfahren, etwa Aufschleudern, CVD (chemische Dampfabscheidung), physikalische Dampfabscheidung (PVD), und dergleichen hergestellt. Beispielsweise kann die Schicht 102 einen kombinierten Schichtstapel mit konventionellen Dielektrika und dielektrischen Materialien mit kleinem ε repräsentieren, wobei eine geeignete Prozesssequenz eingesetzt wird, etwa CVD in Verbindung mit Aufschleuderverfahren, und dergleichen. Danach wird die Schicht 102 so strukturiert, dass diese die Öffnung 102a erhält, was auf der Grundlage etablierter Lithographieverfahren, etwa Photolithographie, anisotropen Ätztechniken, und dergleichen bewerkstelligt wird. Danach wird die Planarisierungsschicht 103 auf der Grundlage geeigneter Abscheideverfahren gebildet, etwa mittels eines Aufschleuderprozesses, wobei ein geeignetes Material, etwa ein Polymermaterial, ein anorganisches Material, und dergleichen in einem Zustand geringer Viskosität so aufgetragen wird, dass die entsprechenden Öffnungen 102a zuverlässig gefüllt werden und eine im Wesentlichen gleichförmige Oberflächentopographie 103s erreicht wird. In anderen Fällen können andere Abscheideverfahren eingesetzt werden, etwa CVD, ALD (Atomlagenabscheidung), Eintauchprozesse, und dergleichen, um damit die Schicht 103 in einer äußerst nicht konformen Weise aufzubringen und die im Wesentlichen ebene Oberflächentopographie 103s zu erhalten. Nachdem das Bauelement 100 unter Umständen einer geeigneten Behandlung unterzogen wurde, beispielsweise zum Aushärten des Materials der Schicht 103, oder um das Material zu stabilisieren, indem ein Ausgasprozess ausgeführt wird, um flüchtige Lösungsmittel und dergleichen zu entfernen, kann dennoch ein gewisses Maß an Dickenschwankung in der Schicht 103 beobachtet werden. Beispielsweise kann der Prozess des Abscheidens des Materials der Schicht 103 selbst zu einem gewissen Grade von der darunter liegenden Struktur der Schicht 102 abhängen und/oder die nachfolgenden Behandlungen zum Stabilisieren oder Aushärten des Materials können zu einem von der Musterdichte abhängigen Verhalten führen. In dem dargestellten Beispiel kann eine reduzierte Dicke in einem Bereich 104 unter Umständen erhalten werden, in welchem die Dichte der entsprechenden Öffnungen 102a relativ hoch ist, während Bereiche mit einer geringen Musterdichte eine größere Dicke aufweisen können.
  • Nach dem Aufbringen der Planarisierungsschicht 103 wird die weitere Bearbeitung fortgesetzt, indem beispielsweise ein geeignetes Lackmaterial aufgebracht wird, das dann auf der Grundlage modernster Lithographieverfahren strukturiert werden kann, wobei jedoch die geringen Dickenschwankungen zu entsprechenden Variationen der sich ergebenden Lackstrukturelemente auf Grund der Ungenauigkeiten des Belichtungs- und/oder Justierprozesses führen können. Folglich kann eine entsprechende Fluktuation der entsprechenden Bauteilstrukturelemente nach dem Strukturieren der Schicht 102 auf der Grundlage der zuvor hergestellten Lackstrukturelemente hervorgerufen werden. Wenn beispielsweise entsprechende Metallgräben in der Schicht 102 herzustellen sind, kann ein gewisses Maß an Fehljustierung und Schwankung in dem Leistungsverhalten der Metallleitung beobachtet werden, wodurch die Bauteilleistung und auch die Produktionsausbeute reduziert werden können.
  • Die US 6 680 252 B2 offenbart ein Verfahren zum Einebnen einer Planierungsschicht in einem Dual-Damaszener-Prozess, wobei Material der Planierungsschicht lediglich in Durchführungskontaktöffnungen erhalten bleibt.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf zum Herstellen einer verbesserten planaren Oberflächentopographie auf der Grundlage einer Planarisierungsschicht.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die eine verbesserte Einebnung von Oberflächentopographien von Mikrostrukturbauelementen auf der Grundlage einer Planarisierungsschicht ermöglichen, indem ein zusätzlicher Modifizierungsprozess zum Verringern von Ungleichförmigkeiten der Planarisierungsschicht ausgeführt wird. Zu diesem Zweck ein selektives Abtragen von Material und ggf. zusätzlich eine Umverteilung von Material innerhalb der Planarisierungsschicht ausgeführt, um damit Höhenschwankungen vor dem Ausführen nachfolgender Prozessschritte zu reduzieren.
  • Speziell wird die Aufgabe durch ein Verfahren nach Anspruch 1 gelöst.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 schematisch eine Querschnittsansicht eines Mikrostrukturbauelements mit einer Planarisierungsschicht zeigt, die gemäß konventioneller Prozessverfahren hergestellt ist;
  • 2a bis 2d schematisch Querschnittsansichten eines Mikrostrukturbauelements während diverser Fertigungsphasen bei der Herstellung einer Planarisierungsschicht mit verbesserter Oberflächentopographie auf der Grundlage eines Materialabtrags gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen; und
  • 3a bis 3d schematisch Querschnittsansichten eines Mikrostrukturbauelements während diverser Fertigungsphasen zum Verbessern der Ebenheit einer Planarisierungsschicht gemäß weiterer anschaulicher Ausführungsformen zeigen;
  • 3e schematisch das Anwenden einer gleichförmigen Kraft zeigt, die durch Beschleunigung entsprechender Substrate gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung erzeugt wird; und
  • 3f schematisch eine Querschnittsansicht eines Mikrostrukturbauelements zeigt, das auf der Grundlage einer Planarisierungsschicht mit verbesserter Oberflächentopographie gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung lithographisch strukturiert wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Verbessern der Oberflächentopographie einer Mikrostruktur während Zwischenfertigungsphasen durch Vorsehen einer Planarisierungsschicht und Modifizieren ihrer Oberflächentopographie vor dem Ausführen nachfolgender Prozessschritte auf der Grundlage der verbesserten Oberflächentopographie, wobei in einigen anschaulichen Ausführungsformen die nachfolgenden Prozessschritte ein lithographisches Strukturieren der Struktur mit der verbesserten Oberflächentopographie beinhalten. Die Verbesserung der Oberflächentopographie der Planarisierungsschicht wird auf der Grundlage eines selektiven Materialabtrags erreicht, indem beispielsweise ein Polierprozess, etwa ein CMP-Prozess (chemisch-mechanisches Polieren) durchgeführt wird, und zusätzlich optional indem Material in der Planarisierungsschicht umverteilt wird, um Oberflächenungleichförmigkeiten zu entfernen oder zumindest zu reduzieren. Zu diesem Zweck wird zumindest während des Umverteilungsprozesses von Material die Planarisierungsschicht in einen deformierbaren Zustand gebracht, in welchem eine effiziente Nivellierung der Oberflächentopographie erreicht wird. Somit ist die vorliegende Erfindung äußerst vorteilhaft im Zusammenhang mit modernen Mikrostrukturen, in denen kritische Abmessungen entsprechender Strukturelemente deutlich unter 100 nm liegen, da hier äußerst anspruchsvolle Lithographieprozesse, beispielsweise Photolithographieprozesse, moderne Einprägeverfahren, und dergleichen erforderlich sein können, wobei das Prozessergebnis deutlich von der anfänglichen Oberflächentopographie abhängen kann. In einem Aspekt wird die Fertigungssequenz für Metallisierungsstrukturen für moderne Halbleiterbauelemente auf der Grundlage einer Planarisierungsschicht ausgeführt, die eine verbesserte Oberflächentopographie aufweist, so dass entsprechende Metallisierungsstrukturelemente, etwa Kontaktdurchführungen und Metallleitungen in effizienter Weise in einem dielektrischen Material strukturiert werden können, das bereits vorstrukturiert ist, so dass dieses entsprechende Öffnungen mit lateralen Abmessungen aufweist, die einige 100 nm oder deutlich weniger, etwa 100 nm und weniger besitzen können. Somit kann eine deutlich reduzierte Abhängigkeit von der lokal variierenden Musterdichte der zuvor strukturierten Materialschichten, etwa dem Dielektrikum von Metallisierungsstrukturen, während der Herstellung einer Planarisierungsschicht erreicht werden, was sich wiederum direkt in einem verbesserten Bauteilverhalten und einem geringeren Ausbeuteverlust niederschlägt. Folglich ist die vorliegende Erfindung besonders vorteilhaft im Zusammenhang mit äußerst größenreduzierten Mikrostrukturen, etwa modernen CPUs, Speicherchips, ASICSs (anwendungsspezifische ICs), anderen optoelektronischen Bauelementen, mikromechanischen Bauelementen, und dergleichen, da hier entsprechende Lithographieprozesse insbesondere auch sensibel sind für Fluktuationen in der Topographie. Es sollte jedoch beachtet werden, dass die Prinzipien der vorliegenden Erfindung auch für weniger kritische Anwendungen eingesetzt werden können, wodurch eine verbesserte Prozessgleichförmigkeit und ein besseres Bauteilverhalten erreicht wird.
  • Mit Bezug zu den 2a bis 2d und 3a bis 3f werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Mikrostrukturbauelements 200 während eines Zwischenfertigungsstadiums. Das Bauelement 200 umfasst ein Substrat 201, das ein beliebiges geeignetes Substrat repräsentieren kann, um darin und darauf entsprechende Strukturelemente, etwa Schaltungselemente in Form von Transistoren, Kondensatoren, Widerständen, und dergleichen oder andere mikromechanische oder optoelektronische Bauelemente zu bilden. Der Einfachheit halber sind derartige Mikrostrukturelemente in 2a nicht gezeigt. Ferner ist eine Schicht 210 über dem Substrat 201 gebildet, wobei die Schicht 210 in einer anschaulichen Ausführungsform eine Metallisierungsschicht einer Metallisierungsstruktur eines modernen Halbleiterbauelements repräsentiert, das in einer entsprechenden Bauteilschicht (nicht gezeigt), die über dem Substrat 201 gebildet ist, Schaltungselemente aufweist mit kritischen Abmessungen von ungefähr 100 nm und weniger, oder 50 nm und weniger. Beispielsweise können Feldeffekttransistorelemente in der entsprechenden Bauteilschicht ausgebildet sein, die eine Gatelänge in dem oben genannten Größenbereich aufweisen. Die Schicht 210 kann ein dielektrisches Material in Form einer dielektrischen Schicht 202 aufweisen, wobei in dieser Fertigungsphase auch andere Materialien in der Schicht 210 vorgesehen sein können. In dem oben erläuterten Beispiel einer Metallisierungsschicht kann ein dielektrisches Material mit kleinem ε vorgesehen sein, um die relative Permittivität der entsprechenden Metallisierungsstrukturen, die in der Schicht 210 herzustellen sind, zu verringern. In anderen anschaulichen Ausführungsformen repräsentiert die dielektrische Schicht 202, die in dieser Fertigungsphase vorgesehen ist, ein geeignetes Material, das in einer nachfolgenden Prozessstufe zu strukturieren ist. Beispielsweise kann das dielektrische Material der Schicht 202 zumindest teilweise ein Opfermaterial repräsentieren, das nach dem Bilden entsprechender Metallstrukturen darin entfernt werden kann. Die Schicht 202 kann darin ausgebildet entsprechende Öffnungen 202a aufweisen, mit einer geeigneten Größe und Abmessung, wie dies durch die Entwurfsregeln erforderlich ist. Ferner kann die Musterdichte der Öffnungen 202a über das Substrat 201 hinweg deutlich unterschiedlich sein, wie dies zuvor erläutert ist. Beispielsweise können die Öffnungen 202a Kontaktdurchführungsöffnungen und/oder Gräben für die Schicht 210 repräsentieren, wenn diese eine Metallisierungsschicht darstellt. Die laterale Abmessung sowie die Ausdehnung in Richtung der Höhe d. h. der Dicke kann von Bauteilerfordernissen abhängen und kann im Bereich von einigen 100 nm und deutlich weniger liegen. Ferner ist in dieser Fertigungsphase eine Planarisierungsschicht 203, die aus einem geeigneten Material, etwa anorganischen Materialien, organischen Materialien, etwa Polymermaterialien, und dergleichen aufgebaut ist, vorgesehen, um die Öffnungen 202a zu füllen und um ferner überschüssiges Material 203 über den gefüllten Öffnungen 202a und nicht strukturierten Bereichen der dielektrischen Schicht 202 bereitzustellen. Wie zuvor erläutert ist, kann in dieser Fertigungsphase eine Oberflächentopographie 203s der Schicht 203 auf Grund einer nicht konstanten Musterdichte, Ungleichförmigkeiten des Abscheideprozesses, und/oder von dem Abscheideprozess nachgeordneten Prozessen, und dergleichen variieren.
  • Das Mikrostrukturbauelement 200, wie es in 2a gezeigt ist, kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Ausbildung von Mikrostrukturbauelementen, etwa Schaltungselementen und dergleichen, falls diese vorgesehen sind, in und über dem Substrat 201 wird die dielektrische Schicht 202, die eine oder mehrere Unterschichten aufweisen kann, auf der Grundlage einer beliebigen geeigneten Abscheidetechnik hergestellt. Beispielsweise kann ein geeigneter Schichtstapel, wenn dieser ein dielektrisches Material mit kleinem ε aufweist, wenn anspruchsvolle Anwendungen im Hinblick auf Halbleiterbauelemente betrachtet werden, auf der Grundlage gut etablierter Rezepte gebildet werden, die Aufschleuderverfahren, CVD-Verfahren, und dergleichen beinhalten können. In einigen anschaulichen Ausführungsformen umfasst der entsprechende dielektrische Schichtstapel ein geeignetes Material, das als eine ARC-(antireflektierende)Schicht, eine Hartmaskenschicht und dergleichen dienen kann, wie dies für das nachfolgende Strukturieren der Öffnungen 202a erforderlich ist. Beispielsweise kann eine geeignete Lackmaske auf der Grundlage moderner Lithographieverfahren hergestellt werden, woran sich anisotrope Ätzrezepte anschließen, um die Öffnungen 202a auf der Grundlage der Lackmaske zu bilden. Es sollte beachtet werden, dass dieser Strukturierungsprozess auch die Ausbildung einer geeigneten Hartmaske vor dem eigentlichen Ätzen in die tieferliegenden Bereiche der dielektrischen Schicht 202 beinhalten kann. In anderen anschaulichen Ausführungsformen wird eine entsprechende Lackmaske auf der Grundlage moderner Einprägeverfahren gebildet, wobei ein verformbares Lackmaterial oder ein anderes Polymermaterial strukturiert wird, indem ein geeigneter Prägestempel in das verformbare Material eingedrückt wird, das sich in einem gut deformierbaren Zustand befindet, und indem der Prägestempel entfernt wird, wenn das verformbare Material sich nicht im deformierbaren Zustand befindet. In noch weiteren anschaulichen Ausführungsformen wird die dielektrische Schicht 202 als ein verformbares Material bereitgestellt, das direkt auf der Grundlage einer Einprägetechnik strukturiert werden kann, wie dies zuvor beschrieben ist. Nach dem Strukturieren der dielektrischen Schicht 202 wird die Planarisierungsschicht 203 auf der Grundlage einer beliebigen geeigneten Abscheidetechnik hergestellt, wie dies auch mit Bezug zu der Schicht 103 beschrieben ist, um damit die Öffnungen 202a zu füllen, um somit eine im Wesentlichen ebene Oberflächentopographie 203s zu erzeugen.
  • Wie zuvor erläutert ist, können Ungleichförmigkeiten der Topographie 203s verringert werden, indem die Schicht 203 in geeigneter Weise behandelt wird, was in einer anschaulichen Ausführungsform bewerkstelligt wird, indem selektiv Material auf der Grundlage eines Polierprozesses 205, etwa eines CMP-Prozesses auf der Grundlage geeignet ausgewählter Prozessparameter, entfernt wird. Es sollte beachtet werden, dass entsprechende Prozessparameter, etwa die Relativgeschwindigkeit zwischen einem Polierkissen (nicht gezeigt) und dem Substrat 201, eine Andruckkraft, die während des Polierprozesses ausgeübt wird, die Art des zugeführten Schleifmittelbreis, und dergleichen, effizient auf der Grundlage entsprechender Testabläufe ermittelt werden können, wobei ebenso geeignete Parameter für eine spezifizierte Vorbehandlung der Schicht 203 vor dem Prozess 205 ermittelt werden können. D. h., nach dem Abscheiden der Planarisierungsschicht 203 kann eine entsprechende Behandlung, etwa ein Aushärten, eine Wärmebehandlung, und dergleichen ausgeführt werden, um die Materialeigenschaften einzurichten, wie sie für die nachfolgenden Prozessschritte erforderlich sind, etwa für einen nachfolgenden Lithographieprozess. Durch entsprechende Testabläufe zum Bestimmen von Parameterwertebereichen für den Polierprozess 205 können auch geeignete Parameter für die Vorbehandlung ermittelt werden, so dass die Materialeigenschaften die Erfordernisse des Polierprozesses und nachfolgender Prozesse, etwa eines Lithographieprozesses erfüllen. Somit kann mittels des Polierprozesses 205 eine deutliche Verringerung von Ungleichförmigkeiten der Oberflächentopographie 203s erreicht werden, indem selektiv Material der Schicht 203 abgetragen wird.
  • 2b zeigt schematisch das Mikrostrukturbauelement 200 nach dem Prozess 205, wodurch die Schicht 203 mit einer reduzierten Dicke 203t bereitgestellt wird. Auf Grund des selektiven Materialabtrags weist die Dicke 203t eine deutlich reduzierte Fluktuation im Vergleich zur anfänglichen Dicke der Schicht 203 auf, wie sie in 2a gezeigt ist, wodurch die Oberflächentopographie 203s mit einer deutlich geringeren Ungleichförmigkeit bereitgestellt wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 gemäß einem, nicht erfindungsgemäßen Beispiel, in dem der Polierprozess 205 fortgesetzt wird, um damit nicht strukturierte Bereiche der darunter liegenden dielektrischen Schicht 202 freizulegen. Wie gezeigt, werden Oberflächenbereiche 202s der Schicht 202 freigelegt, während die entsprechenden Öffnungen 202a weiterhin zuverlässig von den Resten der Planarisierungsschicht 203 gefüllt sind. Zum Beispiel wird das Material der Schicht 203 oder eine entsprechende Vorpoliervorbehandlung so ausgewählt, dass die mechanischen Eigenschaften oder eine andere Eigenschaft, etwa optische oder chemische Eigenschaften der Schicht 203 erhalten werden, die sich deutlich von den entsprechenden Eigenschaften der Schicht 202 unterscheiden, wodurch eine effiziente Möglichkeit zum Steuern des Polierprozesses 205 bereitgestellt wird. Somit kann beim Freilegen der Oberflächenbereiche 202s ein entsprechendes Endpunkterkennungssignal auf der Grundlage der Differenz der Materialeigenschaften gewonnen werden. Zu diesem Zweck wird zum Beispiel eine Differenz des Polierverhaltens erfasst, wenn die Materialien der Schichten 202 und 203 deutlich unterschiedliche mechanische Eigenschaften aufweisen. In anderen Fällen, wenn geeignete optische Endpunkterkennungsmittel in der entsprechenden Polieranlage vorgesehen sind, kann eine Differenz optischer Eigenschaften der Schichten 202 und 203 benutzt werden, um in zuverlässiger Weise den Polierprozess 205 zu stoppen. In noch weiteren Beispielen wird die chemische Umgebung des Polierprozesses überwacht, um das Freilegen der Oberflächenbereiche 202s zu erkennen.
  • Folglich kann die Oberflächentopographie 203s deutlich verbessert werden, unabhängig davon, ob eine verbleibende Materialschicht über der dielektrischen Schicht 202 gebildet wird oder ob die entsprechenden Oberflächenbereiche 202s während des mechanischen Materialabtragungsprozesses 205 freigelegt werden. Danach kann eine geeignete Maskenschicht über der verbesserten Oberflächentopographie 203s gebildet werden, beispielsweise indem ein geeignetes Lackmaterial vorgesehen wird, möglicherweise in Verbindung mit geeigneten ARC-Schichten, um damit das Lackmaterial auf der Grundlage von Photolithographieverfahren zu strukturieren, wie dies zuvor beschrieben ist. Auf Grund der verbesserten Oberflächentopographie 203s werden entsprechende Belichtungs- und/oder Justierungleichförmigkeiten deutlich reduziert. Danach kann die Schicht 202 weiter auf der Grundlage der entsprechenden Maskenschicht, die darauf ausgebildet ist, strukturiert werden. Beispielsweise können entsprechende Gräben in dem oberen Bereich der Schicht 202 gebildet werden, wobei nach dem Entfernen der Planarisierungsschicht 203 die entsprechenden Öffnungen 202a und weitere Gräben mit einem gut leitendem Material gefüllt werden können, um damit entsprechende Metallisierungsstrukturen der Metallisierungsschicht 210 zu bilden.
  • In anderen anschaulichen Ausführungsformen wird die Strukturierung der dielektrischen Schicht 202 auf der Grundlage moderner Einprägeverfahren bewerkstelligt, in welchem ein gießbares bzw. verformbares Polymer- oder Lackmaterial über der verbesserten Oberflächentopographie 203s gebildet wird, das dann in geeigneter Weise strukturiert wird, wie dies zuvor beschrieben ist. Danach kann ein entsprechender Ätzprozess ausgeführt werden, um die erforderlichen Gräben oder andere Öffnungen in der dielektrischen Schicht 202 zu erhalten. Anschließend wird das Lack- oder Polymermaterial zusammen mit der Planarisierungsschicht 203 entfernt.
  • 2d zeigt schematisch das Bauelement 200 nach dem Entfernen der Planarisierungsschicht 203 und mit zusätzlichen Öffnungen 202b, die in der Schicht 210 gebildet sind. Anschließend können entsprechende Metallgebiete in den Öffnungen 202a, 202b gebildet werden, wenn die Schicht 210 eine Metallisierungsschicht repräsentiert, wie dies zuvor beschrieben ist.
  • Mit Bezug zu den 3a bis 3f werden nunmehr Aspekte weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung detaillierter erläutert, wobei zusätzlich zu den zuvor beschriebenen Verfahren eine Umverteilung von Material innerhalb einer Planarisierungsschicht ausgeführt wird, um deren Oberflächentopographie zu verbessern.
  • 3a zeigt schematisch ein Mikrostrukturbauelement 300 mit einem Substrat 301, das darauf ausgebildet eine Materialschicht 302 aufweist, die eine Öffnung 302 enthält. In Bezug auf das Substrat 301 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Substrat 201 erläutert sind. In ähnlicher Weise kann die Materialschicht 302 ein beliebiges Material repräsentieren, das eine ausgeprägte Oberflächentopographie aufweist, wie sie beispielsweise durch eine oder mehrere der Öffnungen 302a hervorgerufen wird, die während der weiteren Fertigungsphase zur Fertigstellung des Bauelements 300 eingeebnet werden muss. In einigen anschaulichen Ausführungsformen repräsentiert die Schicht 302 ein dielektrisches Material zur Herstellung einer Metallisierungsstruktur, während in anderen Ausführungsformen die Schicht 302 eine beliebige Art einer strukturierten Materialschicht repräsentiert, die eine Zwischenfertigungsphase einer Mikrostruktur darstellt. Des weiteren ist eine Planarisierungsschicht 303 auf der Schicht 302 ausgebildet, um eine im Wesentlichen planare Oberfläche bereitzustellen, die dennoch eine gewisse Ungleichförmigkeit besitzen kann, wie dies zuvor erläutert ist. Beispielsweise kann ein Bereich 303e mit erhöhter Dicke während des Abscheidens der Schicht 303 und/oder während einer nachfolgenden Behandlung zum Einstellen von Materialeigenschaften der Schicht 303 erzeugt worden sein.
  • Das Bauelement 300, wie es in 3a gezeigt ist, kann auf der Grundlage von Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 beschrieben sind. Ferner wird das Bauelement 300 einem Materialumverteilungsprozess 305 unterzogen, um selektiv Material von Bereichen mit erhöhter Dicke 303e zu Bereichen mit geringerer Dicke 303r umzuverteilen, wie dies durch die Pfeile 306 angedeutet ist. Es sollte beachtet werden, dass die Umverteilung nicht notwendigerweise symmetrisch in Bezug auf die umgebenden Bereiche mit reduzierter Dicke 303r stattfinden muss, sondern die Umverteilung kann auch in einer äußerst nicht symmetrischen Weise vonstatten gehen. Beispielsweise kann die Umverteilung hauptsächlich in der lateralen Richtung, die in 3a gezeigt ist, stattfinden. Für eine effiziente Materialumverteilung kann der Prozess 305 eine entsprechende laterale Kraftkomponente aufweisen, die entlang der Richtung orientiert ist, wie sie zumindest durch einen der Pfeile 306 gekennzeichnet ist, wenn die Planarisierungsschicht 303 sich in einem deformierbaren Zustand befindet, um damit die gewünschte Umverteilung und damit Nivellierung der sich ergebenden Oberflächentopographie 303s zu initiieren. Beispielsweise kann eine entsprechende lateral wirkende Kraft durch Schwerkraft erreicht werden, wenn das Substrat 301 im Wesentlichen horizontal orientiert ist, wobei die Viskosität des Materials der Schicht 303 ausreichend reduziert sein kann, um eine entsprechende Materialumverteilung zu ermöglichen. In einigen anschaulichen Ausführungsformen kann der Prozess 305 eine entsprechende Oberflächenbehandlung beinhalten, um damit die Oberflächenspannung des Materials 303 in seinem gut deformierbaren Zustand zu verringern, um damit eine geeignete Materialumverteilung durch Schwerkraft zu ermöglichen. Danach wird das Material der Planarisierungsschicht 303 in einen äußerst nicht deformierbaren Zustand gebracht, wenn ein nachfolgender Prozessschritt eine erhöhte Härte der Planarisierungsschicht 303 erfordert.
  • In anderen anschaulichen Ausführungsformen wird das Material der Schicht 303 in einem Zustand mit geringer Viskosität aufgebracht und in diesem Zustand gehalten, bis der Prozess 305 abgeschlossen ist. In anderen anschaulichen Ausführungsformen wird die Planarisierungsschicht 303 einer beliebigen gewünschten der Abscheidung nachgeordneten Behandlung unterzogen, etwa einem Ausgasen von Lösungsmitteln, und dergleichen, und kann danach in einen deformierbaren Zustand durch entsprechende Behandlung gebracht werden, um die Materialumverteilung während des Prozesses 305 zu ermöglichen. In diesem Falle kann der Prozess 305 entsprechende Schritte zum Überführen des Materials 303 in den deformierbaren Zustand und zum Beibehalten des deformierbaren Zustands beinhalten, solange eine spezielle Materialumverteilung erwünscht ist. Das entsprechende Erzeugen des deformierbaren Zustands kann in einigen anschaulichen Ausführungsformen auf einen definierten Bereich des Bauelements 300 beschränkt sein, um damit auch eine entsprechende Materialumverteilung auf gut definierte Bereiche zu beschränken, während andere Bereiche in einem im Wesentlichen nicht deformierbaren Zustand gehalten werden, wodurch eine „lokale Wirkung” des Prozesses 305 bereitgestellt wird. Beispielsweise kann ein Bereich, der durch den Prozess 305 behandelt wird, unmittelbar darauf einer entsprechenden Behandlung, etwa einem Abkühlen, einer Strahlungshärtung, und dergleichen unterzogen werden, um die zuvor erhaltene gut gleichförmige Oberflächentopographie in dem behandelten Bereich „einzufrieren”. Dies kann bewerkstelligt werden, indem eine räumlich begrenzte Umgebung des Prozesses 305 über das Substrat 301 hinweg bewegt wird, entweder schrittweise oder kontinuierlich, um damit in lokaler Weise die Oberflächentopographie der Schicht 303 zu begrenzen oder zu modifizieren. Beispielsweise kann eine lokal beschränkte Wärmebehandlung, beispielsweise auf der Grundlage von Strahlung, einem erhitzten Fluid, und dergleichen, über das Substrat 301 hinweggeführt werden, wodurch der erforderliche lokale deformierbare Zustand des Materials der Schicht 303 erzeugt wird, wobei zusätzlich zu der Schwerkraft möglicherweise in Verbindung mit Oberflächenreaktionsmitteln Druck beispielsweise durch ein Fluid, etwa einen erhitzten Gasstrom, ausgeübt werden kann, das dann auf Grund der Abtastbewegung eine entsprechende Materialumverteilung bewirken kann.
  • 3b zeigt schematisch das Bauelement 300, wenn dieses einem Umverteilungsprozess 305 gemäß weiterer anschaulicher Ausführungsformen unterzogen wird. In dieser Ausführungsform wird eine deformierende Oberfläche 305s mechanisch mit der Planarisierungsschicht 303 während des Prozesses 305 in Kontakt gebracht, wobei die deformierende Oberfläche 305s als eine gekrümmte Oberfläche eingesetzt werden kann, die beispielsweise durch eine Prägewalze bereitgestellt wird, die über die Oberfläche der Schicht 303 abgerollt werden kann, wodurch das Material der Schicht 303 umverteilt wird. Zu diesem Zweck wird eine Relativbewegung zwischen dem Substrat 301 und der Oberfläche 305s hergestellt, so dass der Relativabstand zwischen dem Substrat 301 und der Oberfläche 305s im Wesentlichen konstant gehalten wird, um damit eine äußerst gleichförmige Dicke über das gesamte Substrat 301 hinweg zu erhalten. Abhängig von dem Krümmungsradius der Oberfläche 305s, die eine definierte Abmessung senkrecht zur Zeichenebene der 3b aufweisen kann, kann ein mehr oder weniger ausgeprägter Anteil der Schicht 303 gleichzeitig in Richtung der Relativbewegung kontaktiert werden. Ferner kann in anderen Fällen die deformierende Oberfläche 305s gleichzeitig entsprechende Oberflächenbedingungen bereitstellen, um in lokaler Weise das Material 303 in einen gut deformierbaren Zustand überzuführen. Beispielsweise kann die Oberfläche 305s in geeigneter Weise erhitzt werden, um beim Kontakt mit dem Material 303 dessen Viskosität zu verringern. Abhängig von den Materialeigenschaften und den darunter liegenden Strukturkomponenten des Bauelements 300 kann eine Anpresskraft auf die Oberfläche 305s gemäß den Prozesserfordernissen ausgeübt werden.
  • 3c zeigt schematisch das Bauelement 300, wenn dieses dem Umverteilungsprozess 305 auf der Grundlage einer deformierenden Oberfläche 305s unterzogen wird, die ein hohes Maß an Ebenheit über einen ausgedehnten Oberflächenbereich aufweist. Beispielsweise kann die plane deformierende Oberfläche 305s in Form eines entsprechenden Prägestempels oder Fläche 305d bereitgestellt werden, die mit der Schicht 303 während des Prozesses 305 in Kontakt gebracht wird. D. h., der Prozess 305 in dieser anschaulichen Ausführungsform kann als eine Einprägetechnik mit einem nicht strukturierten Einprägestempel und mit einer geeignet ausgewählten Andruckskraft betrachtet werden, um damit die Anpassung der Schicht 303 in ihrem deformierbaren Zustand an die sehr plane deformierende Oberfläche 305s zu ermöglichen. Zu diesem Zweck können entsprechende Prozessanlagen eingesetzt werden, wie sie auch für die Einprägelithographie eingesetzt werden, um die Ungleichförmigkeit der Planarisierungsschicht 303 zu reduzieren.
  • 3d zeigt schematisch das Bauelement 300, wobei während des Prozesses 305 eine im Wesentlichen gleichförmige Kraft 305f in einer im Wesentlichen senkrechten Richtung ausgeübt wird, wenn die Schicht 303 sich in dem gut deformierbaren Zustand befindet, um damit die Materialumverteilung darin zu verbessern. Beispielsweise kann eine gleichförmige elektrische Kraft oder magnetische Kraft ausgeübt werden, wenn das Material der Schicht 303 auf eine entsprechende Kraft reagiert. In anderen anschaulichen Ausführungsformen kann die Kraft 305f durch Beschleunigung des Substrats 301 hervorgerufen werden, wodurch eine präzise Einstellung der Größe der Kraft 305f für eine beliebige Art an Material, das für die Planarisierungsschicht 303 verwendet wird, ermöglicht wird.
  • 3e zeigt schematisch zwei Arten von Kräften, die durch Beschleunigen des Substrats 301 hervorgerufen werden, wenn die Schicht 303 sich in einem gut deformierbaren Zustand befindet. Beispielsweise kann das Substrat 301 einer Drehbewegung unterzogen werden, wodurch eine Zentrifugalkraft 305c auf die Schicht 303 ausgeübt wird. Folglich kann durch Steuern der Drehgeschwindigkeit die Größe der Kraft 305c für einen vorgegebenen Radius der entsprechenden Drehbewegung eingestellt werden. In anderen anschaulichen Ausführungsformen kann das Substrat 301 einer linearen Beschleunigung 305l unterworfen werden, um eine entsprechende Kraft hervorzurufen, die ebenso in präziser Weise auf der Grundlage der entsprechenden Beschleunigungsbedingungen gesteuert werden kann. Folglich kann eine effiziente Materialumverteilung erreicht werden, wenn der Prozess 305, wie er in 3e gezeigt ist, zum Behandeln mehrerer Substrate gleichzeitig eingesetzt wird, während in anderen Situationen lediglich Bereiche des entsprechenden Substrats 301 behandelt werden, indem beispielsweise das Substrat 301 lokal erwärmt wird, während die entsprechenden Kräfte 305c, 305l ausgeübt werden. Unter Anwendung der linearen Beschleunigung 305l kann beispielsweise eine beliebige Anzahl an Substraten mit einem hohen Maß an Gleichförmigkeit der sich ergebenden einebnenden Kraft über die einzelnen Substrate hinweg und über die gesamte Anzahl der Substrate hinweg bearbeitet werden.
  • 3f zeigt schematisch das Mikrostrukturbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine Maskenschicht 311 über der Planarisierungsschicht 303, die die verbesserte Oberflächentopographie 303s aufweist, ausgebildet, wobei die Maskenschicht 311 in geeigneter Weise strukturiert sein kann, um eine weitere Strukturierung der Schicht 302 zu ermöglichen. Beispielsweise kann auf der Grundlage einer entsprechenden Öffnung 311a, eine entsprechende Öffnung 302b in der Schicht 302 innerhalb der zuvor strukturierten Öffnung 302a geschaffen werden. Es sollte jedoch beachtet werden, dass ein anderes Strukturierungsschema verwendet werden kann, abhängig von den Bauteilerfordernissen.
  • Die Maskenschicht 311 kann auf der Grundlage einer beliebigen geeigneten Lithographietechnik, etwa Photolithographie, Einprägelithographie, und dergleichen hergestellt werden, wie dies zuvor erläutert ist. Danach wird das Bauelement 300 einem anisotropen Ätzprozess 312 unterzogen, um die Schicht 302 in Kombination mit der Planarisierungsschicht 303 zu strukturieren. Danach können die Maskenschicht 311 und die Planarisierungsschicht 303 entfernt werden und die weitere Bearbeitung des Bauelements 300 kann gemäß den Prozess- und Bauteilerfordernissen fortgesetzt werden.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik zum deutlichen Verbessern der Gleichförmigkeit einer Oberflächentopographie einer Planarisierungsschicht bereit, indem selektiv Material davon entfernt wird, beispielsweise auf der Grundlage eines Polierprozesses, und zusätzlich optional indem Material innerhalb der Planarisierungsschicht umverteilt wird, indem diese zumindest zeitweilig und möglicherweise in einer lokal beschränkten Weise in einen guten deformierbaren Zustand versetzt wird, um damit eine entsprechende laterale Kraft zum Initiieren der Umverteilung hervorzurufen. In einigen anschaulichen Ausführungsformen wird dies auf der Grundlage einer mechanischen Kontaktierung der Planarisierungsschicht in ihrem gut deformierbaren Zustand mit einer geeignet gestalteten deformierenden Oberfläche erreicht, während in anderen Fällen eine gleichförmige Kraft, die im Wesentlichen senkrecht auf die Planarisierungsschicht einwirkt, vorgesehen wird. Folglich können weitere Prozessschritte, etwa lithographische Strukturierungsprozesse auf der Grundlage einer sehr gleichförmigen Oberflächentopographie ausgeführt werden, wodurch die Prozesseffizienz verbessert und Ungleichförmigkeiten von Mikrostrukturelementen verringert werden.

Claims (3)

  1. Verfahren mit: Bilden einer Planarisierungsschicht über einer dielektrischen Schicht einer Metallisierungsstruktur, die über einem Substrat gebildet ist; selektives Entfernen von Material der Planarisierungsschicht, um eine Ungleichförmigkeit der Oberflächentopographie zu verringern; Ausführen eines Bearbeitungsprozesses auf der Grundlage der Oberflächentopographie mit der reduzierten Ungleichförmigkeit; und Vollständiges Entfernen der Planarisierungsschicht nach dem Ausführen des Bearbeitungsprozesses, wobei Bilden der Planarisierungsschicht umfasst: Füllen einer Kontaktdurchführungsöffnung und/oder eines Grabens, die in der dielektrischen Schicht gebildet sind, und wobei Material der Planarisierungsschicht durch selektives Entfernen so entfernt wird, dass eine Restschicht auf der dielektrischen Schicht und der gefüllten Kontaktdurchführungsöffnung und/oder dem gefüllten Graben verbleibt.
  2. Verfahren nach Anspruch 1, wobei selektives Entfernen von Material Ausführen eines chemisch-mechanischen Polierprozesses umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Bearbeitungsprozesses auf der Grundlage der Oberflächentopographie mit der reduzierten Ungleichförmigkeit ein Lithographieprozess ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769131A (zh) * 2020-06-24 2020-10-13 中国电子科技集团公司第四十四研究所 一种增强近红外量子效率的背照式ccd及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2326281A (en) * 1997-06-11 1998-12-16 Samsung Electronics Co Ltd Method of planarizing contact plug and interlayer insulator structures
US20020001958A1 (en) * 2000-06-30 2002-01-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
US6489242B1 (en) * 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6680252B2 (en) * 2001-05-15 2004-01-20 United Microelectronics Corp. Method for planarizing barc layer in dual damascene process
US20040029041A1 (en) * 2002-02-27 2004-02-12 Brewer Science, Inc. Novel planarization method for multi-layer lithography processing
US20050070105A1 (en) * 2003-03-14 2005-03-31 Lam Research Corporation Small volume process chamber with hot inner surfaces
US20060003600A1 (en) * 2004-06-30 2006-01-05 Barns Chris E Contact planarization for integrated circuit processing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663107A (en) * 1994-12-22 1997-09-02 Siemens Aktiengesellschaft Global planarization using self aligned polishing or spacer technique and isotropic etch process
US5866478A (en) * 1997-07-07 1999-02-02 Vanguard International Semiconductor Metallization process using artificial gravity
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
TW410377B (en) * 1999-06-17 2000-11-01 Taiwan Semiconductor Mfg Method of planarization and the apparatus of the same
US6867499B1 (en) * 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
US6458705B1 (en) * 2001-06-06 2002-10-01 United Microelectronics Corp. Method for forming via-first dual damascene interconnect structure
US7094679B1 (en) * 2003-03-11 2006-08-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Carbon nanotube interconnect
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
KR100640965B1 (ko) * 2004-12-30 2006-11-02 동부일렉트로닉스 주식회사 반도체 소자의 형성방법
US20060211237A1 (en) * 2005-03-21 2006-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for planarizing gap-filling material

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2326281A (en) * 1997-06-11 1998-12-16 Samsung Electronics Co Ltd Method of planarizing contact plug and interlayer insulator structures
US20020001958A1 (en) * 2000-06-30 2002-01-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
US6489242B1 (en) * 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6680252B2 (en) * 2001-05-15 2004-01-20 United Microelectronics Corp. Method for planarizing barc layer in dual damascene process
US20040029041A1 (en) * 2002-02-27 2004-02-12 Brewer Science, Inc. Novel planarization method for multi-layer lithography processing
US20050070105A1 (en) * 2003-03-14 2005-03-31 Lam Research Corporation Small volume process chamber with hot inner surfaces
US20060003600A1 (en) * 2004-06-30 2006-01-05 Barns Chris E Contact planarization for integrated circuit processing

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