JPH1131745A - 半導体装置のコンタクトプラグ形成方法 - Google Patents

半導体装置のコンタクトプラグ形成方法

Info

Publication number
JPH1131745A
JPH1131745A JP10163107A JP16310798A JPH1131745A JP H1131745 A JPH1131745 A JP H1131745A JP 10163107 A JP10163107 A JP 10163107A JP 16310798 A JP16310798 A JP 16310798A JP H1131745 A JPH1131745 A JP H1131745A
Authority
JP
Japan
Prior art keywords
insulating layer
contact plug
forming
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10163107A
Other languages
English (en)
Inventor
Bo-Un Yoon
ユーン，ボ−ウン
In-Kwon Jeong
ジェオン，イン−クオン
Won-Seong Lee
リー，ウオン−セオン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH1131745A publication Critical patent/JPH1131745A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 配線間におけるブリッジ現象の発生を防止し
てコンタクトプラグ形成および絶縁層平坦化を可能に
し、高段差領域と低段差領域とを効果的に平坦化させる
ことを可能にする。 【解決手段】 半導体装置のコンタクトプラグ形成方法
において、複数の拡散領域を有する半導体基板上に導電
構造物を形成し、その導電構造物を含む半導体基板上
に、下部絶縁層、及びその下部絶縁層より高硬度の上部
絶縁層を形成する。拡散領域および導電構造物のうち、
少なくとも１つの上部表面が露出されるまで、絶縁層を
エッチングしてコンタクトホールを形成する。コンタク
トホールを埋めるように、上部絶縁層上に導電層を形成
する。少なくとも上部絶縁層の上部表面が露出されるよ
うに導電層をエッチングした後、上部絶縁層および下部
絶縁層を平坦化エッチングする。または、導電層，上部
絶縁層，下部絶縁層を同時に平坦化エッチングする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、配線間のブリ
ッジ（ｂｒｉｄｇｅ：ブリッジング）を防止する半導体
装置のコンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）
形成方法に関するものである。
【０００２】
【従来の技術】半導体装置における高集積化が進むと共
に、高い多層配線技術が要求されている。
【０００３】多層配線技術において、ホトリソグラフィ
（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程マージンを
確保(ホトリソグラフィ工程の高効率化)し、配線の長さ
を最小化させるために、絶縁層および導電層の平坦化が
要求される。その平坦度が維持されない場合、深刻なト
ポロジー（ｔｏｐｏｌｏｇｙ）により配線が切断された
り（ｏｐｅｎ）、短絡（ｓｈｏｒｔ）してしまう問題が
発生する。
【０００４】絶縁層および導電層の平坦化が行われる工
程の一例として、コンタクトプラグ形成工程がある。
【０００５】図１〜図４は、従来の半導体装置のコンタ
クトプラグ形成方法の工程を順次的に示す工程図であ
る。
【０００６】まず、図１に示すように、従来の半導体装
置のコンタクトプラグ形成方法において、まず素子隔離
膜２を有する半導体基板１上にはゲート電極４、例えば
半導体メモリ装置のワードラインが形成される。ゲート
電極４を含む半導体基板１全面には絶縁層６、例えば酸
化膜が蒸着される。絶縁層６の上部表面は、ゲート電極
４のトポロジー（ｔｏｐｏｌｏｇｙ）に沿って凹凸状に
形成される。また、ゲート電極４が形成された高段差領
域と、ゲート電極４が形成されていない低段差領域とが
存在するようになる。
【０００７】絶縁層６をＣＭＰ（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程でエッ
チングすると、図２に示したように、絶縁層６の上部表
面が平坦化される。
【０００８】図３において、絶縁層６をエッチングする
ことにより、拡散領域（図示省略）を露出させるための
コンタクトホール８が形成される。コンタクトホール８
が完全に満たされるように、絶縁層６上に導電層１０
(例えば、ポリシリコン膜)が蒸着される。
【０００９】そして、導電層１０において、絶縁層６の
上部表面が露出されるまでＣＭＰ工程によりエッチング
すると、図４に示したように、コンタクトプラグ１０ａ
が形成される。
【００１０】しかし、上述のような従来のコンタクトプ
ラグ形成方法は、絶縁層ＣＭＰ工程が導電層ＣＭＰ工程
より先行するため、次のような問題点が発生してしま
う。即ち、絶縁層ＣＭＰ工程時において、絶縁層上部表
面に対して研磨材によるマイクロスクラッチ（ｍｉｃｒ
ｏ ｓｃｒａｔｃｈ）およびピッチング（ｐｉｔｔｉｎ
ｇ）等の欠陥が発生するが、これは絶縁層ＣＭＰ工程後
の導電層蒸着工程時に、欠陥部位に対して導電物質がト
ラップ（ｔｒａｐ）され、配線間のブリッジ(ブリッジ
ング：橋絡)を誘発してしまう。その結果、素子の信頼
性（ｒｅｌｉａｂｉｌｉｔｙ）および歩留まり（ｙｉｅ
ｌｄ）等を低下させてしまう問題が発生する。
【００１１】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するために提案されたものであり、配線間にお
けるブリッジ現象(ブリッジング)の発生を防止し、コン
タクトプラグ形成および絶縁層平坦化が可能な半導体装
置の製造方法を提供することにある。
【００１２】また、絶縁層の上部において、比較的に高
い硬度を有する構造にすることにより、高段差領域と低
段差領域とを効果的に平坦化させることが可能な半導体
装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上述の課題を達成するた
めに、第１発明は、半導体装置のコンタクトプラグ形成
方法において、半導体基板内に複数の拡散領域を有する
半導体基板上に導電構造物を形成する段階と、導電構造
物を含む半導体基板上に絶縁層形成する段階と、拡散領
域および導電構造物のうち、一方の上部表面が露出され
るまで、絶縁層をエッチングしてコンタクトホールを形
成する段階と、コンタクトホールを満たすように、絶縁
層上に導電層を形成する段階と、少なくとも絶縁層の上
部表面が露出されるまで、導電層をエッチングして上部
表面を平坦化エッチング工程でエッチングする段階とを
含むことを特徴とする。
【００１４】前記第１発明において、導縁層形成前に、
コンタクトホールを含む絶縁層上に障壁膜を形成する段
階を設けることができる。
【００１５】第２発明は、半導体装置のコンタクトプラ
グ形成方法において、半導体基板内に複数の拡散領域を
有する半導体基板上に導電構造物を形成する段階と、導
電構造物を含む半導体基板上に、第１絶縁層、および第
１絶縁層と比較して硬度の高い第２絶縁層を順次形成す
る段階と、拡散領域および導電構造物のうち、一方の上
部表面が露出されるまで、第２絶縁層および第１絶縁層
を順次エッチングしてコンタクトホールを形成する段階
と、コンタクトホールを満たすように、第２絶縁層上に
導電層を形成する段階と、少なくとも第２絶縁層の上部
表面が露出されるまで、導電層をエッチングしてコンタ
クトプラグを形成する段階と、コンタクトプラグを含む
第２絶縁層および第１絶縁層の上部表面を平坦化エッチ
ング工程でエッチングする段階とを含み、第２絶縁層
は、平坦化エッチング工程時に、導電構造物およびコン
タクトホールが形成されない低段差部位における第２絶
縁層および第１絶縁層が相対的に遅くエッチングされる
ようにすることを特徴とする。
【００１６】第３発明は、半導体装置のコンタクトプラ
グ形成方法において、半導体基板内に複数の拡散領域を
有する半導体基板上に導電構造物を形成する段階と、導
電構造物を含む半導体基板上に、第１絶縁層、および第
１絶縁層と比較して硬度の高い第２絶縁層を順次形成す
る段階と、拡散領域および導電構造物のうち、一方の上
部表面が露出されるまで、第２絶縁層および第１絶縁層
を順次エッチングしてコンタクトホールを形成する段階
と、コンタクトホールを満たすように、第２絶縁層上に
導電層を形成する段階と、導電層，第２絶縁層，第１絶
縁を順次平坦化エッチングして、コンタクトプラグ、お
よび平坦な上部表面を有する第１絶縁層を形成する段階
とを含み、第２絶縁層は、平坦化エッチング工程時に、
導電構造物およびコンタクトホールが形成されない低段
差部位における第２絶縁層および第１絶縁層が相対的に
遅くエッチングされるようにすることを特徴とする。
【００１７】以上示したように、本発明による半導体装
置のコンタクトプラグ形成方法(詳細を後述する)では、
コンタクトホールを満たすように、導電層が絶縁層上に
形成される。少なくとも絶縁層の上部表面が露出される
まで、導電層がエッチバックまたはＣＭＰ工程でエッチ
ングされて、コンタクトプラグが形成された後、コンタ
クトプラグを含む絶縁層の上部表面が、ＣＭＰ工程で平
坦化される。または、導電層および絶縁層が同時にＣＭ
Ｐ工程で平坦化エッチングされて、コンタクトプラグ、
および平坦な上部表面を有する絶縁層が形成される。こ
のような半導体装置の製造方法により、コンタクトホー
ルを導電層で満たした後、絶縁層平坦化工程を遂行する
によって、絶縁層上部表面におけるスクラッチ発生によ
り生じる配線間のブリッジ(ブリッジング)を防止するこ
とができ、低硬度の下部絶縁層上に対して高硬度を有す
る上部絶縁層を形成することによって、高段差領域と低
段差領域とを効果的に平坦化することができ、平坦化エ
ッチングのための絶縁層の厚さを薄くすることができ
る。
【００１８】
【発明の実施の形態】以下、図５〜図１０に基づいて、
本発明の実施の第１形態を詳細に説明する。
【００１９】図５〜図９は、本発明の実施の第１形態に
おける半導体装置のコンタクトプラグ形成方法の工程を
順次的に示す工程図である。
【００２０】図５に示すように、本発明の実施の第１形
態における半導体装置のコンタクトプラグ形成方法にお
いて、まず半導体基板１００上に活性領域と非活性領域
とを定義するための素子隔離膜１０２が形成される。素
子隔離膜１０２は、例えば、ＳＴＩ（ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法により形成さ
れる。半導体基板１００上にはゲート電極１０４、例え
ば半導体メモリ装置のワードラインが形成される。ゲー
ト電極１０４の両側の非活性領域内には拡散領域（図示
省略）、例えばソース・ドレーン領域が形成される。ゲ
ート電極１０４を含む半導体基板１００全面には、配線
間を絶縁するための絶縁層１０６が形成される。
【００２１】ここで、本実施の第１形態における第１実
施例として、絶縁層１０６は、ＳｉＯ2，ＵＳＧ(ｕｎｄ
ｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ)，ＢＰＳＧ
(ｂｏｒｏｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａ
ｓｓ)，ＰＳＧ(ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ)，ＳｉＮ，ＳｉＯＮ，ＳｉＯＦ，ＳＯＧ(ｓｐｉ
ｎ ｏｎ ｇｌａｓｓ)，ＦＯＸ(ｆｌｏｗａｂｌｅ ｏ
ｘｉｄｅ)，ポリマー(ｐｏｌｙｍｅｒ)のうち、ある１
つを用いて形成される単一膜、又はその複合膜(前記の
各材料のうち、複数用いて成る複合膜)である。
【００２２】本実施の第１形態における第２実施例とし
て、絶縁層１０６は、互いに異なる硬度の下部絶縁層１
０６ａおよび上部絶縁層１０６ｂを有する多層膜から形
成される。
【００２３】本実施の第１形態における第３実施例とし
て、下部絶縁層１０６ａは、酸化膜１０６ａとして厚さ
４０００Å〜１２０００Åの範囲内で形成される。
【００２４】本実施の第１形態における第４実施例とし
て、下部絶縁層１０６ａは、ＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ），リフロー（ｒ
ｅｆｌｏｗ），蒸着・エッチング，ＨＤＰ（ｈｉｇｈｄ
ｅｎｓｉｔｙ ｐｌａｓｍａ）等の方法によりＳｉ
Ｏ2，ＵＳＧ，ＢＰＳＧ，ＰＳＧのうち、あるいはＳＯ
Ｇ又はスピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）方法によりＳｉＯＦ，ＦＯＸ，ポリマーのうち、あ
る１つを用いて形成される単一膜、又はその複合膜(前
記の各材料のうち、複数用いて成る複合膜)である。
【００２５】本実施の第１形態における第５実施例とし
て、上部絶縁層１０６ｂは、下部絶縁層１０６ａと比較
して高い硬度を有する膜質とし、厚さ１００Å〜１００
０Åの範囲内で形成される。
【００２６】本実施の第１形態における第６実施例とし
て、上部絶縁層１０６ａは、ＳｉＮ，ＳｉＯＮ，Ａｌ
Ｎ，Ａｌ2０3，ダイアモンド型カーボン（ｄｉａｍｏｎ
ｄ−ｌｉｋｅ ｃａｒｂｏｎ），ＢＮのうち、ある１つ
で形成される単一膜、又はその腹合膜(前記の各材料の
うち、複数用いて成る複合膜)である。上部絶縁層１０
６ｂは、後続の平坦化エッチング工程にて、低段差領域
における下部絶縁層１０６ａのエッチングを遅らせる効
果を有する。
【００２７】絶縁層１０６の上部表面は、ゲート電極１
０４のトポロジーに沿って凹凸状に形成され、ゲート電
極１０４が形成された領域は、ゲート電極１０４が形成
されない領域と比較して高い段差を有するようになる。
【００２８】次に、図６に示すように、拡散領域のう
ち、少なくとも１つが露出されるまで、絶縁層１０６が
エッチングされてコンタクトホール１０８が形成され
る。
【００２９】そして、図７に示すように、コンタクトホ
ール１０８が完全に満たされる充分な厚さ、例えば厚さ
３０００Å〜５０００Åの範囲内で上部絶縁層１０６ｂ
上にコンタクトプラグ形成のための導電層１１０が形成
される。導電層１１０は、ＣＶＤ，ＰＶＤ，リフロー
（ｒｅｆｌｏｗ），強制充填（ｆｏｒｃｅ ｆｉｌｌ）
方法のうち、ある１つの方法によって形成されたＷ，Ａ
ｌ，Ｃｕ，Ｔｉ，ＴｉＮ，ポリシリコン，Ｗ−Ｓｉ，Ａ
ｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉのうちの１つである。
【００３０】導電層１１０を形成する前に、コンタクト
抵抗の改善，相互反応抑制，接着（ａｄｈｅｓｉｏｎ）
特性改善のための障壁膜（ｂａｒｒｉｅｒ ｌａｙｅ
ｒ：図示省略）が形成される。障壁膜は、例えばＴｉ，
ＴｉＮ，Ｔａ，ＴａＮ，ＷＮ，ＴｉＳｉＮのうち、ある
１つを用いて形成される単一膜、又はこの複合膜(前記
の各材料のうち、複数用いて成る複合膜)である。
【００３１】次に、図８に示すように、上部絶縁層１０
６ｂの上部表面が露出されるまで、導電層１１０がエッ
チングされてコンタクトプラグ１１０ａが形成される。
【００３２】ここで、本実施の第１形態における第７実
施例として、導電層１１０エッチング工程は、ＣＭＰ工
程，湿式または乾式方法によるエッチバック工程等によ
り遂行される。
【００３３】ＣＭＰ工程により導電層１１０エッチング
工程が遂行される場合、絶縁層１０６によりエッチング
が妨げられることにより、上部絶縁層１０６ｂおよび下
部絶縁層１０６ａに対する導電層１１０の研磨速度の比
が数百：１〜１：数百の範囲内で、研磨材が使用され
る。
【００３４】本実施の第１形態における第８実施例とし
て、酸化膜１０６ａ、および窒化膜ＳｉＮまたはＳｉＯ
Ｎ１０６ｂと比較して、ポリシリコン層１１０には５倍
以上速い研磨速度で研磨材が使用される。
【００３５】図１０は、本発明の実施の第１形態におけ
るリセス(ｒｅｃｅｓｓ：凹部を形成)されたコンタクト
プラグ１１０ｂを示す断面図である。
【００３６】エッチバック工程で導電層エッチング工程
が遂行される場合、充分な過剰エッチング（ｏｖｅｒ
ｅｔｃｈ）が進行して、コンタクトホール１０８内に満
たされた導電層１１０がエッチングされると、図１０に
示すようにリセスされたコンタクトプラグ（１１０ｂ）
が形成される。リセスされたコンタクトプラグ１１０ｂ
は、後続の絶縁層平坦化エッチング工程時に、エッチン
グ防止層(レジストと同じ効果)として使用される。
【００３７】そして、コンタクトプラグ１１０ａまたは
１１０ｂ、および絶縁層１０６に対して、ＣＭＰ工程に
より平坦化エッチング工程が遂行される。その結果、図
９に示したように、上部絶縁層１０６ｂが除去され、下
部絶縁層１０６ａの上部表面が平坦化され、下部絶縁層
１０６ａの上部表面と平行な上部表面を有するコンタク
トプラグ１１０ａが形成される。この時、ＣＭＰ工程に
おいて、好ましくは導電層に対する絶縁層の研磨速度の
比が１：数百〜数百：１の範囲内で研磨材を使用して遂
行される。一方、リセスされてコンタクトプラグ１１０
ｂが形成された場合、好ましくはリセスされたコンタク
トプラグ１１０ｂをエッチング防止層として使用し、点
線(図１０中の点線)で示した部位１１１まで絶縁層１０
６がＣＭＰ工程にて平坦化エッチングされる。
【００３８】ゲート電極１０４およびコンタクトホール
１０８を有する高段差領域は、それらゲート電極１０４
およびコンタクトホール１０８が形成されていない低段
差領域と比較して、より速い研磨速度でエッチングされ
ることによって、絶縁層１０６の上部表面の平坦化が容
易に達成される。また、高硬度を有する上部絶縁層１０
６ｂは、下部絶縁層１０６ａと比較して、より遅い研磨
速度でエッチングされることによって、効果的な平坦化
が達成される。従って、実質的に配線間を絶縁するため
の絶縁層として使用される下部絶縁層１０６ａの厚さ
を、従来と比較して薄くすることができる。
【００３９】一方、導電層１１０および絶縁層１０６を
ＣＭＰ工程により同時に平坦化エッチングして、コンタ
クトプラグ１１０ａおよび上部絶縁層１０６ａを同時に
形成することができる。この場合、好ましくは、一般的
に知られている酸化膜エッチング用の研磨材、即ち選択
性のない研磨材を使用してポリシリコン層１１０，窒化
膜１０６ｂ，酸化膜１０６ａが順次エッチングされる。
【００４０】その後の工程により、コンタクトプラグ１
１０ａ，１１０ｂに対して電気的に接続される上部配線
（図示省略）が形成される。平坦化された絶縁層１０６
の上部表面に対してコンタクトプラグ形成のための導電
物質がトラップされないことによって、上部配線を形成
した場合においても、配線間のブリッジ(ブリッジング)
が発生しない。
【００４１】以下、図１１〜図１６に基づいて、本発明
の実施の第２形態における半導体装置のコンタクトプラ
グ形成方法を詳細に説明する。
【００４２】図１１〜図１５は、本発明の実施の第２形
態における半導体装置のコンタクトプラグ形成方法の工
程を順次的に示す工程図である。
【００４３】図１１において、本発明の実施の第２形態
における半導体装置のコンタクトプラグ形成方法は、ま
ず活性領域と非活性領域が定義された半導体基板２００
の活性領域上に金属配線２０２が形成される。または、
ゲート電極（図示省略）が形成された半導体基板２００
上に絶縁層（図示省略（例えば、厚さ４０００Å〜２０
０００Å)）が形成された後、この絶縁層上に金属配線
２０２が形成される。
【００４４】ここで、本実施の第２形態における第１実
施例において、金属配線２０２を含む半導体基板２００
全面には、配線間の絶縁のための絶縁層２０４が形成さ
れる。
【００４５】本実施の第２形態における第２実施例とし
て、絶縁層２０４は、ＳｉＯ2，ＵＳＧ，ＢＰＳＧ，Ｐ
ＳＧ，ＳｉＮ，ＳｉＯＮ，ＳｉＯＦ，ＳＯＧ，ＦＯＸ，
ポリマーのうち、ある１つを用いて形成された単一膜、
又はこの複合膜(前記の各材料のうち、複数用いて成る
複合膜)である。
【００４６】本実施の第２形態における第３実施例とし
て、絶縁層２０４は、互いに異なる硬度の下部絶縁層２
０４ａおよび上部絶縁層２０４ｂを有する多層膜から形
成される。
【００４７】本実施の第２形態における第４実施例とし
て、下部絶縁層２０４ａは、酸化膜２０４ａとして厚さ
１００００Å〜３００００Åの範囲内で形成される。
【００４８】上部絶縁層２０４ａは、ＣＶＤ，リフロ
ー，蒸着・エッチング，ＨＤＰ等の方法によりＳｉ
Ｏ2，ＵＳＧ，ＢＰＳＧ，ＰＳＧのうち、あるいはＳｉ
ＯＦ又はスピンコティング方法によりＳＯＧ，ＦＯＸ，
ポリマーのうち、ある１つを用いて形成される単一膜、
又はこの複合膜(前記の各材料のうち、複数用いて成る
複合膜)である。
【００４９】本実施の第２形態における第５実施例とし
て、上部絶縁層２０４ｂは、下部絶縁層２０４ａと比較
して高硬度を有し、その上部絶縁層２０４ｂは厚さ１０
０Å〜１０００Åの範囲内で形成される。
【００５０】本実施の第２形態における第６実施例とし
て、上部絶縁層２０４ａは、ＳｉＮ，ＳｉＯＮ，Ａｌ
Ｎ，Ａｌ2０3，ダイアモンド型カーボン，ＢＮのうち、
ある１つを用いて形成される単一膜、又はこの腹合膜
(前記の各材料のうち、複数用いて成る複合膜)である。
上部絶縁層２０４ｂは、後続の平坦化エッチング工程に
て低段差領域の下部絶縁層２０４ａにおけるエッチング
を遅らせる効果を有する。
【００５１】絶縁層２０４の上部表面は、金属配線２０
２のトポロジーに沿って凹凸状に形成され、金属配線２
０２が形成された領域は、金属配線２０２が形成されな
い領域と比較して、高い段差を有するようになる。
【００５２】図１２において、金属配線２０２のうち、
少なくとも１つの上部表面が露出されるまで絶縁層２０
４がエッチングされて、コンタクトホール２０６が形成
される。コンタクトホール２０６を含む上部絶縁層２０
４ｂ上に障壁膜２０７が形成される。障壁膜２０７は、
コンタクト抵抗を改善し、金属配線２０２とコンタクト
プラグ導電物質との間の相互反応を抑制し、コンタクト
プラグ導電物質の接着特性を改善するために形成され
る。障壁膜２０７は、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ
Ｎ，ＴｉＳｉＮのうち、ある１つを用いて形成される単
一膜、又はこの複合膜(前記の各材料のうち、複数用い
て成る複合膜)である。
【００５３】次に、図１３に示すように、コンタクトホ
ール２０６が完全に満たされる充分な厚さ、例えば厚さ
２０００Å〜６０００Åの範囲内で障壁膜２０７上に導
電層２０８が形成される。導電層２０８は、コンタクト
プラグ形成のためのものとして、ＣＶＤ，ＰＶＤ，リフ
ロー，強制充填（ｆｏｒｃｅ ｆｉｌｌ）方法のうちあ
る１つの方法により、Ｗ，Ａｌ，Ｃｕ，Ｔｉ，ＴｉＮ，
ポリシリコン，Ｗ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓ
ｉのうち、ある１つを用いて形成される。
【００５４】図１４において、上部絶縁層２０４ｂの上
部表面が露出されるまで、導電層２０８および障壁膜２
０７がエッチングされて、コンタクトプラグ２０８ａが
形成される。
【００５５】導電層２０８および障壁膜２０７エッチン
グ工程は、ＣＭＰ工程、あるいは湿式または乾式方法に
よるエッチバック工程等により遂行される。
【００５６】ＣＭＰ工程にて導電層エッチング工程が遂
行される場合、絶縁層２０４がエッチングを妨げること
により、上部絶縁層２０４ｂおよび下部絶縁層２０４ａ
に対する導電層２０８の研磨速度の比が数百：１、又は
１：数百の範囲内で、研磨材が使用される。好ましく
は、酸化膜２０４ａ、および窒化膜ＳｉＮまたはＳｉＯ
Ｎ２０４ａと比較して、タングステン２０８には５倍以
上速い研磨速度で研磨材が使用される。
【００５７】図１６は、本発明の実施の第２形態におけ
るリセスされたコンタクトプラグ２０８ａを示す断面図
である。
【００５８】エッチバック工程で導電層エッチング工程
が遂行される場合、図１０の実施の第２形態のように、
充分な過剰エッチングが進行すると、リセスされたコン
タクトホール２０８ｂが形成される。リセスされたコン
タクトプラグ２０８ｂは、後続の絶縁層平坦化エッチン
グ工程時、エッチング防止層として使用される。
【００５９】そして、コンタクトプラグ２０８ａ又は２
０８ｂおよび絶縁層２０４において、ＣＭＰ工程により
平坦化エッチング工程が遂行される。その結果、図１５
に示したように、上部絶縁層２０４ｂが除去され、下部
絶縁層２０４ａの上部表面が平坦化され、絶縁層２０４
ａの上部表面と平行な上部表面を有するコンタクトプラ
グ２０８ａが形成される。この時、このＣＭＰ工程は、
導電層２０８に対する絶縁層２０４の研磨速度の比が
１：数百〜数百：１の範囲内で研磨材を使用して遂行さ
れる。一方、リセスされたコンタクトプラグ２０８ｂが
形成された場合、リセスされたコンタクトプラグ２０８
ｂをエッチング防止層として使用し、点線(図１６中の
点線)で示した部位２０９まで、絶縁層２０４がＣＭＰ
工程により平坦化エッチングされる。このＣＭＰ工程で
は、導電層２０８と絶縁層２０４との研磨速度の比が
１：１０以上で研磨材を使用することが好ましい。
【００６０】金属配線２０２およびコンタクトホール２
０６を有する高段差領域は、それら金属配線２０２およ
びコンタクトホール２０６が形成されていない低段差領
域と比較して、より速い研磨速度でエッチングされるこ
とによって、絶縁層２０４の上部表面における平坦化が
容易に達成される。また、高硬度を有する上部絶縁層２
０４ｂが下部絶縁層２０４ａと比較して、より遅くエッ
チングされることによって、効果的に平坦化されるよう
になる。従って、実質的に配線間の絶縁のための絶縁層
に使用される下部絶縁層２０４ａの厚さを、従来と比較
して薄くすることができる。
【００６１】一方、導電層２０８および絶縁層２０４を
ＣＭＰ工程により同時に平坦化エッチングして、コンタ
クトプラグ２０８ａおよび上部絶縁層２０４ａを同時に
形成することができる。この場合、一般的に知られてい
る酸化膜エッチング用の研磨材、即ち選択性のない研磨
材を使用してタングステン層２０８，障壁膜２０７，窒
化膜２０４ｂ，酸化膜２０４ａが順次エッチングされ
る。
【００６２】その後の工程にて、コンタクトプラグ２０
８ａまたは２０８ｂと電気的に接続されるように、上部
配線（図示省略）が形成される。平坦化された絶縁層２
０４の上部表面にコンタクトプラグ形成のための導電物
質がトラップされないことによって、上部配線を形成し
た場合においても、配線間のブリッジ(ブリッジング)が
発生しない。
【００６３】本発明は、図面(図５〜図１６)と詳細な説
明に記述された内容とに限定するものではなく、本発明
の思想から外れない範囲内で多様な形態の変形ができる
ことは、この分野で通常の知識を有する者には明らかな
ことである。例えば、互いに異なる深さのコンタクトホ
ールを有する場合においても適用することができる。
【００６４】
【発明の効果】本発明は、従来の半導体装置のコンタク
トプラグ形成方法において、絶縁膜ＣＭＰ工程後に、コ
ンタクトプラグＣＭＰ工程を遂行することによって、絶
縁膜の上部表面におけるスクラッチ発生により配線間の
ブリッジ現象(ブリッジング)が起こる問題を解決したも
のである。
【００６５】本発明による半導体装置のコンタクトプラ
グ形成方法では、コンタクトプラグが形成された後、絶
縁層が平坦化エッチングされることによって、絶縁層上
部表面のスクラッチによる配線間におけるブリッジ(ブ
リッジング)が起こることを防止できる効果を有する。
【００６６】また、低硬度の下部絶縁層上に高硬度を有
する上部絶縁層を形成することによって、絶縁層平坦化
エッチング時に、導電構造物が形成された高段差領域と
導電構造物が形成されていない低段差領域の平坦化を改
善することができ、平坦化エッチングのための絶縁層の
厚さを薄くすることができる効果がある。
【図面の簡単な説明】
【図１】従来における半導体装置のコンタクトプラグ形
成方法の工程(図１〜図４)の一部を説明するための断面
図。
【図２】従来における半導体装置のコンタクトプラグ形
成方法の工程(図１〜図４)の一部を説明するための断面
図。
【図３】従来における半導体装置のコンタクトプラグ形
成方法の工程(図１〜図４)の一部を説明するための断面
図。
【図４】従来における半導体装置のコンタクトプラグ形
成方法の工程(図１〜図４)の一部を説明するための断面
図。
【図５】本発明の実施の第１形態における半導体装置の
コンタクトプラグ形成方法の工程の一部を説明するため
の断面図。
【図６】本発明の実施の第１形態における半導体装置の
コンタクトプラグ形成方法の工程(図６〜図９)の一部を
説明するための断面図。
【図７】本発明の実施の第１形態における半導体装置の
コンタクトプラグ形成方法の工程(図６〜図９)の一部を
説明するための断面図。
【図８】本発明の実施の第１形態における半導体装置の
コンタクトプラグ形成方法の工程(図６〜図９)の一部を
説明するための断面図。
【図９】本発明の実施の第１形態における半導体装置の
コンタクトプラグ形成方法の工程(図６〜図９)の一部を
説明するための断面図。
【図１０】本発明の実施の第１形態におけるリセスされ
たコンタクトプラグを説明するための断面図。
【図１１】本発明の実施の第２形態における半導体装置
のコンタクトプラグ形成方法の工程(図１１〜図１５)の
一部を説明するための断面図。
【図１２】本発明の実施の第２形態における半導体装置
のコンタクトプラグ形成方法の工程(図１１〜図１５)の
一部を説明するための断面図。
【図１３】本発明の実施の第２形態における半導体装置
のコンタクトプラグ形成方法の工程(図１１〜図１５)の
一部を説明するための断面図。
【図１４】本発明の実施の第２形態における半導体装置
のコンタクトプラグ形成方法の工程(図１１〜図１５)の
一部を説明するための断面図。
【図１５】本発明の実施の第２形態における半導体装置
のコンタクトプラグ形成方法の工程(図１１〜図１５)の
一部を説明するための断面図。
【図１６】本発明の実施の第２形態におけるリセスされ
たコンタクトプラグを説明するための断面図。
【符号の説明】
１，１００，２００…半導体基板 ２，１０２…素子隔離膜 ４，１０４…ゲート電極 ６，１０６，２０４…絶縁層 ８，１０８，２０６…コンタクトホール １０，１１０，２０８…導電層 １０ａ、１１０ａ、２０８ａ…コンタクトプラグ １１０ｂ、２０８ｂ…リセスされたコンタクトプラグ ２０２…金属配線 ２０７…障壁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェオン，イン−クオン 大韓民国，キュンギ−ド，スンナム−シ, バンダン−ク，ジュンジャ−ドング，ジュ ンデウン タウン，ウースン アパートメ ント 610−1201 (72)発明者 リー，ウオン−セオン 大韓民国，ソウル，ソンパ−ク，ジャムシ ル−ドング，アジア スンスチョン アパ ートメント ９−1504

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板内に複数の拡散領域を有する
    半導体基板上に対して導電構造物を形成する段階と、 前記導電構造物を含む半導体基板上に絶縁層を形成する
    段階と、 前記拡散領域および導電物のうち、少なくとも一方の上
    部表面が露出されるまで、前記絶縁層をエッチングして
    コンタクトホールを形成する段階と、 前記コンタクトホールを満たすように、前記絶縁層上に
    導電層を形成する段階と、 少なくとも前記絶縁層の上部表面が露出されるまで、前
    記導電層をエッチングしてコンタクトプラグを形成する
    段階と、 前記コンタクトプラグを含む前記絶縁層の上部表面を、
    平坦化エッチング工程でエッチングする段階とを含むこ
    とを特徴とする半導体装置のコンタクトプラグ形成方
    法。
  2. 【請求項２】 前記絶縁層は、ＳｉＯ2，ＵＳＧ，ＢＰ
    ＳＧ，ＰＳＧ，ＳｉＮ，ＳｉＯＮ，ＳｉＯＦ，ＳＯＧ，
    ＦＯＸ，ポリマー，または、その複合膜のうち、ある１
    つを用いて形成されたことを特徴とする請求項１に記載
    の半導体装置のコンタクトプラグ形成方法。
  3. 【請求項３】 前記導電層は、ＣＶＤ，ＰＶＤ，リフロ
    ー，強制充填方法のうち、ある１つの方法により形成さ
    れるＷ，Ａｌ，Ｃｕ，Ｔｉ，ＴｉＮ，ポリシリコン，Ｗ
    −Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉのうち、ある１
    つから成ることを特徴とする請求項１に記載の半導体装
    置のコンタクトプラグ形成方法。
  4. 【請求項４】 前記導電層エッチング工程は、エッチバ
    ック工程およびＣＭＰ工程のうち、一方の工程で遂行さ
    れることを特徴とする請求項１に記載の半導体装置のコ
    ンタクトプラグ形成方法。
  5. 【請求項５】 前記エッチバック工程は、湿式方法およ
    び乾式方法のうち、一方の方法により遂行されることを
    特徴とする請求項１に記載の半導体装置のコンタクトプ
    ラグ形成方法。
  6. 【請求項６】 前記ＣＭＰ工程は、前記絶縁層と導電層
    との研磨速度の比が数百：１から１：数百の範囲内で研
    磨材を使用して遂行されることを特徴とする請求項４に
    記載の半導体装置のコンタクトプラグ形成方法。
  7. 【請求項７】 前記導電層エッチング工程は、前記導電
    層が過剰エッチングされてリセスされたコンタクトプラ
    グが形成されるまで遂行され、そのリセスされたコンタ
    クトプラグは、前記平坦化エッチング時に、エッチング
    防止層として使用されることを特徴とする請求項１に記
    載の半導体装置のコンタクトプラグ形成方法。
  8. 【請求項８】 前記平坦化エッチング工程は、前記絶縁
    層と導電層との研磨速度の比が１：数百から数百：１の
    範囲内で研磨材を使用するＣＭＰ工程で遂行されること
    を特徴とする請求項１に記載の半導体装置のコンタクト
    プラグ形成方法。
  9. 【請求項９】 前記導電層形成前に、前記コンタクトホ
    ールを含む絶縁層上に、障壁膜を形成する段階を含むこ
    とを特徴とする請求項１に記載の半導体装置のコンタク
    トプラグ形成方法。
  10. 【請求項１０】 前記障壁膜は、Ｔｉ，ＴｉＮ，Ｔａ，
    ＴａＮ，ＷＮ，ＴｉＳｉＮ，または、その複合膜のう
    ち、ある１つを用いて形成されることを特徴とする請求
    項９に記載の半導体装置のコンタクトプラグ形成方法。
  11. 【請求項１１】 半導体基板内に複数の拡散領域を有す
    る半導体基板上に導電構造物を形成する段階と、 前記導電構造物を含む半導体基板上に、第１絶縁層、お
    よび第１絶縁層と比較して硬度の高い第２絶縁層を順次
    形成する段階と、 前記拡散領域および導電構造物のうち、少なくとも一方
    の上部表面が露出されるまで、前記第２絶縁層および第
    １絶縁層を順次エッチングしてコンタクトホールを形成
    する段階と、 前記コンタクトホールを満たすように、前記第２絶縁層
    上に導電層を形成する段階と、 少なくとも前記第２絶縁層の上部表面が露出されるま
    で、前記導電層をエッチングしてコンタクトプラグを形
    成する段階と、 前記コンタクトプラグを含む前記第２絶縁層および第１
    絶縁層の上部表面を、平坦化エッチング工程でエッチン
    グする段階とを含み、 前記第２絶縁層は、前記平坦化エッチング工程時に、導
    電構造物およびコンタクトホールが形成されない低段差
    部位における第２絶縁層および第１絶縁層が相対的に遅
    くエッチングされるようにすることを特徴とする半導体
    装置のコンタクトプラグ形成方法。
  12. 【請求項１２】 前記第１絶縁層は、ＳｉＯ2，ＵＳ
    Ｇ，ＢＰＳＧ，ＰＳＧ，ＳｉＯＦ，ＳＯＧ，ＦＯＸ，ポ
    リマー，または、その複合膜のうち、ある１つを用いて
    形成され、前記第２絶縁層は、ＳｉＮ，ＳｉＯＮ，Ａｌ
    Ｎ，Ａｌ2Ｏ3，ＢＮ，ダイアモンド型カーボン，また
    は、その複合膜のうち、ある１つを用いて形成されるこ
    とを特徴とする請求項１１に記載の半導体装置のコンタ
    クトプラグ形成方法。
  13. 【請求項１３】 前記導電層は、ＣＶＤ，ＰＶＤ，リフ
    ロー，強制充填方法のうち、ある１つの方法により形成
    されるＷ，Ａｌ，Ｃｕ，Ｔｉ，ＴｉＮ，ポリシリコン，
    Ｗ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉのうち、ある
    １つを用いて形成されることを特徴とする請求項１１に
    記載の半導体装置のコンタクトプラグ形成方法。
  14. 【請求項１４】 前記導電層エッチング工程は、エッチ
    バック工程およびＣＭＰ工程のうち、一方の工程で遂行
    されることを特徴とする請求項１１に記載の半導体装置
    のコンタクトプラグ形成方法。
  15. 【請求項１５】 前記エッチバック工程は、湿式方法お
    よび乾式方法のうち、一方の方法により遂行されること
    を特徴とする請求項１４に記載の半導体装置のコンタク
    トプラグ形成方法。
  16. 【請求項１６】 前記ＣＭＰ工程は、前記第１および第
    ２絶縁層と導電層との研磨速度の比が１：数百から数
    百：１の範囲内で研磨材を使用して遂行されることを特
    徴とする請求項１４に記載の半導体装置のコンタクトプ
    ラグ形成方法。
  17. 【請求項１７】 前記導電層エッチング工程は、前記導
    電層が過剰エッチングされて、前記リセスされたコンタ
    クトプラグが形成されるまで遂行され、前記リセスされ
    たコンタクトプラグは、前記平坦化エッチング工程時、
    エッチング防止層として使用されることを特徴とする請
    求項１１に記載の半導体装置のコンタクトプラグ形成方
    法。
  18. 【請求項１８】 前記平坦化エッチング工程は、前記第
    １および第２絶縁層と導電層との研磨速度の比が数百：
    １から１：数百の範囲内で研磨材を使用するＣＭＰ工程
    で遂行されることを特徴とする請求項１１に記載の半導
    体装置のコンタクトプラグ形成方法。
  19. 【請求項１９】 前記導電層形成前に、前記コンタクト
    ホールを含む第２絶縁層上に、障壁膜を形成する段階を
    含むことを特徴とする請求項１１に記載の半導体装置の
    コンタクトプラグ形成方法。
  20. 【請求項２０】 前記障壁膜は、Ｔｉ，ＴｉＮ，Ｔａ，
    ＴａＮ，ＷＮ，ＴｉＳｉＮ，または、その複合膜のう
    ち、ある１つを用いて形成されることを特徴とする請求
    項１９に記載の半導体装置のコンタクトプラグ形成方
    法。
  21. 【請求項２１】 半導体基板内に複数の拡散領域を有す
    る半導体基板上に導電構造物を形成する段階と、 前記導電構造物を含む半導体基板上に、第１絶縁層、お
    よび第１絶縁層と比較して硬度の高い第２絶縁層を順次
    形成する段階と、 前記拡散領域および導電構造物のうち、一方の上部表面
    が露出されるまで、前記第２絶縁層および第１絶縁層を
    順次エッチングしてコンタクトホールを形成する段階
    と、 前記コンタクトホールを満たすように、前記第２絶縁層
    上に導電層を形成する段階と、 前記導電層，第２絶縁層，第１絶縁層を順次平坦化エッ
    チングして、コンタクトプラグ、および平坦な上部表面
    を有する第１絶縁層を形成する段階とを含み、 前記第２絶縁層は、前記平坦化エッチング工程時に、導
    電構造物およびコンタクトホールが形成されていない低
    段差部位における第２絶縁層および第１絶縁層が相対的
    に遅くエッチングされるようにすることを特徴とする半
    導体装置のコンタクトプラグ形成方法。
  22. 【請求項２２】 前記導電層形成前に、前記コンタクト
    ホールを含む第２絶縁層上に、障壁膜を形成する段階を
    含むことを特徴とする請求項２１に記載の半導体装置の
    コンタクトプラグ形成方法。
  23. 【請求項２３】 前記障壁膜は、Ｔｉ，ＴｉＮ，Ｔａ，
    ＴａＮ，ＷＮ，ＴｉＳｉＮ，または、その複合膜のう
    ち、ある１つを用いて形成されることを特徴とする請求
    項２２に記載の半導体装置のコンタクトプラグ形成方
    法。
JP10163107A 1997-06-11 1998-06-11 半導体装置のコンタクトプラグ形成方法 Pending JPH1131745A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19970024146 1997-06-11
KR97-24146 1997-06-11
KR98-14850 1998-04-25
KR1019980014850A KR100266749B1 (ko) 1997-06-11 1998-04-25 반도체 장치의 콘택 플러그 형성 방법

Publications (1)

Publication Number Publication Date
JPH1131745A true JPH1131745A (ja) 1999-02-02

Family

ID=26632828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10163107A Pending JPH1131745A (ja) 1997-06-11 1998-06-11 半導体装置のコンタクトプラグ形成方法

Country Status (9)

Country Link
US (1) US6121146A (ja)
JP (1) JPH1131745A (ja)
KR (1) KR100266749B1 (ja)
CN (1) CN1127123C (ja)
DE (1) DE19826031C2 (ja)
FR (1) FR2764734B1 (ja)
GB (1) GB2326281B (ja)
NL (1) NL1009351C2 (ja)
TW (1) TW396576B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368959B1 (en) 1999-04-09 2002-04-09 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
KR100955838B1 (ko) 2007-12-28 2010-05-06 주식회사 동부하이텍 반도체 소자 및 그 배선 제조 방법
CN103160781A (zh) * 2011-12-16 2013-06-19 中国科学院兰州化学物理研究所 模具钢表面多层梯度纳米复合类金刚石薄膜的制备方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
JPH11233621A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6218306B1 (en) * 1998-04-22 2001-04-17 Applied Materials, Inc. Method of chemical mechanical polishing a metal layer
KR100268459B1 (ko) * 1998-05-07 2000-10-16 윤종용 반도체 장치의 콘택 플러그 형성 방법
FR2795236B1 (fr) * 1999-06-15 2002-06-28 Commissariat Energie Atomique Procede de realisation d'interconnexions notamment en cuivre pour dispositifs micro-electroniques
US6225226B1 (en) * 1999-12-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for processing and integrating copper interconnects
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor
KR100399064B1 (ko) * 2000-06-30 2003-09-26 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100373356B1 (ko) * 2000-06-30 2003-02-25 주식회사 하이닉스반도체 반도체장치 제조방법
DE10208714B4 (de) * 2002-02-28 2006-08-31 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt für eine integrierte Schaltung
JP4034115B2 (ja) * 2002-05-14 2008-01-16 富士通株式会社 半導体装置の製造方法
TW519858B (en) * 2002-05-20 2003-02-01 Via Tech Inc Printing method for manufacturing through hole and circuit of circuit board
JP3918933B2 (ja) * 2002-12-06 2007-05-23 Ｊｓｒ株式会社 化学機械研磨ストッパー、その製造方法および化学機械研磨方法
CN1315189C (zh) * 2003-05-06 2007-05-09 旺宏电子股份有限公司 字符线交接点布局结构
US6909131B2 (en) * 2003-05-30 2005-06-21 Macronix International Co., Ltd. Word line strap layout structure
DE102006030265B4 (de) * 2006-06-30 2014-01-30 Globalfoundries Inc. Verfahren zum Verbessern der Planarität einer Oberflächentopographie in einer Mikrostruktur
DE102010028460B4 (de) 2010-04-30 2014-01-23 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Herstellen eines Halbleiterbauelements mit einer reduzierten Defektrate in Kontakten, das Austauschgateelektrodenstrukturen unter Anwendung einer Zwischendeckschicht aufweist
CN104233222B (zh) * 2014-09-26 2016-06-29 厦门大学 一种直接在Si衬底上生长六方氮化硼二维薄膜的方法
KR102406583B1 (ko) * 2017-07-12 2022-06-09 삼성전자주식회사 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989000503A1 (en) * 1987-07-21 1989-01-26 Storage Technology Corporation Control of printer functions via band id
JPH0682660B2 (ja) * 1987-08-17 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 導電性スタツドを形成する方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
US5246884A (en) * 1991-10-30 1993-09-21 International Business Machines Corporation Cvd diamond or diamond-like carbon for chemical-mechanical polish etch stop
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
DE4311484A1 (de) * 1992-04-09 1993-10-14 Micron Technology Inc Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
EP0660393B1 (en) * 1993-12-23 2000-05-10 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
JPH07221292A (ja) * 1994-02-04 1995-08-18 Citizen Watch Co Ltd 半導体装置およびその製造方法
US5885899A (en) * 1995-11-14 1999-03-23 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US5915189A (en) * 1997-08-22 1999-06-22 Samsung Electronics Co., Ltd. Manufacturing method for semiconductor memory device having a storage node with surface irregularities

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368959B1 (en) 1999-04-09 2002-04-09 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
KR100955838B1 (ko) 2007-12-28 2010-05-06 주식회사 동부하이텍 반도체 소자 및 그 배선 제조 방법
CN103160781A (zh) * 2011-12-16 2013-06-19 中国科学院兰州化学物理研究所 模具钢表面多层梯度纳米复合类金刚石薄膜的制备方法
CN103160781B (zh) * 2011-12-16 2015-07-01 中国科学院兰州化学物理研究所 模具钢表面多层梯度纳米复合类金刚石薄膜的制备方法

Also Published As

Publication number Publication date
NL1009351C2 (nl) 2000-02-23
US6121146A (en) 2000-09-19
GB9812552D0 (en) 1998-08-05
CN1203444A (zh) 1998-12-30
GB2326281A (en) 1998-12-16
FR2764734A1 (fr) 1998-12-18
KR100266749B1 (ko) 2000-09-15
TW396576B (en) 2000-07-01
GB2326281B (en) 2000-07-12
DE19826031A1 (de) 1998-12-17
NL1009351A1 (nl) 1998-12-14
KR19990006403A (ko) 1999-01-25
FR2764734B1 (fr) 2002-11-08
CN1127123C (zh) 2003-11-05
DE19826031C2 (de) 2002-12-05

Similar Documents

Publication Publication Date Title
JPH1131745A (ja) 半導体装置のコンタクトプラグ形成方法
JP4903345B2 (ja) 半導体素子の金属配線層形成方法
US6639319B2 (en) Conductive structure in an integrated circuit
KR100350811B1 (ko) 반도체 장치의 금속 비아 콘택 및 그 형성방법
JP2004274053A (ja) ビアコンタクト構造体形成方法
JPH08330305A (ja) 半導体装置の絶縁膜形成方法
JP2003045969A (ja) デュアルダマシン工程を利用した配線形成方法
US20030054629A1 (en) Semiconductor device and manufacturing method thereof
JPH11204645A (ja) 半導体素子の層間絶縁膜及びその製造方法
US6440838B1 (en) Dual damascene structure employing laminated intermediate etch stop layer
JP3525788B2 (ja) 半導体装置の製造方法
KR100268459B1 (ko) 반도체 장치의 콘택 플러그 형성 방법
JP2004014828A (ja) 半導体装置の製造方法
US6319844B1 (en) Method of manufacturing semiconductor device with via holes reaching interconnect layers having different top-surface widths
JPH10116904A (ja) 半導体装置の製造方法
JP2948588B1 (ja) 多層配線を有する半導体装置の製造方法
JP2003338539A (ja) 半導体素子の金属配線形成方法
US20030003712A1 (en) Methods for fabricating a semiconductor device
JP4472286B2 (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
JP3099813B2 (ja) 半導体装置の製造方法
JPH08139190A (ja) 半導体装置の製造方法
JP2000306999A (ja) 半導体装置およびその製造方法
KR100574645B1 (ko) 텅스텐 플러그 형성 방법
US20060292843A1 (en) Method for fabricating semiconductor device
JP2001284353A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040317

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20040317

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20040408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040713

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040824