JP2023036399A - 半導体装置及び半導体記憶装置と半導体装置の製造方法 - Google Patents

半導体装置及び半導体記憶装置と半導体装置の製造方法 Download PDF

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彩香 酒井
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Abstract

【課題】不純物元素の拡散を抑制して特性の向上を図ることができる、半導体装置及び半導体記憶装置と半導体装置の製造方法を提供することを課題とする。【解決手段】実施形態の半導体装置は、基板と、前記基板上に形成された絶縁膜と該絶縁膜に接して形成されたモリブデンを含む電極層を備える。前記電極層に、前記絶縁膜に近い部分に塩素濃度が高く、前記絶縁膜から離れるにつれて塩素濃度が低くなる塩素の濃度勾配を備える。【選択図】図５

Description

実施形態は、半導体装置及び半導体記憶装置と半導体装置の製造方法に関する。
複数の導電層と複数の絶縁層を積層した積層体と、この積層体を厚さ方向に貫通した複数の柱状部とを有した３次元構造の半導体装置が知られている。
また、この種の半導体装置においてモリブデンを含む電極層を備えた構造が知られている。しかし、モリブデンを含む電極層は結晶粒が小さく、結晶粒界が多いため、半導体装置の製造段階で結晶粒界を介し不純物元素の拡散がなされるおそれがある。
特表２０１９－５２７３０２号公報 特開２０２０－２９６１７号公報 特開２０２１－３４５９１号公報
実施形態が解決しようとする課題は、不純物元素の拡散を抑制して特性の向上を図ることができる、半導体装置及び半導体記憶装置と半導体装置の製造方法を提供することである。
実施形態の半導体装置は、基板と、前記基板上に形成された絶縁膜と該絶縁膜に接して形成されたモリブデンを含む電極層を備える。前記電極層に、前記絶縁膜に近い部分に塩素濃度が高く、前記絶縁膜から離れるにつれて塩素濃度が低くなる塩素の濃度勾配を備える。
第１実施形態に係る半導体記憶装置を示す模式平面図。 第１実施形態に係る半導体記憶装置のセルアレイ領域を示す模式平面図。 第１実施形態に係る半導体記憶装置のセルアレイ領域を示す模式斜視図。 図２に示すセルアレイ領域に設けられている積層体と柱状部を含むＡ－Ａ’断面図。 図４における柱状部の部分拡大断面図。 図５に示す柱状部と電極層を示すＤ－Ｄ’断面図。 複数の柱状部とそれらの周囲に形成されている粒径の大きな結晶粒からなる電極層を示す部分拡大模式図。 複数の柱状部とそれらの周囲に形成されている粒径の小さな結晶粒からなる電極層を示す部分拡大模式図。 電極層を構成する結晶粒の粒径評価結果を示すグラフ。 絶縁膜と電極層における塩素濃度分布と、絶縁膜と電極層におけるＡｌ、Ｓｉ、Ｍｏの二次イオン強度分布を示すグラフ。 結晶粒サイズとしきい値電圧の関連性を示すグラフ。 従来構造のモリブデン電極層における、しきい値電圧のシフト量を示すグラフ。
「第１実施形態」
以下、第１実施形態の半導体記憶装置について、図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本出願で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願で「ｘｘがｙｙに面する」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本出願で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。また、本出願で「ｘｘがｙｙ上に設けられる」とは、便宜上の表現であり、重力方向を規定するものではない。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する半導体基板１０（図３参照）の表面に沿う方向である。Ｘ方向とＹ方向は互いに交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬ（図３参照）が延びた方向である。Ｚ方向（第１方向）は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、半導体基板１０の厚さ方向である。本明細書では、図３に示すように「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。
＜半導体記憶装置の全体構成＞
図１は、第１実施形態に係る半導体記憶装置（半導体装置）ＭＲを示す模式平面図である。
第１実施形態の半導体記憶装置ＭＲは、メモリセルアレイ１と、メモリセルアレイ１の外側に位置する周辺領域に設けられた複数の階段部２を有する。メモリセルアレイ１および複数の階段部２は、同じ半導体基板上に設けられている。
図２は、第１実施形態に係る半導体記憶装置ＭＲのメモリセルアレイ１と階段部２を示す拡大模式平面図である。図３は、メモリセルアレイ１を示す模式斜視図である。図４は、図２における積層体１００と柱状部ＣＬ１を含むＡ－Ａ’断面図である。
図２から図４に示すように、メモリセルアレイ１は、半導体基板１０の一部と、半導体基板１０上に設けられた積層体１００の一部と、複数の柱状部ＣＬ１と、複数の絶縁部６０と、積層体１００の上方に設けられた上層配線とを有する。図３には、上層配線として、例えばビット線ＢＬを示す。
半導体基板１０および積層体１００は、メモリセルアレイ１が設けられたセルアレイ領域と、階段部２が設けられた階段領域に亘って設けられている。積層体１００のうち、セルアレイ領域に設けられた部分を第１積層部１００ａ（図３、図４参照）と称する。セルアレイ領域には、複数の柱状部ＣＬ１が配置されている。柱状部ＣＬ１は、第１積層部１００ａ内をその積層方向（Ｚ方向）に延びる円柱状である。
図２に示すように複数の柱状部ＣＬ１は、例えば千鳥配列されている。また、複数の柱状部ＣＬ１は、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。絶縁部６０は、セルアレイ領域および階段領域をＸ方向に延び、積層体１００をＹ方向に複数のストリングユニット２００に分断している。各ストリングユニット２００は、セルアレイ領域と階段領域を有している。
図３に示すように、第１積層部１００ａの上方に、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬ１の後述する半導体ボディ２０の上端は、コンタクトＣｂおよびコンタクトＶ１を介しビット線ＢＬに接続されている。複数の柱状部ＣＬ１が、共通の１本のビット線ＢＬに接続されている。それら共通のビット線ＢＬに接続された複数の柱状部ＣＬ１は、絶縁部６０によってＹ方向に分離されたそれぞれのストリングユニット２００から１つずつ選択された柱状部ＣＬ１を含む。
図４に示すように、第１積層部１００ａは、半導体基板１０上に積層された複数の電極層７０を有する。複数の電極層７０が、個々に絶縁層７２を介し、半導体基板１０の上面に対して垂直な方向（Ｚ方向）に積層されている。
電極層７０は、例えば、モリブデン層を含む。
絶縁層７２は、例えば、シリコン酸化層を含む。
図３では第１積層部１００ａを電極層７０と絶縁層７２の単純な積層構造として描いているが、半導体記憶装置の高積層化のため、第１積層部１００ａは厳密には図４に示すように複数の階層をＺ方向に縦積みした構造が採用されている。
図４に示す例において、第１積層部１００ａは、下層部１００ａＬと上層部１００ａＵの２つの階層を有する階層構造を有する。
下層部１００ａＬは、電極層７０と絶縁層７２の積層構造による下部積層体１００ｃを有する。下部積層体１００ｃには、下部積層体１００ｃをＺ方向に貫通する複数の下層柱状部ＬＣＬ１が設けられている。
上層部１００ａＵは、電極層７０と絶縁層７２の積層構造による上部積層体１００ｄを有する。上部積層体１００ｄには、上部積層体１００ｄをＺ方向に貫通する複数の上層柱状部ＵＣＬ１が設けられている。
以上のように、柱状部ＣＬ１は、厳密には下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１との積み上げ構造である。下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１の境界部には接合部ＣＬＪが形成されている。
図４に示すように下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１は、いずれも半導体基板１０に近い側の径が小さく、半導体基板１０から離れる方向（Ｚ方向）に径が徐々に大きくなる柱状である。下層柱状部ＬＣＬ１および上層柱状部ＵＣＬ１の各々は、いずれも各々の最上部よりも若干下側（半導体基板１０に近い側）に直径が最大となる大径部ＣＬＭを有する。下層柱状部ＬＣＬ１および上層柱状部ＵＣＬ１の各々は、これら大径部ＣＬＭよりも上部側の径が徐々に小さくなる柱状である。
図４に示す下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１の形状は１つの例であって、図に示す形状に限らない。下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１は、上部と下部の径を同一とした柱状であっても良いし、上部側から下部側にかけて徐々に径を小さくする柱状など、いずれの形状であっても良い。
以下の説明において、下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１の積み上げ構造とした柱状部ＣＬ１に関し、１つの柱状部ＣＬ１として機能や構造を説明可能な場合は、単に柱状部ＣＬ１と表記し、説明に使用する。
なお、図４の例では、柱状部ＣＬ１が下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１の積み上げ構造となっているが、柱状部ＣＬ１は１本の柱状部から構成されていても良い。また、柱状部ＣＬ１は、更に階層数の多い３本以上の柱状部から構成されていても良い。更に、柱状部ＣＬ１の形状も下窄まり状の円柱形状に限らず、外径の均一な円柱状などいずれの形状であっても特に制限はない。
半導体基板１０は、例えば、シリコン基板などの半導体基板である。半導体基板１０上には、配線層領域１０Ａが設けられている。配線層領域１０Ａは、例えば、半導体基板１０上に積層された半導体層１０ａとソース線１０ｂと半導体層１０ｃとを有する。半導体層１０ａとソース線１０ｂと半導体層１０ｃには、下層柱状部ＬＣＬ１の下端部ＣＬＥが埋め込まれている。即ち、下層柱状部ＬＣＬ１の下端部ＣＬＥは、配線層領域１０Ａに埋め込まれている。下層柱状部ＬＣＬ１の下端部ＣＬＥの詳細構造は後に説明する。
半導体層１０ａ、１０ｃは、導電材料としてシリコン等の半導体に不純物を添加したｎ型シリコンなどからなる。半導体層１０ａ、１０ｃは、一例として、リンドープドポリシリコンからなる。下層柱状部ＬＣＬ１の下端部は、後述するように一部の膜が除去され、ソース線１０ｂに接続されている。ソース線１０ｂは、半導体層あるいはタングステン、タングステンシリサイドなどの導電層からなる。
半導体層１０ｃの上面に絶縁層７２が設けられている。絶縁層７２上に最下層の電極層７０が設けられ、絶縁層７２と電極層７０が交互に積層されている。最上層の電極層７０上に絶縁層４２が設けられ、その絶縁層４２上に絶縁層４３が設けられている。絶縁層４３は柱状部ＣＬ１の上端を覆っている。
図５は、図４における柱状部ＣＬ１とその周囲部分の拡大断面図である。
図６は、図５ＡにおけるＤ－Ｄ’断面図である。
柱状部ＣＬ１は、積層膜（メモリ膜）３０と、半導体ボディ２０と、絶縁性のコア部５０とを有する。
半導体ボディ２０は、第１積層部１００ａ内を積層方向（Ｚ方向）に連続し環状に延びている。積層膜３０は、電極層７０及び絶縁層７２と、半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア部５０は、環状の半導体ボディ２０の内側に設けられている。コア部５０には図示略の空洞部を含んでいても良い。半導体ボディ２０の上端側は、図３に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
積層膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（メモリ部）３２と、ブロック絶縁膜３３とを有する。半導体ボディ２０と電極層７０との間に、半導体ボディ２０側から順に、トンネル絶縁膜３１、電荷蓄積膜３２、およびブロック絶縁膜３３が設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。
図４に示すように、下層柱状部ＬＣＬ１の下端部ＣＬＥは、ソース線１０ｂに接する領域において部分的にトンネル絶縁膜３１、電荷蓄積膜３２、ブロック絶縁膜３３の一部が除去されている。これにより、半導体ボディ２０の側面の一部に接続部２４が形成されている。半導体ボディ２０はソース線１０ｂに面する接続部２４においてソース線１０ｂに直接接触されている。
半導体ボディ２０、積層膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、積層膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
本実施形態の半導体記憶装置ＭＲは、不揮発性半導体記憶装置である。
メモリセルＭＣは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを抑制する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬ１への電荷のバックトンネリングを抑制する。
ブロック絶縁膜３３は、例えば、第１ブロック膜３４と第２ブロック膜（絶縁膜）３５とを有する。第１ブロック膜３４は、例えばシリコン酸化膜である。第２ブロック膜３５は、例えばシリコン酸化膜よりも誘電率の高い金属酸化膜である。この金属酸化膜として、例えば、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜を挙げることができる。
第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられている。第２ブロック膜３５は、第１ブロック膜３４と電極層７０との間に設けられている。
第２ブロック膜３５は、電極層７０と絶縁層７２との間にも設けられている。第２ブロック膜３５は、電極層７０の上面、下面、および積層膜３０側の側面に沿って連続して形成されている。第２ブロック膜３５は、第１積層部１００ａの積層方向に連続せず、分離している。
また、電極層７０と絶縁層７２との間に第２ブロック膜３５を形成せずに、第２ブロック膜３５を第１積層部１００ａの積層方向に沿って連続して形成してもよい。あるいは、ブロック絶縁膜３３は、第１積層部１００ａの積層方向に沿って連続する単層膜であってもよい。
また、第２ブロック膜３５と電極層７０との間、または絶縁層７２と電極層７０との間に、金属窒化膜を形成してもよい。この金属窒化膜は、例えば窒化チタン膜であり、バリアメタル、密着層、電極層７０のシードメタルとして機能することができる。
図３に示すように、第１積層部１００ａの上層部（柱状部ＣＬ１の上端部）にはドレイン側選択トランジスタＳＴＤが設けられている。第１積層部１００ａの下層部１００ａＬにはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の電極層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の電極層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬ１の半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置されている。複数のメモリセルＭＣは、Ｘ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
次に、絶縁部（分離部）６０の構成について説明する。
図２および図４に示すように、絶縁部６０は、絶縁膜６３を有する。なお、図３では絶縁膜６３の図示を省略している。
絶縁膜６３は、Ｘ方向およびＺ方向に広がる。例えば、図４に示すように、絶縁膜６３は、第１積層部１００ａに隣接してＺ方向に延在し、半導体層１０ａの上部側に達するように設けられている。
先に説明したように、図４に示す柱状部ＣＬ１における半導体ボディ２０の下端部は、ソース線１０ｂに接している。
次に、階段部２について概要を説明する。
階段部２も絶縁部６０によりストリングユニット２００の一部に分離されている。階段部２には、柱状体ＣＬ３とコンタクト部ＣＴが設けられ、テラス部７０ａが設けられている。
＜電極層の詳細構造＞
電極層７０は、モリブデンからなる金属層であるが、詳細には図５に示すように、第２ブロック膜３５の内側の初期層７０Ａと、その内側の第１バルク層７０Ｂと、その内側の第２バルク層７０Ｃを備える。換言すると、電極層７０は、内部側に位置するコア層と言及できる第２バルク層７０Ｃと、その外側を覆うように形成された第１バルク層７０Ｂと、その外側を覆うように形成された初期層７０Ａを備える。初期層７０Ａは、第２ブロック膜３５の内側に形成され、第２ブロック膜３５に接している。
初期層７０Ａと第１バルク層７０Ｂと第２バルク層７０Ｃからなる電極層７０には、塩素が含まれている。電極層７０において、第２ブロック膜３５に近い側では塩素濃度が高く、第２ブロック膜３５から離れた側では塩素濃度の低い、塩素濃度勾配が付与されている。
より詳細には、初期層７０Ａにおいて、第２ブロック膜３５に近い側では塩素原子濃度（塩素濃度）が高く、第２ブロック膜３５から離れるにつれて、第１バルク層７０Ｂ側にかけて、あるいは、第２バルク層７０Ｃ側にかけて、塩素濃度が徐々に低くなる塩素の濃度勾配が生成されている。
一例として、図５に示す断面において、初期層７０Ａの任意の位置Ｅにおける塩素濃度より、第２バルク層７０Ｃの厚さ方向中央部よりの位置Ｆにおける塩素濃度が低くされ、位置Ｅから位置Ｆに向かって徐々に塩素の濃度が低くなる濃度勾配が付与されている。また、図５の位置Ｆに対しＺ方向に位置する初期層７０Ａの任意の位置Ｇを想定した場合、位置Ｇにおける塩素濃度より、位置Ｆにおける塩素濃度が低くされ、位置Ｇから位置Ｆに向かって徐々に塩素の濃度が低くなる濃度勾配が付与されている。
電極層７０は、以下に説明するリプレース工程の際に形成される。
リプレース工程とは、積層体１００を形成する場合、予め、図示略の犠牲層と絶縁層７２の積層体を構成し、積層体に柱状部ＣＬ１を形成後、絶縁膜６３を形成するためのスリット用ホールを形成し、その後、スリット用ホールを介しエッチングにより複数の犠牲層を除去し、複数の犠牲層を除去した空洞部分に電極材料を埋め直して電極層７０を形成する工程を意味する。なお、犠牲層を除去した空洞部分には、電極層７０の形成以前に第２ブロック膜３５を形成する。第２ブロック膜３５の膜厚は、例えば約２ｎｍ～３ｎｍ程度に形成できる。
また、電極層７０を形成する工程に先立ち、ソース線１０ｂを形成する工程を実施する。この工程では、ソース線１０ｂの形成領域にソース線１０ｂの形成以前に、ソース線用の犠牲膜を形成しておき、前述のスリット用ホールをソース線用の犠牲膜に到達するように形成する。この後、スリット用ホールを介しソース線用の犠牲膜を除去し、犠牲膜を除去した部分に生成した空洞に対し、ソース線１０ｂの材料を埋め直す工程を実施することでソース線１０ｂを形成できる。
＜電極層の製造方法＞
前述のリプレース工程において、電極層７０を生成するには、相対的にＺ方向に極めて薄く、相対的にＸＹ方向に広く拡がる空洞に対し電極材料を成膜し、電極層７０を形成する必要がある。
本実施形態では、電極層７０の成膜にＡＬＤ（原子層堆積法）などの成膜法を用いる。電極層７０は、上述した如くモリブデンから形成するので、ＡＬＤによりモリブデン膜を成膜する。ＡＬＤによりモリブデン膜を成膜する場合、成膜初期段階において、初期層７０Ａを生成し、次いで初期層７０Ａを基に第１バルク層７０Ｂを生成し、次いで第２バルク層７０Ｃを生成する。
前述のリプレース工程において、犠牲層を除去し、第２ブロック膜３５を形成した後の空洞に対し成膜することにより、初期層７０Ａと第１バルク層７０Ｂと第２バルク層７０Ｃを順次生成できる。このため、図５に詳細に示すように、空洞内を第２ブロック膜３５と初期層７０Ａと第１バルク層７０Ｂと第２バルク層７０Ｃで埋めた構造を得ることができる。
ＡＬＤ法によりモリブデン膜を成膜する場合、フッ素フリー材料とした原料から発生させるモリブデンを含む原料ガスに、水素またはアンモニア等の還元ガスを用いて５００℃～６５０℃の雰囲気にて成膜する。原料ガスとして、例えば、五塩化酸化モリブデンあるいは二酸化二塩化モリブデンの蒸気を用い、堆積法により成膜することができる。
初期層７０Ａとは、モリブデン膜の成膜初期段階において、モリブデンのナイトライドを核成長用としてアンモニアガスの還元雰囲気で堆積させた層である。このモリブデンのナイトライド膜を核として第１バルク層７０Ｂを生成する。初期層７０Ａは、第１バルク層７０Ｂの安定成長を促進するための膜であるため、必須ではないが、形成することが好ましい。初期層７０Ａを略し、第１バルク層７０Ｂを第２ブロック膜（絶縁膜）３５に直接接するように最初から形成しても良い。初期層７０Ａを設けた方が、第１バルク層７０Ｂを直接形成するよりも膜としての良好な密着性を得ることができる。
第１バルク層７０Ｂの成膜を行う場合、後述する第２バルク層７０Ｃの成膜温度よりも１００℃～１８０℃程度以上低い温度を採用し、成膜することができる。
第１バルク層７０Ｂの成膜は、上述の原料ガスを用い、還元性ガスに水素を用いて以下の温度範囲で堆積させることができる。
例えば、第１バルク層７０Ｂの成膜を３５０～５５０℃の範囲、例えば、４５０℃とすることができる。
次に、第２バルク層７０Ｃの成膜温度を４５０～７００℃の範囲、例えば、６１４℃とすることができる。
第２バルク層７０Ｃの成膜は、第１バルク層７０Ｂの成膜と温度条件のみ変更し、用いる原料ガスと還元ガスは上述のガスを用いることができる。
上述の成膜を実施する場合、第１バルク層７０Ｂは不純物の多い、アモルファスに近い膜質の層となる。第１バルク層７０Ｂを低温で形成することにより、下地層としてのＡｌ２Ｏ３などからなる第２ブロック膜３５や初期層７０Ａの結晶性やラフネスをキャンセルする効果がある。また、第１バルク層７０Ｂより第２バルク層７０Ｃを１００℃以上高い温度で成長させることで、アニール効果も加わり、結晶粒の粒径を大きくすることができる。なお、第１バルク層７０Ｂは成膜ままの状態ではアモルファスに近い膜質であるものの、成膜後に第２バルク層形成などの熱履歴を受けると結晶質になる。
第１バルク層７０Ｂを生成させる際の成膜温度は第２バルク層７０Ｃを生成させる際の成膜温度より低く、不純物混入等の問題もあるため、第１バルク層７０Ｂの膜厚はできるだけ小さくすることが好ましい。例えば、第１バルク層７０Ｂの膜厚は５ｎｍ以下、例えば、膜厚２～５ｎｍ程度に形成できる。
第２バルク層７０Ｃは、上述の成膜条件により、粒径１４．５ｎｍ以上（粒径１４５Å以上）とすることができる。例えば、後述する試験結果に示すように、平均結晶粒径１４.５～１６.５ｎｍ（１４５～１６５Å）程度の第２バルク層７０Ｃを得ることができる。図７は、図６に示す断面と同等の断面をとった図であり、図７は、５つの柱状部ＣＬ１とその周囲領域にかけて第２バルク層７０Ｃの結晶粒を描いた断面図である。
第２バルク層７０Ｃの平均結晶粒径を測定するには、例えば、図７に示す断面における第２バルク層７０Ｃの面積１００ｎｍ２に含まれる結晶粒を２０箇所以上観測し、これらの面積あたりに存在する数の結晶粒に対し、平均結晶粒径を求める方法を採用できる。
これに対し、上述のように２段階（４５０℃と６１４℃）の温度制御を行わず、最初から最後まで６１４℃で成膜した場合に得られる電極層７００の結晶粒を図８に示す。
６１４℃で成膜する場合、初期層とバルク層を生成するが、ここで生成されるバルク層７００Ｂの平均結晶粒径は、図８に示すように、図７に示す第２バルク層７０Ｃの平均結晶粒径より小さくなる。
図８に示すように小さな平均結晶粒径を有するバルク層７００Ｂであると、同じ面積比で図７に示す第２バルク層７０Ｃよりも結晶粒界が多くなる。結晶粒界が多いバルク層７００Ｂであると、バルク層７００Ｂを形成後に他の膜を形成し、熱処理などを施した場合、結晶粒界を介し、その周辺に存在する不純物が積極的に周囲に拡散される。この結果、不純物の拡散増加により半導体記憶装置に必要な特性が劣化するおそれがある。
例えば、図１～図７に示す３次元構造の半導体記憶装置ＭＲの場合、電極層７０はコントロールゲートとして機能し、電荷蓄積膜３２に蓄積される電荷を制御する機能を奏する。図7に示す第２バルク層７０Ｃを有する構造であれば、図８に示すバルク層７００Ｂを有する構造よりも、しきい値電圧を安定化できる。
これに対し、図８に示す平均結晶粒径の小さなバルク層７００Ｂを有する半導体記憶装置では、バルク層７００Ｂ中の不純物元素の周囲への拡散が進行し、隣接する第２ブロック膜３５に欠陥を形成することがある。第２ブロック膜３５に欠陥が多い場合、しきい値電圧が乱れ、半導体記憶装置として、高温でのデータ保持特性が劣化するおそれがある。
図９は、Ａｌ２Ｏ３からなる第２ブロック膜（絶縁膜）に対し、ＡＬＤを用いてモリブデンからなる電極層を形成した場合、電極層の平均結晶粒径（ｎｍ）の測定結果を示す。
ＡＬＤにより成膜するモリブデンの電極層は、上述の２段階温度制御の場合、いずれも、初期層に加え、第１バルク層と第２バルク層を有する３層構造となる。
この例では、約５ｎｍの厚さの初期層に続けて第１バルク層を約５ｎｍ厚に形成し、第２バルク層を１５ｎｍ厚に形成した。
成膜温度を６１４℃に固定した場合、初期層とバルク層の２層構造となるが、成膜ままの条件において得られたバルク層の平均結晶粒径は１４．０ｎｍであった。
この電極層に対し、７５０℃でアニールした後の平均結晶粒径は１３．６ｎｍとなり、平均結晶粒径は小さくなった。
成膜温度を４５０℃と６１４℃の２段階に調節し、厚さ５ｎｍの初期層上に厚さ５ｎｍの第１バルク層を４５０℃で成膜し、続いて厚さ１５ｎｍの第２バルク層を６１４℃で成膜して電極層を形成した。
この場合、成膜ままの条件において得られた第２バルク層の平均結晶粒径は１５．５ｎｍであった。この電極層に対し、７５０℃でアニール処理した後の平均結晶粒径は１６．３ｎｍとなり、平均結晶粒径は増大した。
成膜温度を５５０℃に固定し、初期層とバルク層からなる電極層を形成した。この電極層においてバルク層の平均結晶粒径は１３．１ｎｍであった。
成膜温度を４５０℃と５５０℃の２段階に調節し、約５ｎｍの厚さの初期層上に厚さ約５ｎｍの第１バルク層を４５０℃で成膜し、続いて厚さ１５ｎｍの第２バルク層を５５０℃で成膜して電極層を形成した。
この場合、成膜ままの条件において得られた第２バルク層の平均結晶粒径は１３．８ｎｍであった。この電極層に対し、７５０℃でアニール処理した後の平均結晶粒径は１４．８ｎｍとなり、平均結晶粒径は増大した。
図９に示す結果から、モリブデンからなる電極層をＡＬＤにより成膜する場合、第１バルク層を低温で成膜し、第２バルク層を高温で成膜することにより、平均結晶粒径の大きな第２バルク層を備えた電極層を生成できることが分かった。
また、４５０℃及び６１４℃の結果の対比と、４５０℃及び５５０℃の結果の対比から、第１バルク層と第２バルク層を成膜する場合、第１バルク層の成膜温度を第２バルク層の成膜温度よりも１００℃以上低い温度とすることが好ましいと考えられる。
上述のように２段階の温度制御により成膜することで、第２バルク層の高温成膜中に第１バルク層へのアニール効果を発揮できる結果、平均結晶粒径の拡大に寄与すると考えられる。ただし、第１バルク層は不純物が比較的多い膜となりやすいので、第１バルク層の膜厚はできるだけ薄くすることが望ましく、例えば５ｎｍ以下とすることが好ましい。
図１０は、Ａｌ２Ｏ３からなる第２ブロック膜上に、モリブデンからなる電極層をＡＬＤで成膜した場合、第２ブロック膜から初期層を経て第１バルク層に至る領域について、元素分析を行った結果を示す。
図１０の左側の縦軸は、塩素原子の濃度（atoms/cm3）を示し、図１０の右側の縦軸は、ＡｌとＳｉとＭｏの二次イオン強度（count/sec）を示す。図１０の横軸は深さ（単位：ｎｍ）を示す。塩素原子の濃度と二次イオン強度は、ＳＩＭＳ（二次イオン質量）分析により測定した。
図１０においてＡｌの二次イオン強度が高い領域は第２ブロック膜（Ａｌ２Ｏ３）であり、Ａｌの二次イオン強度が低くなり、Ｍｏの二次イオン強度が安定する領域が初期層と第１バルク層であると分かる。
図１０において、ＡｌとＳｉの２次イオン強度が低くなり始め、Ｍｏの二次イオン強度が安定化する直前の領域がモリブデンの初期層であると推定できる。
図１０では、表示の明確化のため、モリブデンの初期層と思われる位置から第１バルク層と第２バルク層にかけて、約１２ｎｍの領域を矩形状の鎖線で囲み、強調表示した。矩形状の鎖線で囲む領域のうち、右端を示す鎖線位置が、第２ブロック膜と初期層の界面であると言及できる。
図１０に、上述した４５０℃と６１４℃の２段階の温度制御条件で成膜した電極層の塩素原子の濃度測定結果を示す。また、上述した６１４℃の１段階の温度制御条件で成膜した電極層の塩素原子の濃度測定結果を図１０に示す。
図１０に示す矩形状の鎖線で囲む領域において、２段階の温度制御よる成膜の初期層と第１バルク層では、平均塩素濃度が１×１０＋１８（atoms/cm3）程度である。１段階の温度制御による成膜の初期層とバルク層では、平均塩素濃度が１×１０＋１７（atoms/cm3）より若干低いレベルである。
２段階の温度制御よる成膜の初期層と第１バルク層と第２バルク層では、第２ブロック膜に近い側では塩素原子濃度（塩素濃度）が高く、第２ブロック膜から離れるにつれて、塩素濃度が徐々に低くなる塩素の濃度勾配が生成されていることが分かる。
図１０から、２段階の温度制御による成膜の第１バルク層と第２バルク層では、１段階の温度制御による成膜のバルク層よりも塩素濃度が高いことが分かる。これらの塩素は、モリブデンを成膜するために用いる原料ガスに塩素が含まれているため、原料ガス由来の塩素であると考えられる。
また、上述した４５０℃と６１４℃の２段階の温度制御条件で成膜した場合、温度により膜の成長状態が変わるので、膜中に取り込まれている塩素量が異なる結果、塩素の濃度勾配を生成したと考えられる。例えば、成膜温度が低いと還元ガスの還元力が弱いので膜中に塩素が残り易く、成膜温度が高いと還元ガスの還元力が強いので膜中に塩素が残り難くなる。このため、高温成膜した膜では塩素が低い状態となりやすい。更に、成膜した状態から、熱処理などの熱履歴が加わると、膜中を塩素が多少拡散するので、図１０に示す濃度勾配を有する塩素濃度分布になると考えられる。
従って、図１０に示す塩素の濃度勾配を有すると、低温と高温の２段階の温度制御により成膜したことが想定できる。換言すると、図１０に示すように、絶縁膜と初期層との界面（絶縁膜と電極層との界面）から、初期層と第１バルク層側または第２バルク層側にかけて塩素の濃度勾配を有し、膜厚１０ｎｍの領域の塩素の平均濃度が１×１０－１８（atoms/cm3）以上となっている。
なお、初期層を省略し、第２ブロック膜に対し第１バルク層と第２バルク層を積層する場合は、第２ブロック膜と第１バルク層の界面から、第１バルク層側にかけて、あるいは、前記界面から第２バルク層にかけて、膜厚１０ｎｍの領域に塩素の濃度勾配が生成する。
図１１は、図１～図７に示す構成の半導体記憶装置にモリブデン電極層を適用した場合、書き込み電流のしきい値を求めた結果を示す。図１１は、平均結晶粒径の異なる４種類（平均結晶粒径：１３．４ｎｍ、１４．３ｎｍ、１４．５ｎｍ、１５２ｎｍ）の第２バルク層を上述の各半導体記憶装置に適用した場合のそれぞれの結果を示す。
図１１に示すように、第２バルク層の平均結晶粒径が大きくなるにつれて、しきい値電圧を下げることができる。このため、モリブデン電極層を適用した場合、平均結晶粒径を大きくした方が、半導体記憶装置として有利であることが分かる。
しきい値電圧低減の効果を勘案すると、図１１に示す矩形状の鎖線で囲む領域までしきい値電圧を低減するためには、平均結晶粒径を１４．５ｎｍ以上にすると効果が大きいと判断できる。
図１２は、６１４℃の１段階温度制御により形成したモリブデン電極層を用いた半導体記憶装置において、８Ｖで情報書き込みした場合において、１２５℃の高温に１５時間保持後のしきい値電圧のシフトについて測定した結果を示す。
図１２の縦軸はシフト量、横軸は平均結晶粒径（ｎｍ）を示す。
図１２から、モリブデン電極層では、成膜後熱処理を施さない場合に、しきい値電圧のシフトは発生しないことがわかる。しかし、モリブデン電極層を成膜後、Ｍｏ成膜温度以上で加熱する熱履歴が作用すると、しきい値電圧に大きなシフトが発生している。
図１２に示す結果は、モリブデン電極層を用いた場合、平均結晶粒が小さいと、不純物の拡散が多くなり、隣接する第２ブロック膜に欠陥が生じることを示唆する。そのため、モリブデン電極層の形成後に熱履歴を与えると、高温におけるデータ保持特性が劣化することを示している。
なお、従来の一般的な３次元構造の半導体記憶装置において、電極層はタングステンから形成されている。
タングステン電極層は、タングステンの電気抵抗値が小さいこと、配線材料として多用されていることから適用されている。しかし、タングステン電極層はＷＦ６の原料ガスを用いるため、ＨＦが拡散するおそれがあり、不要な部分をＨＦがエッチングする問題がある。この点においてモリブデン電極層であれば、タングステン電極層と同程度の電気抵抗値である上に、モリブデンの原料はフッ素フリー原料を用いることができ、ＨＦの発生が無いため、上述の問題は生じない。
また、タングステン電極層をアルミニウム酸化物のブロック膜に密着させて成膜するには、通常、ＴｉＮからなるシート層が必要となる。これに対し、上述のモリブデン電極層はブロック膜に良好な密着性で直接成膜できるので、上述のシード層は必要ない。このため、タングステン電極層に対しモリブデン電極層は層構造を簡略化できる。
以上、実施形態およびその変形例について説明したが、実施形態は上記した例に限定されない。例えば、上述した実施形態および変形例は、互いに組み合わされて実現されてもよい。
以上、本発明の実施形態について説明したが、前記実施形態は、１つの例として提示したものであり、発明の範囲を限定することは意図していない。前記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。また、実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＭＲ…半導体記憶装置、１…メモリセルアレイ、２…階段部、１０…半導体基板、３０…積層膜、３１…トンネル絶縁膜、３２…電荷蓄積膜、３３…ブロック絶縁膜、３４…第１ブロック膜、３５…第２ブロック膜（絶縁膜）、７０…電極層、７０Ａ…初期層、７０Ｂ…第１バルク層、７０Ｃ…第２バルク層、７２…絶縁層、１００…積層体、ＭＣ…メモリセル、ＣＬ１…柱状部、ＬＣＬ１…下層柱状部、ＵＣＬ１…上層柱状部、ＢＬ…ビット線。

Claims (10)

  1. 基板と、
    前記基板上に形成された絶縁膜と該絶縁膜に接して形成されたモリブデンを含む電極層を備え、
    前記電極層に、前記絶縁膜に近い部分に塩素濃度が高く、前記絶縁膜から離れるにつれて塩素濃度が低くなる塩素の濃度勾配を備えた
    半導体装置。
  2. 前記絶縁膜と前記電極層との界面から前記電極層にかけて膜厚１０ｎｍの領域における平均塩素濃度が１×１０＋１８（atoms/cm3）以上である
    請求項１に記載の半導体装置。
  3. 前記電極層に、前記絶縁膜に近い側の初期層と第１バルク層と前記絶縁膜から離れた側の第２バルク層を備え、前記第１バルク層の膜厚が５ｎｍ以下であり、
    前記絶縁膜と前記初期層との界面から前記第１バルク層側または前記第２バルク層側にかけて膜厚１０ｎｍの領域における平均塩素濃度が１×１０＋１８（atoms/cm3）以上である
    請求項１に記載の半導体装置。
  4. 前記電極層の平均結晶粒径が１４．５ｎｍ以上である、
    請求項１に記載の半導体装置。
  5. 基板と、
    前記基板上に形成された複数の絶縁層と前記複数の絶縁層間に形成されたモリブデンを含む複数の電極層と、
    前記複数の電極層にブロック膜と電荷蓄積膜を介し配置された半導体ボディを含む柱状部
    を備え、
    前記電極層に、前記絶縁膜に近い部分に塩素濃度が高く、前記絶縁膜から離れるにつれて塩素濃度が低くなる塩素の濃度勾配を備えた
    半導体記憶装置。
  6. 基板と、
    前記基板上に形成された絶縁膜に接するようにモリブデンを含む電極層を形成する半導体装置の製造方法であり、
    原子層堆積法により前記電極層を形成するに際し、初期層と第１バルク層と第２バルク層を順に堆積し、前記第１バルク層を前記第２バルク層の成膜温度より低い温度で成膜する、
    半導体装置の製造方法。
  7. 前記第１バルク層を前記第２バルク層の成膜温度より１００℃以上低い温度で成膜する、
    請求項６に記載の半導体装置の製造方法。
  8. 前記絶縁膜と前記初期層との界面から前記初期層と前記第１バルク層側または前記第２バルク層側にかけて膜厚１０ｎｍの領域の塩素の平均濃度を１×１０＋１８（atoms/cm3）以上とする、
    請求項６に記載の半導体装置の製造方法。
  9. 前記電極層の平均結晶粒径が１４．５ｎｍ以上である
    請求項６に記載の半導体装置の製造方法。
  10. 前記第１バルク層の膜厚を５ｎｍ以下とする、
    請求項６に記載の半導体装置の製造方法。
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