TW202312436A - 半導體裝置、半導體記憶裝置及半導體裝置之製造方法 - Google Patents

半導體裝置、半導體記憶裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW202312436A
TW202312436A TW111108607A TW111108607A TW202312436A TW 202312436 A TW202312436 A TW 202312436A TW 111108607 A TW111108607 A TW 111108607A TW 111108607 A TW111108607 A TW 111108607A TW 202312436 A TW202312436 A TW 202312436A
Authority
TW
Taiwan
Prior art keywords
layer
film
main body
electrode layer
insulating film
Prior art date
Application number
TW111108607A
Other languages
English (en)
Other versions
TWI820631B (zh
Inventor
服卷直美
酒井彩香
別府貴幸
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202312436A publication Critical patent/TW202312436A/zh
Application granted granted Critical
Publication of TWI820631B publication Critical patent/TWI820631B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施方式提供一種能夠抑制雜質元素之擴散並尋求特性之提昇之半導體裝置、半導體記憶裝置及半導體裝置之製造方法。 實施方式之半導體裝置具備基板、形成於上述基板上之絕緣膜、及與該絕緣膜相接形成且包含鉬之電極層。上述電極層中具備如下之氯濃度梯度，即，氯濃度在靠近上述絕緣膜之部分高，且隨著遠離上述絕緣膜，氯濃度降低。

Description

半導體裝置、半導體記憶裝置及半導體裝置之製造方法
實施方式係關於一種半導體裝置、半導體記憶裝置及半導體裝置之製造方法。
已知一種三維結構之半導體裝置，其具有複數個導電層與複數個絕緣層積層而成之積層體、及在厚度方向上貫穿該積層體之複數個柱狀部。又，在此種半導體裝置中，具備含鉬電極層之結構是已知。但是，由於含鉬電極層之結晶粒小且晶界多，因此在半導體裝置之製造階段存在雜質元素經由晶界而擴散之顧慮。
本發明所欲解決之問題在於提供一種能夠抑制雜質元素之擴散而尋求特性之提昇之半導體裝置、半導體記憶裝置及半導體裝置之製造方法。
實施方式之半導體裝置具備基板、形成於上述基板上之絕緣膜、及與該絕緣膜相接形成且包含鉬之電極層。上述電極層具備如下之氯濃度梯度，即，氯濃度在靠近上述絕緣膜之部分高，且隨著遠離上述絕緣膜，氯濃度降低。
「第1實施方式」 以下，參照圖式對第1實施方式之半導體記憶裝置進行說明。 在以下之說明中，對具有相同或類似功能之構成附上相同之符號。並且，有時會省略該等構成之重複說明。在本申請中，「連接」並不限定於物理性連接之情況，亦包括電連接之情況。在本申請中，「xx面向yy」並不限定於xx與yy相接之情況，亦包括xx與yy之間介置有其他構件之情況。在本申請中，「xx設置於yy上」並不限定於xx與yy相接之情況，亦包括xx與yy之間介置有其他構件之情況。又，在本申請中，「xx設置於yy上」係為了方便之表述，並非規定重力方向。在本說明書中，「平行」及「正交」亦分別包括「大致平行」及「大致正交」之情況。
又，首先定義X方向、Y方向、Z方向。X方向及Y方向係沿著後述之半導體基板10(參照圖3)之表面之方向。X方向與Y方向係彼此交叉(例如，正交)之方向。Y方向係後述之位元線BL(參照圖3)延伸之方向。Z方向(第1方向)係與X方向及Y方向交叉(例如，正交)之方向，且係半導體基板10之厚度方向。在本說明書中，如圖3所示，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。+Z方向與-Z方向係相差180°之方向。但，該等表述係為了方便說明，並非規定重力方向。
＜半導體記憶裝置之整體構成＞ 圖1係表示第1實施方式之半導體記憶裝置(半導體裝置)MR之模式俯視圖。 第1實施方式之半導體記憶裝置MR具有記憶單元陣列1、及設置於位於記憶單元陣列1之外側之周邊區域之複數個階梯部2。記憶單元陣列1及複數個階梯部2設置於相同之半導體基板上。
圖2係表示第1實施方式之半導體記憶裝置MR之記憶單元陣列1與階梯部2之放大模式俯視圖。圖3係表示記憶單元陣列1之模式立體圖。圖4係圖2中之包含積層體100與柱狀部CL1之A-A'剖視圖。 如圖2至圖4所示，記憶單元陣列1具有：半導體基板10之一部分、設置於半導體基板10上之積層體100之一部分、複數個柱狀部CL1、複數個絕緣部60、及設置於積層體100之上方之上層配線。圖3中，作為上層配線，例如示出了位元線BL。
半導體基板10及積層體100跨設置有記憶單元陣列1之單元陣列區域、及設置有階梯部2之階梯區域而設。將積層體100中之設置於單元陣列區域內之部分稱為第1積層部100a(參照圖3、圖4)。單元陣列區域配置有複數個柱狀部CL1。柱狀部CL1係在第1積層部100a內沿著第1積層部100a之積層方向(Z方向)延伸之圓柱狀。
如圖2所示，複數個柱狀部CL1例如錯位排列。又，複數個柱狀部CL1亦可沿著X方向及Y方向呈正方格子狀地排列。絕緣部60在單元陣列區域及階梯區域內沿著X方向延伸，並在Y方向上將積層體100分割為複數個串單元200。各串單元200具有單元陣列區域、及階梯區域。
如圖3所示，在第1積層部100a之上方設置有複數根位元線BL。複數根位元線BL例如係在Y方向上延伸之金屬膜。複數根位元線BL在X方向上彼此分開。柱狀部CL1之後述之半導體本體(body)20之上端經由接點Cb及接點V1而與位元線BL連接。複數個柱狀部CL1與共用之1根位元線BL連接。該等與共用之位元線BL連接之複數個柱狀部CL1包括自在Y方向上被絕緣部60分開之各個串單元200中逐一選出之柱狀部CL1。
如圖4所示，第1積層部100a具有積層於半導體基板10上之複數個電極層70。複數個電極層70分別介隔絕緣層72積層於與半導體基板10之上表面垂直之方向(Z方向)上。 電極層70例如包含鉬層。 絕緣層72例如包含氧化矽層。
圖3中，雖將第1積層部100a描繪為電極層70與絕緣層72之簡單積層結構，但為了半導體記憶裝置之高積層化，嚴格而言，第1積層部100a如圖4所示採用複數個層級在Z方向上縱向堆積之結構。 在圖4所示之例中，第1積層部100a具有包含下層部100aL及上層部100aU之2個層級之層級結構。
下層部100aL具有下部積層體100c，該下部積層體100c係電極層70與絕緣層72積層之結構。下部積層體100c中設置有在Z方向上貫穿下部積層體100c之複數個下層柱狀部LCL1。 上層部100aU具有上部積層體100d，該上部積層體100d係電極層70與絕緣層72積層之結構。上部積層體100d中設置有在Z方向上貫穿上部積層體100d之複數個上層柱狀部UCL1。 如上所述，嚴格而言，柱狀部CL1係下層柱狀部LCL1與上層柱狀部UCL1堆積之結構。在下層柱狀部LCL1與上層柱狀部UCL1之交界部形成有接合部CLJ。
如圖4所示，下層柱狀部LCL1與上層柱狀部UCL1均為如下之柱狀：靠近半導體基板10側之直徑較小，而在遠離半導體基板10之方向(Z方向)上直徑逐漸變大。下層柱狀部LCL1及上層柱狀部UCL1分別都具有如下之大直徑部CLM：直徑在比各柱狀部之最上部稍靠下側處(靠近半導體基板10之一側)為最大。下層柱狀部LCL1及上層柱狀部UCL1分別是比該等大直徑部CLM靠上部側之直徑逐漸變小之柱狀。 圖4所示之下層柱狀部LCL1與上層柱狀部UCL1之形狀只係一例，並不受圖中所示之形狀限制。下層柱狀部LCL1與上層柱狀部UCL1亦可為上部與下部之直徑相同之柱狀，還可為自上部側至下部側直徑逐漸變小之柱狀等任意形狀。
在以下之說明中，關於下層柱狀部LCL1與上層柱狀部UCL1堆積之結構之柱狀部CL1，於能夠作為一個柱狀部CL1說明功能或結構之情形時，簡單記為柱狀部CL1來用於說明。 再者，在圖4之例中，雖柱狀部CL1係下層柱狀部LCL1與上層柱狀部UCL1堆積之結構，但柱狀部CL1亦可包含1根柱狀部。又，柱狀部CL1還可包含層級數更多之3根以上之柱狀部。進而，柱狀部CL1之形狀並不受限於向下收縮狀之圓柱形狀，亦可為外徑均勻之圓柱狀等任意形狀，均無特別限制。
半導體基板10例如為矽基板等半導體基板。在半導體基板10上設置有配線層區域10A。配線層區域10A例如具有積層於半導體基板10上之半導體層10a、源極線10b、及半導體層10c。在半導體層10a、源極線10b、及半導體層10c中嵌埋有下層柱狀部LCL1之下端部CLE。即，下層柱狀部LCL1之下端部CLE嵌埋於配線層區域10A內。下層柱狀部LCL1之下端部CLE之詳細結構將在後文中進行說明。
半導體層10a、10c包含作為導電材料之矽等半導體中添加了雜質之n型矽等。作為一例，半導體層10a、10c包含摻磷多晶矽。如後所述，下層柱狀部LCL1之下端部之一部分之膜被去除，並與源極線10b連接。源極線10b包含半導體層、或鎢、矽化鎢等導電層。 在半導體層10c之上表面設置有絕緣層72。在絕緣層72上設置有最下層之電極層70，絕緣層72與電極層70交替地積層。在最上層之電極層70上設置有絕緣層42，在該絕緣層42上設置有絕緣層43。絕緣層43覆蓋柱狀部CL1之上端。
圖5係圖4中之柱狀部CL1與其周圍部分之放大剖視圖。 圖6係圖5A中之D-D'剖視圖。 柱狀部CL1具有積層膜(記憶體膜)30、半導體本體20、及絕緣性之芯部50。 半導體本體20在第1積層部100a內沿著積層方向(Z方向)連續且環狀地延伸。積層膜30設置於電極層70及絕緣層72、與半導體本體20之間，自外周側包圍半導體本體20。芯部50設置於環狀半導體本體20之內側。芯部50亦可包含省略了圖示之空腔部。半導體本體20之上端側經由圖3所示之接點Cb及接點V1而與位元線BL連接。
積層膜30具有隧道絕緣膜31、電荷累積膜(記憶體部)32、及阻擋絕緣膜33。在半導體本體20與電極層70之間，自半導體本體20側依次設置有隧道絕緣膜31、電荷累積膜32、及阻擋絕緣膜33。電荷累積膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。
如圖4所示，在下層柱狀部LCL1之下端部CLE與源極線10b相接之區域內，局部地將隧道絕緣膜31、電荷累積膜32、阻擋絕緣膜33之一部分去除。藉此，在半導體本體20之側面之一部分形成了連接部24。半導體本體20在面向源極線10b之連接部24處與源極線10b直接接觸。 半導體本體20、積層膜30、及電極層70構成記憶單元MC。記憶單元MC具有電極層70介隔積層膜30包圍半導體本體20之周圍之垂直型電晶體結構。
在垂直型電晶體結構之記憶單元MC中，半導體本體20例如為矽之通道本體，電極層70作為控制閘極發揮功能。電荷累積膜32作為使自半導體本體20注入之電荷累積之資料記憶層發揮功能。
本實施方式之半導體記憶裝置MR係非揮發性半導體記憶裝置。 記憶單元MC例如為電荷捕獲型記憶單元。電荷累積膜32具有在絕緣性之膜中捕獲電荷之複數個捕獲位點，且例如包含氮化矽膜。或者，電荷累積膜32亦可為周圍被絕緣體所包圍且具有導電性之浮動閘極。
隧道絕緣膜31在自半導體本體20向電荷累積膜32注入電荷時、或者累積在電荷累積膜32中之電荷向半導體本體20釋放時，成為電位障壁。隧道絕緣膜31例如包含氧化矽膜。 阻擋絕緣膜33抑制累積在電荷累積膜32中之電荷向電極層70釋放。又，阻擋絕緣膜33抑制電荷自電極層70反向穿隧至柱狀部CL1。
阻擋絕緣膜33例如具有第1阻擋膜34、及第2阻擋膜(絕緣膜)35。第1阻擋膜34例如為氧化矽膜。第2阻擋膜35例如為介電常數高於氧化矽膜之金屬氧化膜。作為該金屬氧化膜，例如可例舉氧化鋁膜、氧化鋯膜、氧化鉿膜。
第1阻擋膜34設置於電荷累積膜32與第2阻擋膜35之間。第2阻擋膜35設置於第1阻擋膜34與電極層70之間。 第2阻擋膜35亦設置於電極層70與絕緣層72之間。第2阻擋膜35沿著電極層70之上表面、下表面、及積層膜30側之側面連續地形成。第2阻擋膜35在第1積層部100a之積層方向上分開，並不連續。
又，亦可在電極層70與絕緣層72之間不形成第2阻擋膜35，而是沿著第1積層部100a之積層方向連續地形成第2阻擋膜35。或者，阻擋絕緣膜33亦可為沿著第1積層部100a之積層方向連續之單層膜。 又，在第2阻擋膜35與電極層70之間、或絕緣層72與電極層70之間亦可形成金屬氮化膜。該金屬氮化膜例如為氮化鈦膜，能夠作為位障金屬、密接層、電極層70之晶種金屬發揮功能。
如圖3所示，在第1積層部100a之上層部(柱狀部CL1之上端部)設置有汲極側選擇電晶體STD。在第1積層部100a之下層部100aL設置有源極側選擇電晶體STS。至少最上層之電極層70作為汲極側選擇電晶體STD之控制閘極發揮功能。至少最下層之電極層70作為源極側選擇電晶體STS之控制閘極發揮功能。
在該等汲極側選擇電晶體STD與源極側選擇電晶體STS之間設置有複數個記憶單元MC。複數個記憶單元MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS藉由柱狀部CL1之半導體本體20串聯連接，構成1個記憶體串。該記憶體串例如在與XY面平行之面方向上錯位配置。複數個記憶單元MC在X方向、Y方向及Z方向上三維地設置。
接著，對絕緣部(分離部)60之構成進行說明。 如圖2及圖4所示，絕緣部60具有絕緣膜63。再者，圖3中省略了絕緣膜63之圖示。 絕緣膜63在X方向及Z方向上擴展。例如，如圖4所示，絕緣膜63設置為與第1積層部100a相鄰地在Z方向上延伸，且到達半導體層10a之上部側。 如上所說明般，圖4所示之柱狀部CL1中之半導體本體20之下端部與源極線10b相接。
接著，針對階梯部2，進行概要說明。 階梯部2亦為被絕緣部60分開為串單元200之一部分。階梯部2中設置有柱狀體CL3與接點部CT，且設置有階台部70a。
＜電極層之詳細結構＞ 電極層70係包含鉬之金屬層，詳細而言，如圖5所示，電極層70具備：第2阻擋膜35之內側之初始層70A、初始層70A之內側之第1主體層(bulk layer)70B、第1主體層70B之內側之第2主體層70C。換言之，電極層70具備：可謂位於內部側之芯層之第2主體層70C、以覆蓋第2主體層70C之外側之方式形成之第1主體層70B、及以覆蓋第1主體層70B之外側之方式形成之初始層70A。初始層70A形成於第2阻擋膜35之內側，與第2阻擋膜35相接。
包含初始層70A、第1主體層70B、及第2主體層70C之電極層70含有氯。電極層70被賦予了如下之氯濃度梯度，即，在靠近第2阻擋膜35側氯濃度較高，在遠離第2阻擋膜35側氯濃度較低。 更加詳細而言，初始層70A生成了如下之氯濃度梯度，即，氯原子濃度(氯濃度)在靠近第2阻擋膜35側高，隨著遠離第2阻擋膜35，至第1主體層70B側、或者至第2主體層70C側，氯濃度逐漸變低。
作為一例，在圖5所示之剖面中，第2主體層70C之靠近厚度方向中央部之位置F處之氯濃度低於初始層70A之任意位置E處之氯濃度，且賦予了自位置E朝向位置F而氯之濃度逐漸變低之濃度梯度。又，於假定了相對於圖5之位置F而言位於Z方向之初始層70A之任意位置G之情形時，位置F處之氯濃度低於位置G處之氯濃度，且賦予了自位置G朝向位置F而氯之濃度逐漸變低之濃度梯度。
電極層70係在以下進行說明之置換(repalce)步驟中形成。 置換步驟係指如下步驟：於形成積層體100之情形時，預先構成省略了圖示之犧牲層與絕緣層72之積層體，並在積層體形成柱狀部CL1之後，形成用於形成絕緣膜63之狹縫用電洞，其後經由狹縫用電洞，利用蝕刻去除複數個犧牲層，在去除了複數個犧牲層之空腔部分內重新嵌埋電極材料，從而形成電極層70。再者，在去除了犧牲層之空腔部分內，在形成電極層70之前形成第2阻擋膜35。第2阻擋膜35之膜厚例如能夠形成為約2 nm～3 nm左右。
又，在形成電極層70之步驟之前實施形成源極線10b之步驟。該步驟中，在源極線10b之形成區域形成源極線10b之前便形成源極線用之犧牲膜，並以到達源極線用之犧牲膜之方式形成上述狹縫用電洞。其後，經由狹縫用電洞來去除源極線用之犧牲膜，對於在去除了犧牲膜之部分所生成之空腔，藉由實施重新嵌埋源極線10b之材料之步驟，而能夠形成源極線10b。
＜電極層之製造方法＞ 在上述置換步驟中，為了生成電極層70，需要將電極材料成膜在相對於Z方向極薄且相對於XY方向寬廣之空腔中，從而形成電極層70。 在本實施方式中，電極層70之成膜利用了ALD(Atomic Layer Deposition，原子層沈積法)等成膜法。如上所述，由於電極層70係由鉬所形成，因此利用ALD成膜鉬膜。於利用ALD成膜鉬膜之情形時，在成膜初始階段生成初始層70A，接著以初始層70A為基礎生成第1主體層70B，接著生成第2主體層70C。
在上述置換步驟中，藉由對於去除了犧牲層並形成了第2阻擋膜35後之空腔成膜，而能夠依次生成初始層70A、第1主體層70B、及第2主體層70C。因此，如圖5中詳細所示，能夠獲得空腔內被第2阻擋膜35、初始層70A、第1主體層70B、及第2主體層70C嵌埋之結構。
於利用ALD法成膜鉬膜之情形時，無氟材料之原料所產生之含鉬之原料氣體使用氫氣或氨氣等還原氣體，並在500℃～650℃之氣氛下成膜。例如，能夠使用五氯化氧化鉬或二氯二氧化鉬之蒸汽作為原料氣體，並用沈積法來成膜。
初始層70A係指在鉬膜之成膜初始階段，將鉬之氮化物作為核生長用途在氨氣之還原氣氛中沈積而成之層。以該鉬之氮化物膜為核而生成第1主體層70B。由於初始層70A係用於促進第1主體層70B之穩定生長之膜，因此並非必需，但較佳為形成初始層70A。亦可省略初始層70A，自最初開始便以與第2阻擋膜(絕緣膜)35直接接觸之方式形成第1主體層70B。若設置了初始層70A，則相較於直接形成第1主體層70B而言，製成膜後能夠獲得更加良好之密接性。
於進行第1主體層70B之成膜之情形時，可採用相較於後述之第2主體層70C之成膜溫度低100℃～180℃左右以上之溫度來成膜。 第1主體層70B之成膜能夠使用上述原料氣體，且還原性氣體使用氫氣，在以下之溫度範圍內沈積。 例如，第1主體層70B之成膜溫度能夠設為350～550℃之範圍、例如450℃。接著，第2主體層70C之成膜溫度能夠設為450～700℃之範圍、例如614℃。 第2主體層70C之成膜與第1主體層70B之成膜相比，僅變更溫度條件，所使用之原料氣體與還原氣體能夠使用第1主體層70B之成膜過程中之上述氣體。
於實施上述成膜之情形時，第1主體層70B成為雜質多且接近非晶形之膜質之層。藉由在低溫下形成第1主體層70B，從而有消除作為基礎層之包含Al 2O 3等之第2阻擋膜35或初始層70A之結晶性或粗糙度之效果。又，藉由在相較於第1主體層70B高100℃以上之溫度下使第2主體層70C生長，從而達成退火效果，還可增大結晶粒之粒徑。再者，第1主體層70B雖在保持成膜之狀態下係接近非晶形之膜質，但在成膜後若經歷形成第2主體層等熱歷程，則第1主體層70B會變成結晶質。
生成第1主體層70B時之成膜溫度低於生成第2主體層70C時之成膜溫度，亦存在雜質混入等問題，因此第1主體層70B之膜厚較佳為儘可能小。例如，第1主體層70B之膜厚可形成為5 nm以下，例如可形成為膜厚2～5 nm左右。
第2主體層70C根據上述成膜條件，粒徑可為14.5 nm以上(粒徑145 Å以上)。例如，如後述之試驗結果所示，能夠獲得平均結晶粒徑14.5～16.5 nm(145～165 Å)左右之第2主體層70C。圖7係採用與圖6所示之剖面相同之剖面之圖，圖7係描繪了5個柱狀部CL1與其周圍區域內之第2主體層70C之結晶粒之剖視圖。 為了測定第2主體層70C之平均結晶粒徑，例如可採用如下之方法：觀測圖7所示之剖面中之第2主體層70C之100 nm 2面積中所包含之20處以上之結晶粒，針對每100 nm 2面積中所存在之該等數量之結晶粒，求出平均結晶粒徑。
與此相對，將如上所述不進行兩階段(450℃與614℃)之溫度控制，而是自最初至最後均在614℃下成膜時所獲得之電極層700之結晶粒示於圖8中。 在614℃下成膜之情形時，雖生成初始層與主體層，但如圖8所示，此處所生成之主體層700B之平均結晶粒徑小於圖7所示之第2主體層70C之平均結晶粒徑。
若為如圖8所示之具有較小之平均結晶粒徑之主體層700B，則按相同之面積比來算，晶界多於圖7所示之第2主體層70C。若為晶界較多之主體層700B，則於形成主體層700B之後形成其他膜，並實施熱處理等情形時，存在於晶界周邊之雜質會經由晶界積極地向周圍擴散。其結果為，雜質之擴散增加會引起半導體記憶裝置所需之特性存在劣化之顧慮。
例如，於圖1～圖7所示之三維結構之半導體記憶裝置MR之情形時，電極層70作為控制閘極發揮功能，起到控制累積在電荷累積膜32中之電荷之功能。只要是具有圖7所示之第2主體層70C之結構，則相較於具有圖8所示之主體層700B之結構而言，能夠使得閾值電壓變得更加穩定。 與此相對，在具有圖8所示之平均結晶粒徑較小之主體層700B之半導體記憶裝置中，主體層700B中之雜質元素向周圍擴散，相鄰之第2阻擋膜35中有時會形成缺陷。當第2阻擋膜35中之缺陷較多時，閾值電壓變得混亂，作為半導體記憶裝置，存在高溫下之資料保存特性發生劣化之顧慮。
圖9係當在包含Al 2O 3之第2阻擋膜(絕緣膜)，利用ALD形成包含鉬之電極層時，表示電極層之平均結晶粒徑(nm)之測定結果。利用ALD成膜之鉬之電極層在上述之兩階段溫度控制之情形時，均成為除了具有初始層以外還具有第1主體層、及第2主體層之三層結構。 在該例中，在約5 nm厚度之初始層接著形成約5 nm厚度之第1主體層，再形成15 nm厚度之第2主體層。
於將成膜溫度固定在614℃之情形時，雖成為初始層與主體層之兩層結構，但在保持成膜之條件下所獲得之主體層之平均結晶粒徑為14.0 nm。在750℃下對該電極層實施退火處理後，平均結晶粒徑為13.6 nm，平均結晶粒徑變小。
將成膜溫度調節為450℃與614℃之兩階段，在450℃下，在厚度5 nm之初始層上成膜厚度5 nm之第1主體層，接著在614℃下，成膜厚度15 nm之第2主體層，從而形成電極層。 於此情形時，在保持成膜之條件下所獲得之第2主體層之平均結晶粒徑為15.5 nm。在750℃下對該電極層實施退火處理後，平均結晶粒徑為16.3 nm，平均結晶粒徑變大。將成膜溫度固定在550℃，形成包含初始層、及主體層之電極層。在該電極層中，主體層之平均結晶粒徑為13.1 nm。
將成膜溫度調節為450℃與550℃之兩階段，在450℃下，在約5 nm厚度之初始層上成膜厚度約5 nm之第1主體層，接著在550℃下，成膜厚度15 nm之第2主體層，從而形成電極層。 於此情形時，在保持成膜之條件下所獲得之第2主體層之平均結晶粒徑為13.8 nm。在750℃下對該電極層實施退火處理後，平均結晶粒徑為14.8 nm，平均結晶粒徑變大。
根據圖9所示之結果，可知在利用ALD成膜包含鉬之電極層之情形時，藉由在低溫下成膜第1主體層，並在高溫下成膜第2主體層，從而可生成具備平均結晶粒徑較大之第2主體層之電極層。 又，根據450℃與614℃之結果之對比、及450℃與550℃之結果之對比，認為於成膜第1主體層與第2主體層之情形時，第1主體層之成膜溫度較佳為相較於第2主體層之成膜溫度低100℃以上。
如上所述藉由兩階段之溫度控制來成膜，從而在第2主體層之高溫成膜過程中可對第1主體層發揮退火效果，如此認為會有助於平均結晶粒徑之變大。但，由於第1主體層容易成為雜質相對較多之膜，因此第1主體層之膜厚較理想為儘可能薄，例如較佳為5 nm以下。
圖10係當在包含Al 2O 3之第2阻擋膜上，利用ALD成膜包含鉬之電極層時，表示針對自第2阻擋膜經過初始層後再至第1主體層之區域進行元素分析之結果。圖10之左側之縱軸表示氯原子之濃度(atoms/cm 3)，圖10之右側之縱軸表示Al、Si、Mo之二次離子強度(count/sec)。圖10之橫軸表示深度(單位：nm)。氯原子之濃度與二次離子強度係藉由SIMS(Secondary Ion Mass Spectroscopy，二次離子質譜)分析來測定。
圖10中，可知Al之二次離子強度較高之區域係第2阻擋膜(Al 2O 3)，Al之二次離子強度變低、且Mo之二次離子強度穩定之區域係初始層與第1主體層。 圖10中，推測Al與Si之二次離子強度開始變低、且Mo之二次離子強度即將變得穩定之前之區域係鉬之初始層。 圖10中，為了明確地表示，對於自被認為是鉬之初始層之位置至第1主體層與第2主體層之約12 nm之區域，利用矩形之鏈線圍住來強調顯示。被矩形鏈線所包圍之區域之中，表示右端之鏈線位置可謂第2阻擋膜與初始層之界面。
圖10中示出了在上述之450℃與614℃之兩階段之溫度控制條件下所成膜之電極層之氯原子濃度之測定結果。又，將在上述之614℃之一階段之溫度控制條件下所成膜之電極層之氯原子濃度之測定結果示於圖10中。 在圖10所示之被矩形鏈線所包圍之區域內，藉由兩階段之溫度控制所成膜之初始層與第1主體層中，平均氯濃度為1×10 +18(atoms/cm 3)左右。藉由一階段之溫度控制所成膜之初始層與主體層中，平均氯濃度係相較於1×10 +17(atoms/cm 3)些許偏低之水準。 藉由兩階段之溫度控制所成膜之初始層、第1主體層、及第2主體層中，可知生成了如下之氯濃度梯度，即，氯原子濃度(氯濃度)在靠近第2阻擋膜側高，隨著遠離第2阻擋膜，氯濃度逐漸變低。
根據圖10，可知藉由兩階段之溫度控制所成膜之第1主體層與第2主體層之氯濃度高於藉由一階段之溫度控制所成膜之主體層。由於用於使鉬成膜之原料氣體中含有氯，因此認為該等氯係來自原料氣體之氯。
又，於上述450℃與614℃之兩階段之溫度控制條件下成膜之情形時，由於膜之生長狀態會因溫度而有所變化，因此膜中所取入之氯量會有所不同，從而生成了氯濃度梯度。例如，若成膜溫度較低，則還原氣體之還原力較弱，因此氯容易殘留在膜中；若成膜溫度較高，則還原氣體之還原力較強，氯不易殘留在膜中。因此，經高溫成膜之膜容易為氯之含量較低之狀態。進而，若在已成膜之狀態下施加熱處理等熱歷程，則膜中氯或多或少發生擴散，因此認為出現了具有圖10所示之濃度梯度之氯濃度分佈。
因此，若具有圖10所示之氯濃度梯度，則能夠假定成膜係藉由低溫與高溫之兩階段之溫度控制來實現。換言之，如圖10所示，氯自絕緣膜與初始層之界面(絕緣膜與電極層之界面)至初始層與第1主體層側或第2主體層側具有濃度梯度，且膜厚10 nm區域內之氯之平均濃度為1×10 -18(atoms/cm 3)以上。
再者，於省略初始層，且在第2阻擋膜積層第1主體層、及第2主體層之情形時，自第2阻擋膜與第1主體層之界面至第1主體層側、或者自上述界面至第2主體層，在膜厚10 nm區域內生成氯濃度梯度。
圖11係表示於將鉬電極層應用於圖1～圖7所示之構成之半導體記憶裝置之情形時，所求出之寫入電流之閾值之結果。圖11係於將平均結晶粒徑不同之4種(平均結晶粒徑：13.4 nm、14.3 nm、14.5 nm、15.2 nm)第2主體層應用於上述各半導體記憶裝置中情形時，表示各自之結果。 如圖11所示，隨著第2主體層之平均結晶粒徑之變大，能夠降低閾值電壓。因此，於應用鉬電極層之情形時，可知平均結晶粒徑越大，則作為半導體記憶裝置而言越有利。 考慮到降低閾值電壓之效果，為了圖11所示之被矩形鏈線所包圍之區域內之閾值電壓亦得到降低，則可判斷若平均結晶粒徑為14.5 nm以上則效果較好。
圖12係表示使用藉由614℃之一階段溫度控制所形成之鉬電極層之半導體記憶裝置中，在8 V下寫入資訊時，測定在125℃之高溫下保持15小時後之閾值電壓之偏移之結果。 圖12之縱軸表示偏移量，橫軸表示EOT(Equivalent Oxide Thickness，氧化膜換算膜厚)。 根據圖12，可知鉬電極層中，於成膜後不實施熱處理之情形時，閾值電壓不會發生偏移。但是，若在成膜鉬電極層之後，在Mo成膜溫度以上之溫度下加熱之熱歷程發揮作用，則閾值電壓會發生較大之偏移。
根據圖12所示之結果，提示了於使用鉬電極層之情形時，若平均結晶粒較小，則雜質之擴散增多，相鄰之第2阻擋膜中會形成缺陷。因此，明確了若在形成鉬電極層之後施加熱歷程，則在高溫下之資料保存特性會發生劣化。
再者，在先前普通之三維結構之半導體記憶裝置中，電極層係由鎢所形成。應用鎢電極層係由於鎢之電阻值較小，且多用做配線材料。但是，由於鎢電極層使用WF 6之原料氣體，因此存在HF(Hydrogen fluoride，氟化氫)發生擴散之顧慮，出現非必要之部分被HF蝕刻之問題。就該點而言，若為鉬電極層，則不僅電阻值係與鎢電極層相同之程度，並且由於鉬之原料可使用無氟原料，不會產生HF，因此不會出現上述問題。
又，一般而言，要想鎢電極層與鋁氧化物之阻擋膜密接來成膜，需要包含TiN之晶種層。與此相對，由於上述鉬電極層能夠以良好之密接性直接成膜在阻擋膜上，因此並不需要上述晶種層。因此，鉬電極層之層結構能夠相較於鎢電極層之層結構更加簡化。
以上，對實施方式及其變化例進行了說明，但實施方式並不受上述例限定。例如，上述之實施方式及變化例亦可相互組合來實現。
以上，雖對本發明之實施方式進行了說明，但上述實施方式係作為一例被提出，並不意在限定發明之範圍。上述實施方式能夠以其他各種形態實施，在不脫離發明之主旨之範圍內能夠進行各種省略、置換、變更。又，實施方式或其變化例包含在發明之範圍或主旨中，同樣地亦包含在申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請之交叉參考] 本申請享有以日本專利申請2021-143429號(申請日：2021年9月2日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶單元陣列 2:階梯部 10:半導體基板 10a:半導體層 10A:配線層區域 10b:源極線 10c:半導體層 20:半導體本體 24:連接部 30:積層膜 31:隧道絕緣膜 32:電荷累積膜 33:阻擋絕緣膜 34:第1阻擋膜 35:第2阻擋膜(絕緣膜) 42:絕緣層 43:絕緣層 50:芯部 60:絕緣部 63:絕緣膜 70:電極層 70a:階台部 70A:初始層 70B:第1主體層 70C:第2主體層 72:絕緣層 100:積層體 100a:第1積層部 100aL:下層部 100aU:上層部 100d:上部積層體 100c:下部積層體 200:串單元 700:電極層 700B:主體層 BL:位元線 Cb:接點 CL1:柱狀部 CL3:柱狀體 CLE:下端部 CLJ:接合部 CLM:大直徑部 CT:接點部 E:位置 F:位置 G:位置 LCL1:下層柱狀部 MC:記憶單元 MR:半導體記憶裝置 STS:源極側選擇電晶體 UCL1:上層柱狀部 V1:接點
圖1係表示第1實施方式之半導體記憶裝置之模式俯視圖。 圖2係表示第1實施方式之半導體記憶裝置之單元陣列區域之模式俯視圖。 圖3係表示第1實施方式之半導體記憶裝置之單元陣列區域之模式立體圖。 圖4是圖2所示之包含設置於單元陣列區域之積層體及柱狀部之A-A'剖視圖。 圖5係圖4中之柱狀部之局部放大剖視圖。 圖6係圖5所示之表示柱狀部與電極層之D-D'剖視圖。 圖7係表示包含複數個柱狀部、及形成於其等周圍之粒徑較大之結晶粒之電極層之局部放大模式圖。 圖8係表示包含複數個柱狀部、及形成於其等周圍之粒徑較小之結晶粒之電極層之局部放大模式圖。 圖9係表示構成電極層之結晶粒之粒徑評價結果之圖表。 圖10係表示絕緣膜與電極層中之氯濃度分佈、及絕緣膜與電極層中之Al、Si、Mo之二次離子強度分佈之曲線圖。 圖11係表示結晶粒尺寸與閾值電壓之關聯性之圖表。 圖12係表示先前結構之鉬電極層中之閾值電壓之偏移量之圖表。
20:半導體本體
30:積層膜
31:隧道絕緣膜
32:電荷累積膜
33:阻擋絕緣膜
34:第1阻擋膜
35:第2阻擋膜(絕緣膜)
50:芯部
70:電極層
70A:初始層
70B:第1主體層
70C:第2主體層
72:絕緣層
100:積層體
100a:第1積層部
CL1:柱狀部
E:位置
F:位置
G:位置
MC:記憶單元

Claims (10)

  1. 一種半導體裝置，其具備： 基板； 絕緣膜，其形成於上述基板上；及 電極層，其與該絕緣膜相接形成且包含鉬；且 上述電極層中具備如下之氯濃度梯度，即，氯濃度在靠近上述絕緣膜之部分高，且隨著遠離上述絕緣膜，氯濃度降低。
  2. 如請求項1之半導體裝置，其中 自上述絕緣膜與上述電極層之界面至上述電極層，膜厚10 nm區域內之平均氯濃度為1×10 +18(atoms/cm 3)以上。
  3. 如請求項1之半導體裝置，其中 上述電極層具備靠近上述絕緣膜側之初始層、第1主體層、及遠離上述絕緣膜側之第2主體層；上述第1主體層之膜厚為5 nm以下； 自上述絕緣膜與上述初始層之界面至上述第1主體層側或上述第2主體層側，膜厚10 nm區域內之平均氯濃度為1×10 +18(atoms/cm 3)以上。
  4. 如請求項1之半導體裝置，其中 上述電極層之平均結晶粒徑為14.5 nm以上。
  5. 一種半導體記憶裝置，其具備： 基板； 複數個絕緣層，其等形成於上述基板上； 複數個電極層，其等形成於上述複數個絕緣層之間且包含鉬；及 柱狀部，其介隔阻擋膜及電荷累積膜配置於上述複數個電極層且包含半導體本體；且 上述電極層中具備如下之氯濃度梯度，即，氯濃度在靠近上述絕緣膜之部分高，且隨著遠離上述絕緣膜，氯濃度降低。
  6. 一種半導體裝置之製造方法，其係形成 基板、 且以與形成於上述基板上之絕緣膜相接之方式形成包含鉬之電極層之半導體裝置之製造方法；且 當利用原子層沈積法來形成上述電極層時，依次沈積初始層、第1主體層、及第2主體層，並在低於上述第2主體層之成膜溫度之溫度下成膜上述第1主體層。
  7. 如請求項6之半導體裝置之製造方法，其中 在相較於上述第2主體層之成膜溫度低100℃以上之溫度下成膜上述第1主體層。
  8. 如請求項6之半導體裝置之製造方法，其中 自上述絕緣膜與上述初始層之界面至上述初始層與上述第1主體層側或上述第2主體層側，膜厚10 nm區域內之氯之平均濃度為1×10 +18(atoms/cm 3)以上。
  9. 如請求項6之半導體裝置之製造方法，其中 上述電極層之平均結晶粒徑為14.5 nm以上。
  10. 如請求項6之半導體裝置之製造方法，其中 上述第1主體層之膜厚為5 nm以下。
TW111108607A 2021-09-02 2022-03-09 半導體裝置、半導體記憶裝置及半導體裝置之製造方法 TWI820631B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-143429 2021-09-02
JP2021143429A JP2023036399A (ja) 2021-09-02 2021-09-02 半導体装置及び半導体記憶装置と半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW202312436A true TW202312436A (zh) 2023-03-16
TWI820631B TWI820631B (zh) 2023-11-01

Family

ID=85287973

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111108607A TWI820631B (zh) 2021-09-02 2022-03-09 半導體裝置、半導體記憶裝置及半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US20230064038A1 (zh)
JP (1) JP2023036399A (zh)
CN (1) CN115763426A (zh)
TW (1) TWI820631B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102605621B1 (ko) * 2019-01-25 2023-11-23 삼성전자주식회사 매립 게이트 전극들을 가지는 반도체 소자의 제조 방법
JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
US20230064038A1 (en) 2023-03-02
CN115763426A (zh) 2023-03-07
TWI820631B (zh) 2023-11-01
JP2023036399A (ja) 2023-03-14

Similar Documents

Publication Publication Date Title
US9406694B1 (en) Semiconductor device and method for manufacturing the same
KR102396276B1 (ko) 전하 트랩 구조내 보이드 형성
CN108807345B (zh) 电容器及制造电容器和半导体器件的方法
US11594552B2 (en) Three-dimensional memory device with corrosion-resistant composite spacer
US9754961B2 (en) Semiconductor memory device and method for manufacturing same
TW201519369A (zh) 半導體裝置及其製造方法
JP2011054708A (ja) 絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システム
US10170494B2 (en) Semiconductor device and method for manufacturing the same
US9263319B2 (en) Semiconductor memory device and method for manufacturing the same
TWI742529B (zh) 半導體記憶裝置
KR102466330B1 (ko) 커패시터 및 그 제조 방법
TWI820631B (zh) 半導體裝置、半導體記憶裝置及半導體裝置之製造方法
US20170256562A1 (en) Semiconductor memory device and method for manufacturing same
US10199391B2 (en) Semiconductor device and method of manufacturing the same
US10134673B2 (en) Semiconductor device and manufacturing method thereof
US20210083069A1 (en) Semiconductor device and method for manufacturing the same
US20160071948A1 (en) Non-Volatile Memory Device and Method for Manufacturing Same
US11605643B2 (en) Semiconductor memory device and manufacturing method thereof
TWI826936B (zh) 半導體記憶裝置
US20220302165A1 (en) Semiconductor storage device and method for manufacturing the same
US20150263117A1 (en) Semiconductor device and manufacturing method thereof
TW202401753A (zh) 半導體記憶裝置
JP2024042440A (ja) 半導体装置およびその製造方法
JP2012124254A (ja) キャパシタ、キャパシタの製造方法および半導体装置
JP2011238777A (ja) 半導体装置の製造方法