TW201519369A - 半導體裝置及其製造方法 - Google Patents

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dielectric
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Toshiyuki Hirota
Takakazu Matsui
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Ps4 Luxco Sarl
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Abstract

一種半導體裝置，其構成具有電容器，該電容器具備：被配置在半導體基板上之下部電極(601)、第2保護膜(602)、具有從與第2保護膜對向之上面(603S)朝膜厚方向進展之缺陷(610)的介電體膜(603)、至少具有埋設缺陷(610)之由絕緣體所構成之缺陷埋設膜(604B)的第3保護膜(604)、覆蓋介電體膜(603)及第3保護膜(604)之第1保護膜(605)、覆蓋第1保護膜(605)之上部電極(606)。

Description

半導體裝置及其製造方法
本發明關於半導體裝置及其製造方法，詳細而言關於具有備高介電常數之介電體膜的電容器之半導體裝置及其製造方法。
具備微細且高位元數之記憶元件的半導體裝置之需求日益增加。構成如此之記憶元件之電容器使用具有高介電常數之介電體膜。
例如，專利文獻1(日本特開2006-135339號公報)之圖2所記載之電容器，具備從下層起依序疊層下述構件之疊層構造：存儲電極(15)、AZ構造之介電體膜(16)，其係由ALD(Atomic Layer Deposition)-ZrO(氧化鋯)膜所構成之第1介電體膜(16A)和由ALD-AlO(氧化鋁)膜所構成之第2介電體膜(16B)構成、由CVD(Chemical Vapor Deposition)-TiN(氮化鈦)膜所構成之板電極(17)。並且，AZ構造係將上層AlO當作A，將下層ZrO當作Z，從上層朝下層而表示者。例 如，後述之TZT構造係組合TiO之T和ZrO之Z，意味在上層和下層之TiO之間組合ZrO之構成。再者，括號內之號碼係表示所對應之先前技術的圖面中之號碼，與本發明之圖面中之符號作區別，以下之先前技術也相同。
藉由上述構成，顯示出即使於電容器形成後，施予不可避免之熱處理之時，亦可以形成洩漏電流少的電容器，除AZ構造之外，揭示有ZA構造、ZAZ構造、或是又將該些疊層複數次之構造等。再者，揭示有AlO之膜厚為0.5nm~3nm之範圍，ZrO之膜厚為0.5nm至10nm之範圍。再者，揭示有成為下部電極之存儲電極及成為上部電極之平板電極之材料，由選自W、Ru、Ir、Pt等之金屬、TiN、TaN、WN、RuO、IrO等之金屬化合物及摻雜雜質之多晶矽所構成之群中的任一物質所構成。並且，使用該技術所取得之ZrO膜之介電常數為20~25，AlO膜之介電常數為9。
再者，記載於專利文獻2(日本特開2012-104719號公報)之圖5I之電容器具備從下層依序疊層下述構件的構造：由被連接於接觸件(12)之ALD-TiN膜所構成之下部電極(23)、由ALD-ZrO膜所構成之第1介電體膜(32)和由ALD-AlO膜所構成之第2介電體膜(34)和由ALD-TiO膜所構成之第3介電體膜(36)之ZAT構造之介電體膜(30)、和由ALD-TiN膜所構成之上部電極(43)。但是，僅記載著構成和成膜方法，針對用以取得高性能之電容器之膜厚等之條件並無任何記載。
並且，由本發明者申請之專利文獻3(日本特開2012-80095號公報)、專利文獻4(日本特開2012-80094號公報)、專利文獻5(日本特開2012-69871號公報)中提案有在包含氧化鋯之介電體膜和電極之間形成氧化鈦之保護膜。
專利文獻3之電容器如其圖13所記載般，以TZT構造所構成，該TZT具備從下層由CVD-TiN(氮化鈦)膜所構成之下部電極(102)、由ALD-TiO(氧化鈦)膜所構成之第2保護膜(114)、由ALD-ZrO膜所構成之介電體膜(115)、由ALD-TiO膜所構成之第1保護膜(116)、由CVD-TiN膜所構成之上部電極(117)。揭示有藉由在下部電極(102)，和介電體膜(115)之間設置由氧化鈦膜所構成之第2保護膜(114)，提升下部電極(102)和介電體膜(115)之密接性，成為難以剝落，及提升由氧化鋯膜所構成之介電體膜(115)之結晶性，可以使成為高介電常數化。並且，藉由在介電體膜(115)和上部電極(117)之間設置由氧化鈦膜所構成之第1保護膜(116)，保護上部電極(117)形成時所造成之損傷(裂紋、針孔之產生或蝕刻、氧缺損之產生)影響到介電體膜(115)，可取得洩漏電流少，良好特性的電容器。
專利文獻4中，如其圖10所記載般，電容器係由TZAZT構造所構成，該TZAZT構造具備由CVD-TiN膜所構成之下部電極(102)、ALD-TiO膜所構成之第2保 護膜(108)、由ALD-ZrO膜所構成之第1介電體膜(105)、由ALD-AlO膜所構成之第2介電體膜(106)、由ALD-ZrO膜所構成之第3介電體膜(107)、由ALD-TiO膜所構成之第1保護膜(110)、由CVD-TiN膜所構成之上部電極(111)。在上述構成中，由ZrO膜所構成之第1介電體膜(105)和第3介電體膜(107)即使為相同之膜厚亦可，即使構成以不同之膜厚，使第1介電體(105)之膜厚成為5nm，使第3介電體(107)之膜厚例如成為1nm亦可。就以第2介電體膜(106)而言，藉由設成使AlO膜介於中間的TZAZT構造，除記載於專利文獻3之效果外，揭示有可取得較TZT構造之電容器更降低洩漏電流之電容器。
在專利文獻5中，如其圖2所記載般，電容器係以從下層依序具備下述構件的構造所構成：由CVD-TiN膜所構成之下部電極(201)、由ALD-TiO膜所構成之第2保護膜(202)、由ALD-ZrO膜所構成之第1介電體膜(203)、包含藉由吸附位置‧阻斷ALD(Adsorption Site Blocking-ALD：ASB-ALD)法所形成之AlO之Al摻雜層(204)、由ALD-ZrO膜所構成之第2介電體膜(205)、由ALD-TiO膜所構成之第1保護膜(206)，和由CVD-TiN膜所構成之上部電極(207)。本發明者開發出之ASB-ALD法中，可以減少摻雜Al之ALD每次循環的Al量，並可以良好保持位於Al摻雜層之上下的ZrO膜之結晶的連續性，並可提升耐熱性。其結果，比起以往 之電容器，以相同洩漏電流實現小的等效氧化膜厚(EOT：以等效之二氧化矽(SiO2、比介電常數：3.9)之膜厚表示每單位面積之電容值)。作為ASB-ALD法所使用之鋯(Zr)之前驅物，揭示有「環戊二烯．三(二甲胺基)鋯」或「甲基環戊二烯．三(二甲胺基)鋯」，作為鈦(Ti)之前驅物，揭示有「甲基環戊二烯．三(二甲胺基)鈦」。
再者，藉由本發明者申請之專利文獻6(日本特開2012-248813號公報)中，揭示有在非晶質鋯膜上，使用甲基環戊．三(二甲胺基)鈦當作鈦原料藉由ALD法形成非晶質之氧化鈦(TiO)膜，以300℃以上之溫度進行熱處理之特定條件下，取得具也高介電常數之甲基結晶構造的TiO膜。
於將光微影之解像限界所規定之最小加工尺寸設為F之時，F為25nm水準之後的DRAM用電容器，要求EOT為0.75nm以下之電容器。再者，保證可靠性之90℃的洩漏電流(漏電流)在±1V之施加電壓要求10(fA/cell)以下。並且，在實際的裝置上，各記憶單元被要求具有以更新間隔決定之某一定值以上之記憶保持時間(retention time)。即是，要求EOT，洩漏電流少之可靠性高的電容器。
就以絕緣膜之洩漏電流之種類而言，可考慮肖特基電流、普爾夫倫克爾(Pool-Frenkel)電流或穿隧電流等，但是於假設肖特基障壁足夠高，且無缺陷之理想介電體膜之情況下，福勒-諾德漢穿隧(Fowler-Nordheim Tunneling)或直接穿隧(Direct tunneling)電流等之穿隧電流為重要。
穿隧電流非常依存於膜厚，當低於某膜厚時，急遽增大，但是為了滿足上述洩漏電流之規格，介電體膜全體之膜厚在經驗上即使最低也需要5nm以上。
在專利文獻1所記載之電容器之形成方法中，也如專利文獻1之中所示般，氧化鋯之比介電常數僅成為20~25。該原因可想在介電體膜中，介電常數低之非晶質，或密度低且介電常數也低之立方晶之微結晶為支配性。如此一來，將非晶質或微結晶之氧化鋯設為介電體膜之時，因在介電體膜幾乎不隨著上部電極形成時之熱負載引起的裂紋或針孔等之問題，故取得比較良好之洩漏電流特性。但是，因該係低的介電常數，難以取得小的EOT。
例如，藉由專利文獻1之方法，可考慮疊層氧化鋯(比介電常數25)和氧化鋁膜(比介電常數9)之介電體膜。此時，將比介電常數大的氧化鋯膜之厚度設為較氧化鋁之膜厚厚，跟相同物理膜厚比較，可以成為小的EOT。當將氧化鋁之膜厚以專利文獻1所示之最小膜厚設成0.5nm時，其氧化鋁之EOT大約成為0.22nm。當以比介電常數25之氧化鋯形成剩下的物理膜厚4.5nm時，氧化 鋯部分之EOT大約成為0.70nm。因此，氧化鋁和氧化鋯之疊層介電體膜之EOT成為0.92nm，無法滿足目標之EOT：0.75nm以下。假設即使在將氧化鋁之膜厚設為零，成為比介電常數25之氧化鋯單膜之介電體膜(5nm)之情況時，EOT成為0.78nm可以滿足目標。
專利文獻2使用依序疊層ALD-ZrO膜、ALD-AlO膜及ALD-TiO膜之疊層膜，當作構成電容器之介電體膜30。期待藉由使用高介電常數之TiO膜，可以縮小電容器之EOT。但是，在專利文獻2並無任何記載規定各膜之厚度或結晶性、熱處理溫度等之電容器之特性的詳細條件。僅記載使用發明所揭示之半導體製造裝置而成膜上述各膜之條件。因此，具有怎樣的特性的電容器被形成並不明確。如習知般，TiO膜係在結晶化之階段，構成金紅石結晶構造和銳鈦礦結晶構造中之任一者。金紅石結晶構造表示如80以上之極高的介電常數，銳鈦礦結晶構造僅表示40左右之介電常數。通常之氧化鈦膜係在結晶化之過程中，經過銳鈦礦結晶構造錯位成金紅石結晶構造，錯位至金紅石結晶構造需要700℃以上之高溫。如發明者申請之專利文獻6所記載般，若無至少在基底以特定之結晶構造所構成之材料上形成TiO膜，則難以在低溫使TiO膜朝金紅石結晶構造結晶化。在專利文獻2所記載之電容器中，在極安定之非晶質絕緣膜之AlO膜上，形成TiO膜，在該狀態下，即使施予熱處理，也難以取得金紅石結晶構造之TiO膜。
在上述之專利文獻1中，為了取得小的EOT，必須要AlO膜或ZrO膜之薄膜化，和藉由ZrO膜之結晶化的高介電常數化。但是，若藉由本發明者之實驗，當使專利文獻1所記載之電容器之介電體薄膜化時，難以使ZrO膜結晶化，無法縮小EOT。再者，在薄膜化之狀態下，為了使ZrO膜結晶化，必須進行高溫、長時間之熱處理，產生耐熱性不足，洩漏電流增大之問題。本發明者研究各種迴避如此之問題之結果，如專利文獻3~5所記載般，找出在介電體膜和上部電極之間及下部電極和介電體膜之間設置由TiO膜所構成之保護膜為有效。
例如，當使用專利文獻4或專利文獻5所示之技術時，可以對ZrO膜賦予在專利文獻1之方法中無法取得之比介電常數，並且也可以賦予熱安定性。即是，在本發明者之調查中，在下部電極上形成0.4nm以上之TiO膜，並且將ZrO膜形成膜厚為4nm以上，並且含在其中作為雜質之AlO，在以例如Al/(Al+Zr)所示之Al濃度為0~10%左右之時，可以取得32~38以作為比介電常數。該也如專利文獻4中所示般，在下部電極上形成TiO膜之後，藉由進行ZrO膜之成膜，提升ZrO膜之結晶性，並且藉由密度變高，增加介電常數高之正方晶的比例。針對比介電常數為38之氧化鋯膜，進行與在專利文獻1中所進行之試算相同的試算時，為了抑制穿隧電流，其物理膜厚最低限需要5nm之時，EOT大約成為0.51nm。該係充分滿足目標之EOT0.75nm。另外，即使關於洩漏電流，也 在藉由以平坦電容器或少數之立體電容器等所構成之試驗元件群(TEG：Test element group)基礎的評估確認出大幅度減少。
如上述般，在專利文獻3、4、5中，在下部電極和介電體之間配置由氧化鈦所構成之第2保護膜，並在介電體和上部電極之間配置由氧化鈦所構成之第1保護膜。針對專利文獻3、4、5所揭示之第2保護膜及第1保護膜之效果，整理如下。
首先，第2保護膜具有改善介電體膜和下部電極之密接性，防止介電體膜剝落而成為不良，並且改善為氧化鋯之介電體膜之結晶性，提高其介電常數的效果。例如，專利文獻1揭示有在氮化鈦上直接形成氧化鋯之時，氧化鋯膜之比介電常數成為20~25。即使在本發明者之研究中，也確認出大概重現。該係暗示介電體膜為非晶質或介電常數低之立方晶或是該些之混合狀態。另外，若藉由本發明之實驗時，如專利文獻4或專利文獻5所揭示般，可知在下部電極之上形成由氧化鈦所構成之第2保護膜後，形成以氧化鋯為主成分之介電體膜之時，容易取得比介電常數為32~38。
該係暗示在第2保護膜促進氧化鋯之結晶化和其結晶粒之生長的效果。
針對厚度6.6nm之氧化鋯膜，在下述表1表示比較具有第2保護膜(下部電極上之氧化鈦)之時，和無之時的X線繞射(XRD)之峰值強度之結果。並且，該些結果再 次表示專利文獻4之表1所示之退火前後之結果(修正樣本1之變化率)。樣本1具有在由厚度10nm之TiN膜所構成之下部電極上，依序形成含有約3at%之AlO氧化鋯膜及由厚度1nm之TiO所構成之第1保護膜之構成，樣本2具有在樣本1之構成下在下部電極和氧化鋯膜之間形成厚度0.5nm之TiO膜以當作第2保護膜的構成(參照專利文獻4之圖18)。如專利文獻4之圖16所示般，具有第2保護膜之樣本2的一方在成膜之後(as deposition)，繞射強度大，表示良好的結晶性。再者，如專利文獻4之圖17所示般，即使在450℃，6小時(N2氛圍)之退火後，具有第2保護膜之樣本2之一方成為大的峰值。即是，可知比起在下部電極上無第2保護膜之時，具有第2保護膜之一方，氧化鋯膜顯示出良好的結晶性。
再者，在峰值強度之退火前後之變化率，樣本1成為2.36，樣本2成為1.15。由於具有第2保護膜之一方變化率變小，故預測結晶性之變化少，即是由於成膜之後至形成上部電極為止之熱負載體(後述)引起的體積收縮小。 在專利文獻4中，對此舉出具有第2保護膜之一方對於上部電極形成之後的熱負載比較有耐性之一理由。
另外，第1保護膜具有在當作應力緩和層之介電體膜中難以產生裂紋或針孔之效果，或即使產生裂紋或針孔，如在玻璃工藝品等所使用之「內貫入」之技術般，具有裂紋或針孔之表面於上部電極形成時難以露出之效果。其結果，抑制上部電極被侵入至裂紋或針孔，可以抑制在電容器之上部電極和下部電極之間成為短路狀態。再者，因藉由第1保護膜之存在，介電體膜不會直接曝露於上部電極形成時之還原氛圍或腐蝕性氛圍，具有可以迴避在介電體膜中產生氧缺損之問題，或介電體膜本身被蝕刻之問題的效果。
例如，氮化鈦之上部電極之形成係在從製程溫度350℃至450℃藉由已知之ALD法或CVD法而被實施。通常，於開始成膜之前，基板被搬運至成膜裝置之反應室，接著被升溫至製程溫度，被保持基板溫度安定為止。之後，以特定之順序導入原料氣體至反應室而開始成膜。就以原料氣體而言，使用四氯化鈦(TiCl4)和氨(NH3)，此時，在氛圍中生成HCl、Cl2、H2、N2、NH4Cl等以當作副生成物。
在此，針對不設置第1保護膜，形成上部電極之情形予以說明。圖1表示在下部電極1001上依序形成由TiO所構成之第2保護膜1002、含有Al摻雜層1003a之ZrO膜所構成之介電體1003，之後，不設置第1保護膜，如 上述般形成上部電極1004之情形。在上部電極(TiN)1004之形成前所需之製程溫度溫度安定化之保持時間中，藉由其熱負載，進行介電體膜1003之結晶粒之生長，藉由隨此所引起之介電體膜1003之體積收縮，在介電體膜1003產生裂紋或針孔1005。在介電體膜1003存在裂紋或針孔之狀態下，當形成上部電極1004時，在裂紋或針孔1005內埋設有上部電極1004之一部分。由薄的TiO所構成之第2保護膜1002幾乎無當作介電體膜之功能，其結果，電容器幾乎成為短路狀態，無法發揮其功能。再者，若裂紋或針孔不會成為問題之水準，被曝露於TiN之成膜氛圍之介電體膜1003受到氧缺損1006之產生或蝕刻等之損傷，洩漏電流增加。在專利文獻3~5中，藉由設置第1保護膜，迴避上述問題。
但是，如上述般，當由立體構造所構成之千兆位階的製品適用在降低EOT及降低洩漏電流上具有效果之專利文獻4或專利文獻5之電容器時，在高溫動作環境之評估試驗中，有被觀察到單元單位之少數不良的情形。該少數不良係因存在介電體膜中之缺陷的微小洩漏而引起。於因缺陷所引起之洩漏電流大之時，藉由TEG基礎之I-V特性評估可容易判別良否，但是於洩漏電流微小之時，在藉由平坦電容器之TEG基礎的評估方法中難以判別。再者，例如即使為立體構造，匯集數萬個單元而測量洩漏電流之方法中，被平均化，仍難以觀察。即是，隨著微小洩漏之缺陷在平坦電容器或TEG基礎之評估方法中難以判 別，在適用/安裝於製品，較室溫高溫之動作環境中，首次以單元單位之少數不良被觀察到。
然後，藉由本發明者之研究，判定即使使用專利文獻4、專利文獻5之方法，亦有無法充分抑制該少數不良之情形。尤其，在裝置動作溫度超過90℃之評估試驗中，有以記憶保持時間短之單元而發現該不良之情形。藉由評估試驗而判定不良之單元係電子電路性地被置換成被冗長(redundancy)準備當作預備的正常單元。但是，該預備之單元也有限，並且因也被使用於藉由其他模式所進行的不良單元之置換，故少數不良之產生最終使全體之良率惡化，有改善的餘地。
鑒於上述課題，本發明之一實施型態的半導體裝置具有電容器，該電容器具備：被配置在半導體基板上之下部電極；至少覆蓋上述下部電極之表面的第2保護膜；覆蓋上述第2保護膜之表面，具有從與上述第2保護膜相向之上面朝膜厚方向進展之缺陷的介電體膜；埋設上述缺陷，至少具有由與上述介電體膜之主成分不同之絕緣體所構成之缺陷埋設膜的第3保護膜；覆蓋上述介電體膜及上述第3保護膜之第1保護膜；及覆蓋上述第1保護膜之上部電極。
若藉由本發明之半導體裝置時，即使在形成第1保護膜之前的階段，在介電體膜已產生裂紋等之缺陷時，藉由設置具有埋設缺陷之由絕緣體所構成之缺陷埋設膜的第3保護膜，可以迴避因洩漏電流所引起之少數不良產生。
601、601a、601b‧‧‧下部電極
601S‧‧‧下部電極上面
602、602a~c‧‧‧第2保護膜
602S‧‧‧第2保護膜上面
603‧‧‧介電體膜
603A‧‧‧氧化鋯膜
603B‧‧‧雜質(Al)摻雜層
603a‧‧‧第1介電體膜
603b‧‧‧第2介電體膜
603S‧‧‧介電體膜上面
604‧‧‧第3保護膜
604A‧‧‧平面保護膜
604B‧‧‧缺陷埋設膜
604S‧‧‧第3保護膜上面
604BS‧‧‧缺陷埋設膜上面
605‧‧‧第1保護膜
605S‧‧‧第1保護膜上面
606‧‧‧上部電極
607‧‧‧溝埋設上部電極
608‧‧‧平板電極
700‧‧‧半導體基板
701‧‧‧第2元件分離區域
702、702a、702b‧‧‧活性區域
703‧‧‧溝槽
704‧‧‧閘極絕緣膜
705‧‧‧閘極電極
706‧‧‧帽蓋絕緣膜
707、707a‧‧‧位元線擴散層
708‧‧‧雜質擴散層
708a‧‧‧第1電容擴散層
708b‧‧‧第2電容擴散層
709‧‧‧位元線
710‧‧‧第1層間絕緣膜
710a‧‧‧遮罩膜
710H‧‧‧位元線接觸孔
711‧‧‧覆蓋絕緣膜
712‧‧‧側壁絕緣膜
713‧‧‧第2層間絕緣膜
714‧‧‧電容接觸塞
714a‧‧‧第1電容接觸塞
714b‧‧‧第2電容接觸塞
730‧‧‧第1元件分離區域
圖1係表示說明不形成第1保護膜之先前技術之問題點的電容器之疊層構造的概略剖面圖。
圖2係說明實驗例使用之樣本之疊層構造的圖示。
圖3係表示在圖2之樣本中，將ZrOx膜之膜厚設為2nm之試料1之成膜後的as depo．膜，和以圖中所示之溫度退火的退火膜之藉由XRD法所取得的X射線繞射波形之分析結果。
圖4係表示在圖2之樣本中，將ZrOx膜之膜厚設為4nm之試料2之成膜後的as depo．膜，和以圖中所示之溫度退火的退火膜之藉由XRD法所取得的X射線繞射波形之分析結果。
圖5係表示在圖2之樣本中，將ZrOx膜之膜厚設為5nm之試料3之成膜後的as depo．膜，和以圖中所示之溫度退火的退火膜之藉由XRD法所取得的X射線繞射波形之分析結果。
圖6係表示以ALD法在氧化鈦膜上形成膜厚6nm之 氧化鋯膜之樣本表面的SEM像。
圖7係表示說明形成第1保護膜之先前技術之問題點的電容器之疊層構造的概略剖面圖。
圖8係表示本發明之第1實施型態例之電容器之疊層構造的概略剖面圖。
圖9係表示本發明之一實施型態之DRAM記憶單元之佈局之一例的俯視圖。
圖10係圖9之俯視圖中對應於A-A’線之剖面圖。
圖11(A)至圖11(G)係對應於圖10之半導體裝置之工程剖面圖。
圖12係連續性地進行介電體膜603和第3保護膜604之成膜之時的ALD流程圖。
圖13係針對以往技術之電容器和本發明之一實施型態例之TAZT構造之電容器，比較評估洩漏電流密度J(A/單元)，和等效氧化膜厚EOT(nm)之關係之結果的圖示。
圖14係表示針對以往技術和本發明之一實施型態之DRAM，比較資料保持時間之累積度數分佈之結果的圖示。
圖15係表示本發明之第2實施型態例之電容器之疊層構造的概略剖面圖。
圖16係表示本發明之第3實施型態例之電容器之疊層構造的概略剖面圖。
圖17係表示本發明之第4實施型態例之電容器之疊 層構造的概略剖面圖。
圖18係表示本發明之第5實施型態例之電容器之疊層構造的概略剖面圖。
以下，於說明第1實施型態之前，針對本發明者所實施之實驗例使用圖2~圖5予以說明。
(實驗例)
本發明者係於對上述少數不良施予對策之時，於進行各種實驗就之結果，知道在成為介電體膜之氧化鋯膜在成膜之後(as deposition，以下稱為「as depo.」)之階段已經結晶化。首先，本發明者針對氧化鋯膜，調查結晶性之膜厚依存性。
圖2為說明供給本實驗例之樣本的疊層構造之圖示，在Si基板2000上形成膜厚10nm之TiN膜2001以當作下部電極，在其上方形成膜厚0.5nm之由氧化鈦膜所構成之第2保護膜2002，又在第2保護膜2002上形成氧化鋯膜2003，將氧化鋯膜2003之膜厚設為2nm(試料1)、4nm(試料2)、5nm(試料3)。又，在圖3~5中，表示針對各試料，成膜後之as depo.膜和以圖中所示之溫度退火之退火膜之藉由XRD(X射線繞射：X-ray diffractometry)法所取得的X射線繞射波形之分析結果。表示因針對試料1之樣本，在通常之XRD法中訊號 強度小，故以敏感度更高的in plane-XRD法觀察之結果。並且，氧化鋯膜係使用以環戊二烯．三(二甲胺基)鋯以作為前驅物之ALD法而成膜。
從圖3~5之結果，確認出試料1(2nm)和試料2(4nm)之氧化鋯膜，在as depo.中為非晶質或微結晶之狀態，對於退火而首次出現XRD之繞射峰值，試料3(5nm)之氧化鋯膜不管成膜溫度為250℃之低溫，在as depo．已為繞射峰值。即是，在氧化鋯膜之生長過程中，判斷在膜厚從4nm增加至5nm之期間，當急速結晶化時，進行其結晶粒之生長。並且，針對膜厚4nm之as depo.之樣本，確認出即使以in plane-XRD法測量，也無法觀察到氧化鋯膜之結晶峰值。
在4nm以下，觀察到非晶質或微結晶之氧化鋯膜生長至5nm之膜厚，因進行結晶化，結晶粒生長之時，隨著體積之收縮，故即使不至藉由上部電極形成時之熱負載(350℃~450℃)而引起之程度，於形成第1保護膜之前，已在其表面側產生裂紋或針孔等之缺陷。
在此，接著使用掃描型電子顯微鏡(SEM：Scanning Electron Microscope)，嘗試介電體膜成膜後之表面觀察。
圖6係在形成於Si基板上之膜厚10nm之TiN膜上，藉由臭氧(O3)氛圍中之熱處理，氧化TiN表面，並且以已知之ALD法形成成為第2保護膜之氧化鈦膜之後，以具有10萬倍之倍率的SEM觀察在其氧化鈦膜上以ALD 法形成膜厚6nm之氧化鋯膜。
從圖6之結果，確認出於氧化鋯膜之表面成膜之後，已產生裂紋。
在產生如此之裂紋之狀態下，如專利文獻3~5所示般，推測當形成第1保護膜之氧化鈦膜時，埋設有在氧化鋯膜之表面形成氧化鈦膜之裂紋。圖7係根據圖6之結果，如專利文獻3~5所示般，表示形成有第1保護膜之狀態。就以提高由氧化鋯膜所構成之介電體膜503之介電常數而言，在下部電極501上形成由氧化鈦膜所構成之第2保護膜502，並在其上方形成氧化鋯膜503時，在氧化鋯膜503從4nm生長至5nm之期間急速結晶化時，進行其結晶粒之生長，並在成膜之後，在氧化鋯膜已存在裂紋506或針孔等之缺陷。在其狀態下，可想像因形成成為第1保護膜504之氧化鈦膜，故第1保護膜504之一部分進入裂紋506內。並且，因形成有第1保護膜504，故即使形成之後的TiN膜所構成之上部電極505，也不會有圖1所示之氧缺損1006之產生或蝕刻等之損傷。
氧化鈦膜以高介電常數之介電體膜被眾知，另外當作氧化物半導體使用也為眾知。本發明者想到如專利文獻4所記載般，因1nm以上之氧化鈦導體性地動作，即使在氧化鈦膜之膜厚薄之時，也做半導體性動作，故即使成為不至導體之氮化鈦進入裂紋內而引起的短路狀態之程度，在較室溫高溫之裝置動作溫度中，當作埋設於介電體膜之裂紋506之第1保護膜504的氧化鈦膜成為微小之洩漏路 徑，其結果，成為單元單位中之少數不良。即是，可想由於存在成為第2保護膜502之氧化鈦膜，促進氧化鋯膜503之結晶化之結果，助長了裂紋之產生。
於是，本發明之半導體裝置之構成具有電容器，該電容器具備：被配置在半導體基板上之下部電極，和至少覆蓋上述下部電極之表面的第2保護膜，和覆蓋上述第2保護膜之表面，具有從與上述第2保護膜相向之上面朝膜厚方向進展之缺陷的介電體膜，和埋設上述缺陷，至少具有從與上述介電體膜之主成分不同之絕緣體所構成之缺陷埋設膜的第3保護膜，和覆蓋上述介電體膜及上述第3保護膜之第1保護膜，和覆蓋上述第1保護膜之上部電極。
一般而言，「介電體」係以膜厚方向之介電常數被議論，「絕緣體」係被議論當作材料之絕緣性，指兩者為相同材料之情形。再者，如上述氧化鈦般，具有高介電常數，另外也有表示導體或半導體性特性之材料。本發明中，構成第3保護膜所含之缺陷埋設膜之絕緣體並無要求高的介電常數，但要求高的絕緣性。另外，構成介電體膜之介電體要求比較高的介電常數，最佳介電常數係以25以上，更佳為30以上之介電體。或是，介電體膜如後述之DRAM般，於連續覆蓋複數之下部電極之情況下，以具有在下部電極間不短路之特定的絕緣性為佳。通常構成缺陷埋設膜之絕緣體使用與介電體膜之主成分(例如氧化鋯)不同之材料。構成缺陷埋設膜之絕緣體最佳為比起介電體膜之主成分，結晶化溫度較高的材料，更佳為即使形 成之後的第1保護膜、上部電極，也不會結晶化，成為非晶質之材料。第3保護膜雖然掩埋在膜厚方向進展之缺陷的缺陷埋設膜本身對介電體膜之介電常數幾乎無影響，但是於形成缺陷埋設膜之時，堆積在介電體表面之膜(以下，稱為平面保護膜)需要注意會影響至膜厚方向之介電常數。
再者，介電體膜具有從與上述第2保護膜對向之上面朝膜厚方向進展之缺陷。該缺陷為出現在成膜後之介電體膜表面之裂紋或針孔，從上面朝向膜厚方向(第2保護膜方向)延伸。該係於成膜時或成膜後，隨著介電體膜之結晶化之體積收縮，係被解放之上面側之一方較藉由第2保護膜被固定之下面側大。尤其，在本發明中，介電體膜之結晶性從上面至下面具有良好之連續性，在晶界中多發的該些缺陷從上面進展並延伸至下面附近。
當作本發明中之上述第1保護膜及第2保護膜，雖然可以使用與專利文獻4所記載之第1保護膜及第2保護膜同等之材料，但是以氧化鈦膜為佳。
以下，針對本發明之實施型態例，以具體例予以說明。
第1實施型態例 (半導體裝置)
在本實施型態例中，以構成DRAM(Dynamic Random Access Memory)之半導體裝置為一例予以說明。 但是，並不限定於DRAM，可適用於搭載電容器之半導體裝置全部。以下，使用圖8、圖9、圖10，針對本實施型態例之半導體裝置予以說明。圖8係記載在圖10所示之DRAM記憶體單元剖面圖之電容器C1、C2之內，抽出位於下部電極和上部電極之間的膜之構成，並放大的剖面圖。圖9係表示DRAM記憶體單元之佈局之一例的俯視圖。再者，圖10係圖9之俯視圖中對應於A-A’線之剖面圖。
最初，使用圖9及圖10，針對具有本實施型態例之電容器的半導體裝置予以說明。
首先，使用圖9之俯視圖，針對DRAM記憶體單元之佈局予以說明。並且，於DRAM之時，通常具有用以驅動記憶體單元之周邊電路區域，但是在圖9中省略記載。例如，在由p型之單晶矽所構成之半導體基板表面，配置延伸於X’方向(第1方向)之複數之第1元件分離區域730(730a、730b、730c)，和延伸於Y方向(第2方向)之複數之第2元件分離區域701(701a、701b)。依此，配置有以第1元件分離區域730a及730b和第2元件分離區域701a及701b包圍周圍之第1活性區域702a。再者，配置有以第1元件分離區域730b及730c和第2元件分離區域701a及701b包圍周圍之第2活性區域702b。第2活性區域702b成為經第1元件分離區域730b而與第1活性區域702a鄰接之構成。以將延伸於X’方向之第1及第2活性區域702a及702b分別予以3分割之方 式，配置延伸於Y方向之兩條溝槽，配置有埋設各個溝槽內之第1閘極電極705a、第2閘極電極705b。各個閘極電極跨越在整列配置於Y方向之複數活性區域而被配置，構成DRAM之字元線。
因第1活性區域702a及第2活性區域702b具有相同構成，故以下注重於第1活性區域702a而進行說明。藉由配置兩條閘極電極705a、705b，第1活性區域702a被分割成第1電容擴散層708a、位元線擴散層707a、第2電容擴散層708b。以第1電容擴散層708a、第1閘極電極705a、位元線擴散層707a構成第1電晶體Tr1。再者，以第2電容擴散層708b、第2閘極電極705b、位元線擴散層707a構成第2電晶體Tr2。在第1電容擴散層708a上配置第1電容器C1，在第2電容擴散層708b上配置第2電容器C2。再者，在以第1電晶體Tr1及第2電晶體Tr2所共有之位元線擴散層707a上，配置延伸於X方向(第3方向)之位元線709。即使針對第2活性區域702b也成為相同構成，在第3電容擴散層708c上具有第3電容器C3，在第3電容擴散層708d上具有第4電容器C4，在位元線擴散層707b上具有位元線609。
接著，參照圖10之剖面圖。本實施型態例之DRAM具有埋入閘極電極型之單元電晶體Tr1、Tr2。即是，成為字元線之閘極電極705a、705b被埋設在半導體基板700內。在該構成中，在半導體基板700之上面配置位元線709，在較位元線709上方經電容接觸塞714a、714b配置 有電容器C1及C2。第1電晶體Tr1係由覆蓋被配置在半導體基板700內之閘極溝槽703之內面的閘極絕緣膜704a，和隔著閘極絕緣膜704a埋設閘極溝槽703之下部的閘極電極705a，和第1電容擴散層708a，和位元線擴散層707a所構成。第2電晶體Tr2也成為相同之構成。貫通被配置在半導體基板700上之第1層間絕緣膜710，而配置有與位元線擴散層707a上連接之位元線709。設置有配置成覆蓋位元線709之第2層間絕緣膜713之第1電容接觸塞714a、第2電容接觸塞714b，配置有與各個電容接觸塞之上面連接之王冠型之第1下部電極601a、第2下部電極601b。在第1下部電極601a、第2下部電極601b之表面配置以連續膜構成的由氧化鈦所構成的第2保護膜602a、602b。並且，也在第2層間絕緣膜713之上面形成被形成在下部電極601之表面之第2保護膜602，以當作互相分斷之島狀第2保護膜602c。以覆蓋第2保護膜602之方式，順序疊層配置介電體膜603、第3保護膜604、第1保護膜605、上部電極606、溝埋設上部電極607、平板電極608。並且，在圖10中，雖然例示王冠型之電晶體構造，並不限定於此，即使為圓柱狀之電容器亦可。並且，為了迴避由於微細化，使電容器倒壞之問題，即使鄰接電容器間具有支持構造亦可。
接著，針對電容器之構成，使用圖8予以說明。本實施型態例之電容器主要之構成具備：下部電極601，和至少與下部電極601相接而覆蓋上面601S之第2保護膜 602，和與第2保護膜602相接覆蓋上面602S且具有在膜厚方向延伸之裂紋(缺陷)610之介電體膜603，和埋設上述缺陷且至少具有由絕緣膜所構成之缺陷埋設膜604B之第3保護膜604，和覆蓋上述介電體膜603及上述第3保護膜604之第1保護膜605，和與上述第1保護膜605相接而覆蓋表面605S之上部電極606。
在圖8之構成中，第3保護膜604成為又具有與缺陷埋設膜604B之上面相接，並且與介電體膜603相接而覆蓋上面603S(與第2保護膜602相向之面)的平面保護膜604A的構成。此時，第1保護膜605成為經平面保護膜604A而覆蓋介電體膜603之構成。並且，平面保護膜604A並不需要為連續之膜，即使介電體膜604之上面604S部分性露出亦可，因此即使第1保護膜605一部分與介電體膜604接合亦可。
就以另外的觀點而言，本實施型態例之半導體裝置之構成具備：被配置在半導體基板700上之下部電極601，和至少與下部電極601相接而覆蓋上面601S之第2保護膜602，和與第2保護膜602相接而覆蓋上面602S且具有在膜厚方向延伸之裂紋(缺陷)610之介電體膜603，和由與介電體膜603之主成分不同之絕緣體所構成之第3保護膜604，和與第3保護膜604相接而覆蓋上面604S之第1保護膜605，和與第1保護膜605相接而覆蓋上面605S之上部電極606，第3保護膜604之構成包含：位於介電體膜603之上面603S之平面保護膜604A，和以與平 面保護膜604A之一面(下部電極側之面)相接且從平面保護膜604A突出成埋設裂紋610之缺陷埋設膜604B。
說明更詳細之構成。下部電極601係由氮化鈦(TiN)膜所構成。配置成與下部電極601相接而覆蓋上面601S之第2保護膜602係由氧化鈦膜所構成。第2保護膜602之膜厚係以0.4~2.0nm之範圍為佳，以0.5~1.0nm之範圍為更佳。如圖10所示般，第2保護膜602在與下部電極601之上面601S相接之部分構成連續膜，但是在位於鄰接之電容器間的第2層間絕緣膜713上成為分斷成島狀之構成。
配置成與第2保護膜602相接而覆蓋上面602S之介電體膜603，係由具有在介電體膜603中具有至少1層之雜質摻雜層603B之氧化鋯膜603A所構成。雜質摻雜層之1層中的雜質原子之面密度以1.4E+14(atoms/cm2)未滿為佳，以1.0E+14(atoms/cm2)以下為更佳。作為雜質原子，可舉出鋁(Al)或矽(Si)等，以Al為佳。再者，以氧化鋯(ZrO)膜所構成之介電體膜603中所含之雜質原子之濃度，構成以鋯原子數Z和雜質原子數M之M/(Z+M)表示之M從0.2成為2%。並且，該雜質原子之濃度不含構成第3保護膜之Al或Si等之金屬原子。另外，於合併介電體膜和第3保護膜之時的鋯原子濃度，係將除鋯之外的金屬原子之數量設為M’之時，以Z/(Z+M’)表示之原子數比為80%以上為佳，以90%以上為更佳。上述從0.2至2%係指雜質摻雜層603B不成為 連續膜，在氧化鋯膜面內散佈氧化鋁(AlO)分子等之雜質分子。以下，針對當作雜質原子之Al之情形予以說明，將雜質摻雜層603B設為Al摻雜層603B。因此，夾著Al摻雜層603B而位於上下之氧化鋯膜603A在散佈AlO分子之部分接觸，氧化鋯膜603A之結晶生長涵蓋介電體膜603之全體而一面維持空間性之連續性一面同時進行。即是，Al摻雜層603B不會阻礙氧化鋯膜603A之結晶生長。
另外，上述專利文獻4之圖10所記載之TZAZT構造之電容器中之氧化鋁膜阻礙氧化鋯膜之結晶生長。TZAZT係指氧化鈦膜(T)/氧化鋯膜(Z)/氧化鋁膜(A)/氧化鋯膜(Z)/氧化鈦(T)所組成之構成。在專利文獻4所使用之氧化鋁膜並非在AlO分子間隔開之狀態下存在的本實施型態例之Al摻雜層，而係AlO分子以連續膜存在之氧化鋁膜。因此，在專利文獻4所記載之TZAZT構造之電容器中，夾著氧化鋁膜位於上下之氧化鋯膜在氧化鋁膜完全被分斷，無法保持結晶生長之連續性。即是，在專利文獻4中所使用之氧化鋁膜成為阻礙氧化鋯膜之結晶生長的主要原因。因此，在TZAZT構造中要取得高介電率有難處。
返回圖8之說明，介電體膜603之膜厚T1以將包含後述之第3保護膜604之平面保護膜604A之膜厚T2的合計膜厚Td設為5nm以上7nm以下為佳，並且又以設為5.3nm以上6nm以下為佳。在本實施型態例中，將介電體 膜603之膜厚T1設為5.0nm。
因在第2保護膜602上配置有厚度5.0nm之介電體603，故如上述般，在介電體之成膜中產生裂紋610。
以配置成與介電體膜603相接而覆蓋上面603S之第3保護膜604係由以氧鋁膜或氧化矽膜、氮化矽膜等之絕緣膜所構成。第3保護膜604係在介電體膜603之上面603S上設置成0.1nm以上之成膜厚度。該係在ALD法中，通常相當於2循環以上。再者，最佳為0.2nm以上，更佳為0.3nm以上之成膜膜厚。在此，設為約0.3nm。在較0.1nm薄之膜厚中，無法充分發揮埋設產生在介電體膜603之裂紋610的效果。另外，平面保護膜604A因對膜厚方向之介電率造成影響，故當變厚時，難以將電容器之電容保持在容許值。因此，以成為滿足容許範圍之電容的膜厚為佳。形成氧化鋁以作為第3保護膜之時，平面保護膜604A之膜厚設為1.0nm以下，以0.6nm以下為佳，以0.5nm以下為更佳。並且，成膜膜厚和平面保護膜604A之膜厚不一定要一致，一旦成膜至足夠缺陷修復之膜厚後，可以減少到被平面保護膜604A容許之膜厚。再者，缺陷埋設膜604B必須完全埋設缺陷(裂紋等)，於可以阻止由於缺陷侵入第1保護膜而形成洩漏路徑之情況下，即使缺陷埋設膜604B為不完全埋設缺陷之狀態亦可。例如，即使殘留第1保護膜形成用之Ti前驅物無法侵入之程度的間隙亦可。
如圖8所示般，第3保護膜604係由配置成與介電體 膜603之上面603S相接的平面保護膜604A，和從平面保護膜604A之背面突出成與平面保護膜604A相接，且埋設裂紋610的缺陷埋設膜604B所構成。再者，本實施型態例之第3保護膜604係以同一工程形成缺陷埋設膜604B和平面保護膜604A，並以同一材料所構成之絕緣膜來構成。但是，並不限定於此，如後述般，即使以分別以不同之工程所形成之同一材料所組成之絕緣膜來構成亦可。並且，即使藉由分別以不同之工程所形成之由不同材料組成的絕緣膜來構成亦可。
配置成與第3保護膜604相接而覆蓋上面604S之第1保護膜605係由氧化鈦膜所構成。第1保護膜605之膜厚係以0.4~3.0nm之範圍為佳，以0.5~1.0nm之範圍為更佳。在此，設為0.6nm。
配置成與第1保護膜605相接而覆蓋上面605S之上部電極606係由氮化鈦膜所構成。上部電極606之膜厚以4nm~10nm為佳。在此，設為7nm。
如上述般，本實施型態例之電容器依序疊層下部電極601、第2保護膜602、介電體膜603、第3保護膜604、第1保護膜605、上部電極606而構成。另外，在單純使本實施型態例之電容器構造上下顛倒之構造中，基本上構成第3保護膜604之氧化鋁膜等之絕緣體膜無促進構成介電體膜603之氧化鋯膜之結晶化或結晶粒之生長的作用。因此，難以構成介電率高之介電體膜603。即使假設藉由高溫退火使氧化鋁膜上之介電體膜603強制性地結晶化， 在其高溫退火產生之裂紋部分侵入構成第2保護膜602之氧化鈦膜，故降低洩漏電流之效果，只要不增加平面保護膜604A之膜厚，就不會被呈現。但是，若增大平面保護膜604A之膜厚，無法取得容許範圍之電容。
再者，在介電體膜603上，不配置第3保護膜604和第1保護膜605而配置上部電極606之時，如圖1所示般，可以容易想像易陷入短路狀態，實際上發明者藉由實驗確認接進於短路之不良。並且，僅在介電體膜603和上部電極606之間僅設置第3保護膜604之構造，要保持良好之特性有困難。於不設置第1保護膜605之時，在形成上部電極606之氛圍(包含Cl2或HCl、H2、NH3等之氣體)，極薄且非晶質之第3保護膜604比較容易被蝕刻，介電體膜603被曝露於上部電極606形成時之氛圍。其結果，在介電體膜603中，如圖1所示般產生氧缺損1006或產生蝕刻所造成之損傷，成為難以迴避洩漏電流之增大的電容器。
(半導體裝置之製造方法)
具有本實施型態例之電容器之半導體裝置之製造方法之特徵係於在介電體膜上形成屬於第1保護膜之氧化鈦膜之前，藉由成膜良質之絕緣體(氧化鋁或氧化矽)以作為第3保護膜，埋設裂紋或針孔(藉由ALD法進行的氣相浸漬，修復氣相浸漬(vapor-phase infiltration))，於修復(repair)之後，形成第1保護膜(氧化鈦)之方法。
以下，參照圖11，針對具有本實施型態例之電容器的半導體裝置之製造方法予以敘述。圖11(A)至圖11(G)係對應於圖10之工程剖面圖。
首先，如圖11(A)所示般，在半導體基板700內形成藉由第1及第2元件分離區域730、701所包含之活性區域702a。接著，全面藉由離子注入法導入n型雜質，並在活性區域702之表面形成雜質擴散層708。接著，如圖11(B)所示般，在半導體基板700上形成遮罩膜710A，並形成與活性區域702交叉而在Y方向延伸之溝槽703。並且，在其內面形成閘極絕緣膜704。藉由形成溝槽703，被形成在活性區域702a之表面的雜質擴散層708被分割成第1電容擴散層708a、位元線擴散層707及第2電容擴散層708b。接著，如圖11(C)所示般，覆蓋閘極絕緣膜704，並形成埋設溝槽703之下部的閘極電極705。閘極電極705係於成膜鎢等之金屬膜之後，蝕刻至雜質擴散層708之底部以下而形成。接著，如圖11(D)所示般，覆蓋閘極電極705之上面，並形成埋設溝槽703之上部的帽蓋絕緣膜706。接著，如圖11(E)所示般，在半導體基板700上殘存的遮罩膜710A，形成在位元線擴散層707之上面開口的位元線接觸孔710H。又對露出位元線接觸孔710H之位元擴散層707離子注入而藉由第1電容擴散層708a及第2電容擴散層708b，形成接合深的位元線擴散層707a。殘存的遮罩膜710A成為第1層間絕緣膜710。接著，如圖11(F)所示般，在含有位元線 接觸孔710H之全面形成金屬膜及絕緣膜。之後，對金屬膜進行圖案製作，形成在X方向延伸之位元線709及覆蓋絕緣膜711。接著，以側壁絕緣膜712覆蓋位元線之側面。接著，如圖11(G)所示般，在半導體基板700上形成第2層間絕緣膜713之後，形成與被形成在活性區域702a內之第1及第2電容擴散層708a及708b連接之導電性之電容接觸塞714(第1及第2電容接觸塞714a及714b)。之後，使在電容接觸塞714之上面分別電性連接而形成電容器C1、C2等。
(電容器之製造方法)
下部電極601(TiN)係藉由已知之CVD法或ALD法而形成。例如，可在例如溫度350℃至600℃之範圍形成例如TiCl4和NH3以當作反應氣體。下部電極601係藉由於形成成為模框之犧牲層間膜之後，形成圓筒體孔，並在圓筒體孔內形成TiN膜，並除去犧牲層間膜上之TiN膜，分離成各個下部電極601。之後，除去犧牲層間膜。並且，第2層間絕緣膜613之上面係由於犧牲層間膜除去時成為停止膜之材料所構成。
接著，在下部電極601上形成氧化鈦(TiO2)以當作第2保護膜602。膜厚係以從0.4nm至2.0nm為佳，更佳係設為0.5nm至1.0nm。就以形成方法而言，可以使用在臭氧(O3)等之氧化性之氛圍下對下部電極601進行熱處理之方法，或已知之ALD法等。
然而，於形成第2保護膜602之時，於使用ALD法之情況下，在相鄰之下部電極之間，即是第2層間絕緣膜713上也形成TiO2。因TiO2做半導體性動作，當TiO2厚時，因在鄰接之下部電極間洩漏，故下部電極601之表面熱氧化而形成某程度厚度的氧化鈦膜，所以以ALD法形成0.20nm以下之厚度的氧化鈦膜為佳。其結果，在下部電極601上，雖然將熱氧化的氧化鈦膜當作基底而連續形成ALD氧化鈦膜，但是在第2層間絕緣膜713上，因存在熱氧化之氧化鈦，故成為被分斷成島狀之構成(602c)。
並且，於僅以下部電極601之熱氧化形成第2保護膜602之時，當然在下部電極上僅生成TiO2，故不會有在鄰接之單元間產生洩漏電流之問題。但是，於藉由熱氧化形成TiO2之時，由於TiN之晶界引起氧擴散，下部電極之電阻過度上升，會有對電阻產生不良影響之情形。
再者，因於藉由熱氧化形成TiO2之時，因在第2層間絕緣膜713上不存在TiO2，故第2層間絕緣膜713上之介電體膜603之密接性產生問題，也有介電體膜603剝落之情形。
並且，就以促進由氧化鋯所構成之介電體膜603之結晶化和其結晶粒之生長，第2保護膜602之膜厚以0.4nm以上為佳。因此，第2保護膜602(TiO2)以藉由下部電極601(TiN)之熱氧化的形成，和藉由ALD法之形成的併用而形成為更佳。藉由下部電極(TiN)601之熱氧化 的TiO2形成可在相同反應室內，於藉由ALD之TiO2形成前實施，此時可以簡化工程。
在本實施型態例中，為了形成第2保護膜602，將下部電極601曝露30分鐘於包含250℃之O3的氛圍，使下部電極601之表面氧化，並形成0.4nm之TiO2之後，如此地在同一反應室內使用已知之ALD法，並追加形成相當於0.1nm之TiO2膜(合併0.5nm)。
在藉由ALD法之成膜中，作為Ti前驅物，於使用甲基環戊二烯．三(二甲胺基)鈦之時，因ALD成膜之每1循環之成膜率約0.1nm/循環，故以1至2循環為佳。在本實施型態例中，設為1循環。
作為Ti前驅物，並不限定於上述，即使使用其他Ti前驅物亦可。此時，調整ALD循環數以配合ALD之成膜率而成為目的之膜厚。
其結果，分別在下部電極601a、601b上形成0.5nm左右之氧化鈦所構成之第2保護膜602a、602b，和在電性分離鄰接之下部電極601a、601b間的第2層間絕緣膜713之上面形成相當於0.1nm之厚度的氧化鈦602c。
然而，假設將TiO2設為一分子時，因在計算上TiO2之1分子層之厚度為大約0.3nm，故0.1nm之TiO2實際不滿一分子層。因此，藉由在存在於鄰接之下部電極601a、601b間的第2層間絕緣膜713，和被形成在其上方之介電體膜603之間存在島狀之第2保護膜602c，可以改善密接性，並且保持鄰接之下部電極601a、601b間之 絕緣性。在本實施型態例中，如此一來，即使在不成為實際連續之膜的情況下，存在其層的情況下，為了方便起見，也視為「膜」或「層」。
接著，在第2保護膜602上形成以氧化鋯(ZrO2)為主成分之介電體膜603。就以成膜方法而言，可以使用在專利文獻3所示之已知的ALD法。在本實施型態例中，作為Zr之前驅物，使用環戊二烯．三(二甲胺基)鋯，在製程溫度250℃下實施。製程溫度可以使用220℃至280℃。作為氧化性之反應氣體，可以使用例如包含O3之氣體。
介電體膜603之厚度以包含後述之第3保護膜之厚度而設定成5.0nm以上為佳，又以成為5.5nm以上為佳。在本實施型態例中，將介電體膜603之膜厚設為5.0nm，第三保護膜604(氧化鋁)係以三甲基鋁(TMA)之ALD進行3循環(相當0.3nm)，合併成為5.3nm。
如上述之圖3、4所示般，於介電體膜603之膜厚為4nm以下之時，氧化鋯為非晶質，或是在XRD中不表示峰值之微結晶，超過4nm生長至5nm，結晶化，和其結晶粒之生長進行而以XRD表示明確之峰值。然後，隨此引起介電體膜603之體積收縮，如圖8所示般，產生從上面603S在厚度方向發展之裂紋或針孔等之缺陷610。
再者，即使在介電體膜603，為了提高熱穩定性，調整結晶化之程度，雜質係以Al或Si作為雜質而加以摻雜亦可。在本實施型態例中，使用專利文獻5所示之ASB- ALD法，如圖8所示般，將Al摻雜層603B以均等分配插入至介電體膜603之膜厚方向之4處。
該雜質之濃度可以藉由在介電體膜603之成膜中進行的ASB-ALD的摻雜次數而進行控制。例如，在本實施型態例中，使用ASB-ALD法對氧化鋯膜603A之厚度進行4次之Al摻雜，均等分配導入至介電體膜603之膜厚方向。此時，以介電體對膜603全體觀看到的情況的以Al/(Al+Zr)表示之Al之濃度大約2%。
另外，如後述般，不一定要以均等分配導入至膜厚方向，即使藉由在膜厚方向使間隔變化，在膜厚方向使濃度變化亦可。
若藉由發明者之研究，認為介電體膜603中含有之雜質進行平均化之雜質濃度高之一方進行結晶生長，其他若為相同條件，則有開始引起結晶粒生長之膜厚移至較厚的傾向。再者，即使超過5nm之相同膜厚之氧化鋯膜，成膜之後的XRD之峰值強度有雜質濃度高之一方之變小的傾向。
例如，對於膜厚7nm之ZrO2膜，以Al/(Al+Zr)表示之Al之濃度為3%、4%、6%之情形下進行比較之結果，可知在成膜之後(as depo.)中，明顯地雜質濃度高之一方XRD之繞射峰值變小，結晶粒之平均粒徑受到雜質濃度之影響。
再者，在上述三個雜質濃度中，在450℃、N2、6h之退火後中，任何水準也幾乎相同表示XRD之繞射峰值， 可知結晶粒之平均粒徑幾乎一致。即是，藉由雜質向介電體膜603之摻雜濃度或分佈，可以控制介電體膜603之成膜之後的結晶性，或裂紋/針孔產生之水準。
藉由增加雜質之濃度，於介電體膜603之成膜之後，以非晶質，製作出裂紋/針孔之產生也被抑制的狀態，為了在形成有第一保護膜605和上部電極606之後促進結晶化，也考慮進行比較高溫(例如，超過450℃之溫度)之退火的方法，實際上，當實施如此之方法時，與專利文獻1相同，介電率不僅不增加，介電體膜603在該時點(使促進結晶化之時點)也產生裂紋等之缺陷610。產生之缺陷610之表面形成懸鍵，此成為陷補集能階，在高溫(90~110℃)之裝置動作溫度形成洩漏路徑。
因此，不僅可以使介電體膜603緻密化，於形成第3保護膜604之前實施，在之後的製造工程中以盡量不避免施加熱負載為佳。具體而言，使不會超過450℃為佳，又以不會超過420℃為佳，又以不會超過400℃為佳。
再者，如專利文獻5所揭示般，使用通常之ALD法或Zr前驅物和Al前驅物之共吸附ALD法而進行雜質摻雜之情況下，在Al摻雜所使用之ALD之1循環中附著的Al之面密度過高，ZrO2之結晶生長無法越過其雜質摻雜區域。其結果，介電體膜603難以結晶化，介電率下降。
但是，使用專利文獻5所揭示之ASB-ALD法而進行摻雜之時，可藉由以往之ALD法減少在Al摻雜所使用之ALD之1循環中附著的Al之面密度，如此之雜質摻雜區 域(摻雜層)不會妨礙ZrO2之結晶化，於5nm程度之成膜之後，已成為進行結晶化和其結晶粒之生長之狀態，可藉由XRD以繞射峰值來確認(參照圖5)。
若依雜質濃度或成膜條件，介電體膜603於成膜後無充分結晶化之情況下，即使施予藉由氧化氛圍之熱處理，並進行結晶化和其結晶粒之生長亦可。依此，提高介電體膜603之結晶性，並使介電體膜603緻密化，並且即使在被控制之狀態下，企圖地使產生裂紋亦可。
再者，即使在介電體膜603結晶化之情況，以修復殘留在介電體膜603中之氧缺損的目的，或以更提更結晶性等之目的，即使因應所需，藉由氧化性氛圍施予熱處理亦可。氧化性氛圍的熱處理係可以在250℃至450℃進行，但是在350℃至420℃下進行更佳。尤其，於使用O3當作氧化劑之時，為了防止經存在於介電體膜603或介電體膜之裂紋、針孔，使得下部電極601異常被氧化，以在350℃至400℃進行為佳。
但是，因N2、Ar、He等之惰性氛圍，尤其在包含H2之還原性之氣體的氛圍下的退火，會在介電體膜603中激發氧缺損，故不理想。介電體膜603中之氧缺損形成陷補集能階，成為洩漏電流增大之原因。並且，超過500℃之長時間的熱處理因也在各層之界面開始互相擴散，故不理想。
接著，在結晶化之介電體膜603上藉由已知之ALD法形成氧化鋁以作為第3保護膜604。第3保護膜604使 用通常之ALD法，不使用ASB-ALD。
該工程係藉由以良質之絕緣膜埋設在介電體膜603產生之裂紋或針孔來修復缺陷，具有防止後述之第1保護膜605之氧化鈦侵入至裂紋或針孔內之目的。
第3保護膜604之膜厚從埋設裂紋或針孔之觀點來看，以較厚為佳，例如Al2O3比介電常數為9.0，再者，SiO2比介電常數為3.9，因小比介電常數32~38之ZrO2很多，故當將此增厚時，難以取得小的EOT。因此，無法任意增厚。
於以氧化鋁形成該第3保護膜604之情形，可以使用例如TMA和O3在220℃至400℃之範圍下進行。此時之成膜率係每ALD之1循環為0.09nm。
藉由本發明者之研究，可知在使用上述TMA和O3之ALD法的成膜中，若因應所需之修復水準，進行2至5循環可發揮充分之效果。此作為形成在介電體膜603之上面603S之膜厚，相當於0.18nm~0.45nm。
即是假設將Al2O3設為1分子之時，1分子層之厚度計算上約0.35nm，以4循環大約成為1分子層之厚度。
在本實施型態例中，使用通常之ALD法，以TMA和O3當作反應氣體，在250℃，形成3循環分(相當於0.27nm)。依此，形成由被形成在介電體膜603之上面的平面保護膜604A，和與上述平面保護膜604A相接且從上述平面保護膜604A突出成埋設上述裂紋610之缺陷埋設膜604B所構成之第3保護膜604。
藉由該第3保護膜604之裂紋、針孔之埋設，因如已述般，以氣相浸漬來進行，故藉由ALD順序進行的TMA對ALD反應室之供給步驟時間(摻雜時間)，以設定成比通常之ALD成膜長數倍(例如，2倍至10倍)為佳。具體而言，選擇例如60秒至600秒程度。
再者，藉由O3之氧化步驟為了供給至裂紋．針孔之深部也與TMA之供給步驟相同，以設定成較通常的ALD順序長為佳。為了抑制碳雜質等成為新的洩漏路徑，充分進行氧化步驟等之改質為重要。具體而言，與TMA相同選擇例如60秒至600秒程度。在本實施型態例中，TMA之摻雜時間使用120秒，O3之摻雜時間使用120秒。由於氣相浸漬所引起之缺陷的修復如已述般，必須於介電體膜603形成後，並且第1保護膜605形成前進行。再者，在使用其他絕緣體當作第3保護膜(缺陷埋設膜604A)之情況下也相同。
於達成上述修復水準之後，可以返回至通常之ALD成膜之摻雜時間，而成膜平面保護膜604A。再者，當不進行源氣體之沖洗而成膜空間中之前驅物也氧化時，成為CVD條件，亦可以提高1循環之成膜率。即是，可以分別以不同工程形成缺陷埋設膜604B和平面保護膜604A之由相同材料所構成之絕緣體來構成。
若藉由本發明者之研究，可知該氧化鋁之氣相浸漬在CVD法中，不顯示出充分之效果，需要以ALD法進行至至少達成修復水準。
於以與介電體膜603之成膜相同之溫度進行第3保護膜604之成膜時，即使在相同之反應室內連續性進行亦可，可簡化工程。再者，於使第3保護膜604之形成溫度較介電體膜603之形成溫度選擇高溫之情況下，藉由於第3保護膜604之成膜前，使介電體膜603曝露於氧化氛圍，兼作於介電體膜603成膜後因應所需所進行的在氧化氛圍下的熱處理，仍可以簡化工程。
圖12係連續性地進行介電體膜603和第3保護膜604之成膜之時的ALD流程圖。首先，工程[A]為氧化鋯膜603A之成膜步驟，將Zr源吸附-沖洗-氧化-沖洗當作1循環而重複至成為特定之膜厚。接著，工程[B]為藉由ASB-ALD法所進行的Al摻雜層603B之成膜步驟，將Zr源附著-沖洗-Al源吸附-沖洗-氧化-沖洗設為1循環。又，藉由將工程[A]、工程[B]重覆期待次數的工程[C]，形成介電體膜603。工程[C]之最終工程不經工程[B]而進行工程[A]。接著，工程[D]為第3保護膜604之ALD步驟，以Al源吸附-沖洗-氧化-沖洗設為1循環而重複期待次數。工程[B]之Zr源(Zr前驅物)具有可限制Al源(Al前驅物)之吸附位置之膨大官能基，可以適合使用上述環戊二烯．三(二甲胺基)鋯等。工程[A]之Zr源(Zr前驅物)並不特別限制，可以使用眾知之Zr前驅物。
接著，在第3保護膜604上形成由TiO2所構成之第1保護膜605。第1保護膜605具有於形成上部電極606之時抑制對介電體膜603和第3保護膜604造成損傷的動 作。第1保護膜605可以藉由已知之ALD法來形成。膜厚最佳設為0.4nm至3.0nm，又更佳設為0.6nm至2.0nm。在本實施型態例中，第1保護膜605之成膜使ALD法，使用甲基環戊二烯．三(二甲胺基)鈦當作Ti前驅物，使用O3當作氧化劑，以ALD成膜6循環形成膜厚約0.6nm。
接著，使用利用TiCl4和NH3氣體之已知的CVD法或ALD法形成上部電極606之TiN。膜厚以4nm~10nm為佳。成膜溫度以350℃至450℃為佳。在超過450℃之溫度下，有在介電體膜603等又產生新的裂紋之情形，所產生之裂紋之表面形成懸鍵而成為陷補集能階，有在高溫之裝置動作環境下仍成為微小之洩漏路徑之情形。再者，在較350℃低之溫度之情況下，殘留在TiN膜中之氯之濃度變高，有密接性引起問題之情形。於上部電極形成後，施加於電容器之熱負載設為450℃以下，較佳設為420℃以下，更佳設為400℃以下。在本實施型態例中，上部電極606之形成採用400℃之ALD法，設為膜厚7nm。
之後，以二硼烷、矽烷、鍺烷當作反應氣體將B-SiGe-Poly形成膜厚100nm以當作溝埋設上部電極607，並且藉由濺渡法形成鎢(W)以當作平板電極608。之後，使用已知的光微影技術和已知之乾蝕刻技術除去被形成在記憶體單元區域以外之區域的平板電極608及溝埋設上部電極607而形成電容器。如此所形成之電容器之EOT表示0.74nm，洩漏電流在90℃，±1V之施加電壓約 8fA/cell(8E-15A/cell)。
圖13係針對專利文獻4所記載之TZAZT構造之電容器(背景技術)和本實施型態例之TAZT構造之電容器(本發明)，對洩漏電流密度J(A/單元)和等效氧化膜厚EOT(nm)之關係進行比較評估之結果。因無法同時在相同半導體基板上同時製造TZAZT構造和TAZT構造，故一併表示分別形成在另外之半導體基板上之電容器之評估結果。橫軸所示之EOT因難以從立體構造之電容器直接測量，故與立體構造同時作製之面積從已知之平坦電容器之電容值算出。縱軸所示之洩漏電流密度J係於製作並聯連接100萬個圖10所示之王冠構造之電容器之一個並聯電容器之後，測量洩漏電流-施加電壓特性，並從+1V之施加電壓中之洩漏電流值換算成每一個的洩漏電流。洩漏電流之測量係在90℃之高溫下進行。
從圖13明顯可知，在TZAZT構造之以往技術中，無法取得滿足在90℃之高溫下，EOT為0.75nm以下，並且洩漏電流為1E-14(A/單元)以下之容許範圍的結果。另外，在TAZT之本實施型態例中，在90℃之高溫下EOT也為0.74nm中，取得洩漏電流密度滿足8E-15(A/單元)之容許範圍之結果。
再者，圖14為製作圖9及圖10所示之2G位元之DRAM，並與上述相同比較本發明之技術，和使用先前技術之時的資料保持時間之累積度數分佈。任一者皆為在90℃之高溫下的評估結果。如圖14所示般，表示出在先 前技術中，存在不滿足資訊保持時間(Retention Time)之規格的不良位元，當作DRAM半導體裝置並不適當。另外，表示於使用本發明之時，可以使不滿足資訊保持時間之規格的少數不良位元成為零，並且作為DRAM半導體裝置，具有良好特性。
第2實施型態例
在第1實施型態例中，如圖8所示般，第3保護膜604係以平面保護膜604A和缺陷埋設膜604B所構成。在本第2實施型態例之電容器中，如圖15所示般，不存在覆蓋介電體膜厚603之上面603S之平面保護膜604A，並且僅存在埋設裂紋(缺陷)610之缺陷埋設膜604B。第1保護膜605與介電體膜603之上面603S相接，並且成為與缺陷埋設膜604B之上面604BS相接之構成。並且，表示缺陷埋設膜604B之上面604BS與介電體膜603之上面603S成為同一面，但是並不限定於此，即使上面604BS稍微比上面603S後退亦可。
因此，本實施型態例之半導體裝置之構成具有電容器，該電容器具備：被配置在半導體基板上之下部電極601，和至少與下部電極601相接而覆蓋上面601S之第2保護膜602，和與第2保護膜602相接覆蓋上面602S且具有在膜厚方向延伸之裂紋(缺陷)610之介電體膜603，和埋設上述缺陷610且至少具有由絕緣膜所構成之缺陷埋設膜604B之第3保護膜604，和覆蓋上述介電體 膜603及上述第3保護膜604之第1保護膜605，和與上述第1保護膜605相接而覆蓋上面605S之上部電極606。
在本實施型態例中，在缺陷610以缺陷埋設膜604B被埋設之狀態下配置有第1保護膜605。因此，第1保護膜605不形成在缺陷610內，與第1實施型態例相同，可以抑制高溫下之洩漏電流的增大。並且，因在介電體膜603之上面603S不存在構成第3保護膜604之平面保護膜604A，故可以使EOT減少0.2nm左右，增加電容器之電容。
上述般之構成，例如於使用氧化鋁當作第3保護膜之時，以ALD法所形成之後的氧化鋁為非晶質狀態，比起結晶質之氧化鋁，可藉由含有氯之氣體電漿，容易蝕刻除去。即是，因被形成在介電體膜603之上面之平面保護膜604A之厚度比起埋設缺陷之缺陷埋設膜604B之介電體膜603之膜厚方向之厚度，相對性比較薄，故可以僅選擇性除去平面保護膜604A。再者，於使用氧化矽或氮化矽當作第3保護膜之時，藉由SF6或HF氛圍可以容易進行蝕刻。
第3實施型態例
在第1及第2實施型態例中，使用利用ASB-ALD法在介電體膜603之膜厚方向均等分配配置雜質摻雜層之構成以當作介電體膜603。在本第3實施型態例中，如圖16 所示般，並非在膜厚方向均等分配以ASB-ALD法所形成之雜質摻雜層603B之配置，而係使用在介電體膜603中偏向之構成。即是，介電體膜603係由與被配置在下部電極601之上面的第2保護膜602之上面接合，不含有雜質之第1介電體膜603a，和與第1介電體膜603a之上面接合，含有雜質之第2介電體膜603b所構成。再者，在第2介電體膜603b中，雜質摻雜層603B均等地被配置在氧化鋯膜603A之膜厚方向。介電體膜603之缺陷係被缺陷埋設膜604B埋設，在第2介電體膜603b上面配置平面保護膜604A。成為在平面保護膜604A之上面配置第1保護膜605，又在其上面配置上部電極606之構成。
即使在本實施型態中，雜質摻雜層603B係以ASB-ALD法所形成，介電體膜之結晶化在膜厚方向全體進行。因此，藉由與第1及第2實施型態例相同，設成一面提高介電體膜603之介電率，一面以缺陷埋設膜604B埋設缺陷610之構成，可以抑止高溫下之洩漏電流之增大。並且，在本實施型態例中雖然在上部電極606側配置第2介電體膜603b，但是並不限定於此，即使在下部電極601側亦可。再者，即使使偏向於中央部分亦可。即使與第2實施型態例之圖15相同，設成除去平面保護膜604A之構成亦可。
第4實施型態例
在第3實施型態例中，表示使具有以ASB-ALD法形 成之雜質摻雜層603B之第2介電體膜603b偏向於介電體膜603中，並且在第2介電體膜603b中於膜厚方向均等分配配置第2介電體膜603b中之雜質摻雜層603B的構成。在本第4實施型態中，如圖18所示般，設成不均等分配含有雜質摻雜層603A之偏在介電體膜中之雜質摻雜層603A，在膜厚方向又偏在之構成。即是，本實施型態例之電容器係由與被配置在下部電極601之上面的第2保護膜602之上面相接，並具有雜質摻雜層603B之第1介電體膜603a，和與第1介電體膜603a之上面相接，且不含有雜質之第2介電體膜603b所構成，第1介電體膜603a含有之雜質摻雜層603B成為在第1介電體膜603a中不均等分配於膜厚方向，且配置間隔在膜厚方向不同之構成。其他構成與上述實施型態例相同。本實施型態例之構成即使與第2實施型態例之圖15相同，設成除去平面保護膜604A之構成亦可。
第5實施型態例
在第1至第4實施型態例中，成為在介電體膜603中至少含有以ASB-ALD法所形成之雜質摻雜層603B之構成。在本實施型態例中，如圖18所示般，設為在介電體膜603中不具有雜質摻雜層之構成。即是，在本第5實施型態中，藉由形成埋設在由氧化鋯膜603A之單層所構成之介電體膜603中所產生之缺陷610之缺陷埋設膜604B，也在介電體膜603之上面形成由相同材料所構成之 平面保護膜604A。如上述般，平面保護膜604A作為以通常之ALD法所形成之連續膜而存在。因此，在抑止洩漏電流之增大之觀點，可以當作在介電體膜603中配置該平面保護膜604A之雜質摻雜層603B的替代而發揮功能。此時，作為平面保護膜604A，以氧化鋁膜為佳，形成氧化矽膜或氮化矽膜作為缺陷埋設膜604B之時，如第2實施型態例所示般，可以從除去介電體膜表面之該些膜後，另外形成平面保護膜604A以當作氧化鋁膜。如此一來，可以將平面保護膜604A和缺陷埋設膜604B設為不同材料。例如，於形成氧化矽膜當作缺陷埋設膜604B之時，可以藉由使用三二甲氧基矽烷(SiH(Me2N)3)或二氯矽烷(SiH2Cl2)和臭氧(O3)之ALD法，於製程溫度300℃~400℃(二氯矽烷之時為350℃~400℃)形成0.1nm以上之膜厚之後，在SF6或HF氛圍下除去介電體膜603表面之氧化矽膜，之後，藉由ALD法在0.1~1.0nm之範圍形成氧化鋁膜之平面保護膜604A。上述之Si前驅物可以藉由氨(NH3)等之氮化氣體改質而成為氮化矽膜。與上述實施型態例相同，介電體膜603中之缺陷610因被缺陷埋設膜604B埋設，故在缺陷610內不會形成第1保護膜605。依此，可以抑止高溫下之洩漏電流之增大，並且不存在缺陷之部分的介電體膜603全體之洩漏電流可以藉由平面保護膜604A阻止增大。
再者，在上述說明中，雖然針對使用氮化鈦(TiN)當作電容器之上下電極之情形予以說明，但是被本發明並 不限定於此，高電容電容器可以使用能形成有用之MIM電容之其他金屬材料，尤其表示功函數大，例如Pt、Ru、RuO2等之5.1eV以上之高功函數的材料。實施型態例中所示之圓筒體型(王冠型)之下部電極以使用能藉由階梯覆蓋性優良之CVD法形成之TiN為佳。
601‧‧‧下部電極
601S‧‧‧下部電極上面
602‧‧‧第2保護膜
602S‧‧‧第2保護膜上面
603‧‧‧介電體膜
603A‧‧‧氧化鋯膜
603B‧‧‧雜質(Al)摻雜層
603S‧‧‧介電體膜上面
604‧‧‧第3保護膜
604A‧‧‧平面保護膜
604B‧‧‧缺陷埋設膜
604S‧‧‧第3保護膜上面
605‧‧‧第1保護膜
605S‧‧‧第1保護膜上面
606‧‧‧上部電極
610‧‧‧裂紋

Claims (37)

  1. 一種半導體裝置，其特徵在於：具有電容器，該電容器具備：被配置在半導體基板上之下部電極；至少覆蓋上述下部電極之表面的第2保護膜；覆蓋上述第2保護膜之表面，具有從與上述第2保護膜相向之上面朝膜厚方向進展之缺陷的介電體膜；埋設上述缺陷，至少具有由與上述介電體膜之主成分不同之絕緣體所構成之缺陷埋設膜的第3保護膜；覆蓋上述介電體膜及上述第3保護膜之第1保護膜；及覆蓋上述第1保護膜之上部電極。
  2. 如請求項1所記載之半導體裝置，其中，上述第3保護膜包含上述缺陷埋設膜，和覆蓋上述介電體膜之上述上面的平面保護膜。
  3. 如請求項2所記載之半導體裝置，其中，上述缺陷埋設膜和上述平面保護膜係以相同材料所構成。
  4. 如請求項1所記載之半導體裝置，其中，上述缺陷埋設膜係選自氧化鋁、氧化矽及氮化矽中之任一者的絕緣體。
  5. 如請求項1所記載之半導體裝置，其中，上述第1及第2保護膜係以氧化鈦為主成分。
  6. 如請求項5所記載之半導體裝置，其中，上述第1保護膜具有0.4~3.0nm之範圍的厚度，上述第2保護膜 具有0.4~2.0nm之範圍的厚度。
  7. 如請求項1所記載之半導體裝置，其中，上述介電體膜係以氧化鋯為主成分。
  8. 如請求項7所記載之半導體裝置，其中，以上述氧化鋯為主成分之介電體膜係以鋯原子數Z和雜質原子數M之M/(Z+M)所表示之M為2%以下。
  9. 如請求項8所記載之半導體裝置，其中，上述雜質在氧化鋯中存在於以面密度1.4E+14(atoms/cm2)未滿被摻雜之1層以上的雜質摻雜層中。
  10. 如請求項9所記載之半導體裝置，其中，以上述氧化鋯為主成分之介電體膜係與上述第2保護膜相接，且在由不添加雜質之氧化鋯膜所構成之4nm以下之第1介電體膜上，疊層由雜質被添加至面方向之氧化鋯膜所構成之第2介電體膜之構造，上述第1介電體膜和第2介電體膜和第3保護膜之合計之厚度為5nm以上7nm以下。
  11. 如請求項9所記載之半導體裝置，其中，以上述氧化鋯為主成分之介電體膜係與上述第2保護膜相接，且在以不均勻之間隔於面方向被添加複數層雜質之氧化鋯膜所構成之第1介電體膜上，疊層由不添加雜質之氧化鋯膜所構成之4nm以下之第2介電體膜的構造，上述第1介電體膜和第2介電體膜和第3保護膜之合計厚度為5nm以上7nm以下。
  12. 如請求項10或11所記載之半導體裝置，其中，上述缺陷貫通上述第2介電體膜，且進展至上述第1介電 體膜之至少一部分。
  13. 如請求項1所記載之半導體裝置，其中，上述電容器係上述介電體膜及第3保護膜合併之等效氧化膜厚EOT為0.75nm以下，並且在90℃的洩漏電流密度為1E-14(A/單元)以下。
  14. 一種半導體裝置，係具有電容器之半導體裝置，其特徵在於：上述電容器之構成至少包含：被設置成連接於半導體基板，且以氮化鈦為主成分之下部電極；被設置成與上述下部電極接合，且以氧化鈦為主成分之第2保護膜；被設置成與上述第2保護膜接合，並且以結晶化之氧化鋯為主成分，具有從與上述第2保護膜相向之上面朝膜厚方向進展之缺陷的介電體膜；埋設上述介電體膜中之缺陷，具有由無結晶化之絕緣體所構成之缺陷埋設膜之第3保護膜；覆蓋上述介電體膜，且被設置成與上述第3保護膜相接之以氧化鈦為主成分之第1保護膜；及被設置成與上述第1保護膜相接之以氮化鈦為主成分之上部電極。
  15. 如請求項14所記載之半導體裝置，其中，上述缺陷埋設膜係選自氧化鋁、氧化矽及氮化矽中之任一者的絕緣體。
  16. 如請求項14所記載之半導體裝置，其中，在上 述介電體膜中，具有1層以上在面方向包含與鋯不同之金屬雜質的雜質摻雜層。
  17. 如請求項16所記載之半導體裝置，其中，上述介電體膜係由不含上述雜質摻雜層之第一介電體膜，和包含上述雜質摻雜層之第二介電體膜所構成。
  18. 如請求項14所記載之半導體裝置，其中，上述第3保護膜包含在上述介電體膜和上述第1保護膜之間由膜厚0.1nm至1.0nm之範圍之氧化鋁所構成之平面保護膜。
  19. 如請求項14所記載之半導體裝置，其中，上述第1保護膜具有0.4~3.0nm之範圍的厚度，上述第2保護膜具有0.4~2.0nm之範圍的厚度。
  20. 如請求項14所記載之半導體裝置，其中，上述介電體膜和上述第3保護膜之膜厚之合計為5.0nm以上7.0nm以下。
  21. 一種半導體裝置之製造方法，係具備電容器之半導體裝置之製造方法，其特徵在於：上述電容器之形成方法至少包含：在半導體基板上形成以氮化鈦為主成分之下部電極的工程；在上述下部電極上形成以氧化鈦為主成分之第2保護膜的工程；在上述第2保護膜上形成以結晶化之氧化鋯為主成分之介電體膜的工程； 在上述介電體膜氣相浸漬絕緣體以作為第3保護膜的工程；接著上述氣相浸漬之工程，形成以氧化鈦為主成分之第1保護膜的工程；及在上述第1保護膜上形成以氮化鈦為主成分之上部電極的工程。
  22. 如請求項21所記載之半導體裝置之製造方法，其中，在上述介電體膜氣相浸漬絕緣體以作上述為第3保護膜的工程，係包含形成掩埋從上述介電體膜之上面朝膜厚方向進展之缺陷部的由上述絕緣體所構成之缺陷埋設膜的工程，和在上述介電體膜上面堆積由上述絕緣體所構成之平面保護膜的工程。
  23. 如請求項22所記載之半導體裝置之製造方法，其中，又包含於形成上述第1保護膜之前，除去上述介電體膜表面上之上述平面保護膜的工程。
  24. 如請求項21所記載之半導體裝置之製造方法，其中，形成以上述氧化鈦為主成分之第2保護膜的工程，至少包含氧化以上述氮化鈦為主成分之下部電極之表面的工程，和藉由ALD法形成氧化鈦之工程。
  25. 如請求項21所記載之半導體裝置之製造方法，其中，形成以上述氧化鋯為主成分之介電體膜的工程，包含形成在氧化鋯膜中以面密度1.4E+14(atoms/cm2)未滿被摻雜之1層以上之雜質摻雜層的工程。
  26. 如請求項25所記載之半導體裝置之製造方法， 其中，上述雜質摻雜層係在上述介電體膜中之鋯原子數Z和雜質金屬原子數M之M/(Z+M)表示之M濃度成為2%以下之範圍下形成複數層。
  27. 如請求項26所記載之半導體裝置之製造方法，其中，上述雜質摻雜層藉由包含下述步驟的ALD循環所形成：供給包含環戊二烯．三(二甲胺基)鋯或甲基環戊二烯．三(二甲胺基)鋯之第1源氣體以作為鋯前驅物，並吸附上述鋯前驅物之第1吸附步驟；和排出上述第1源氣體之第1沖洗步驟，和供給包含含有上述雜質金屬原子之前驅物的第2源氣體，並使藉由上述鋯前驅物而被限制之吸附側吸附包含上述雜質金屬原子之前驅物的第2吸附步驟；和排出上述第2源氣體之第2沖洗步驟；和氧化上述吸附的鋯前驅物和包含上述雜質金屬原子之前驅物的步驟。
  28. 如請求項25所記載之半導體裝置之製造方法其中，形成以上述氧化鋯為主成分之介電體膜之工程包含依序疊層不添加4nm以下之雜質的第1介電體膜，和添加雜質之第2介電體膜的工程，上述第1介電體膜和上述第2介電體膜和上述第3保護膜之合計厚度為5nm以下7nm以下。
  29. 如請求項21所記載之半導體裝置之製造方法，其中，又包含於形成上述介電體膜後，形成第3保護膜之前，在使上述介電體膜氧化性之氛圍下，以選自220℃至450℃之範圍的溫度施予熱處理之工程。
  30. 如請求項21所記載之半導體裝置之製造方法，其中，在上述介電體膜氣相浸漬絕緣體以作為上述第3保護膜之工程，係藉由原子層堆積法(ALD法)被實施。
  31. 如請求項30所記載之半導體裝置之製造方法，其中，以上述ALD法所實施之氣相浸漬在至少形成上述缺陷埋設膜之期間，將反應氣體之摻雜時間設為60秒~600秒。
  32. 如請求項30或31所記載之半導體裝置之製造方法，其中，作為上述第3保護膜，被氣相浸漬於上述介電體膜之絕緣體之主成分為氧化鋁。
  33. 如請求項32所記載之半導體裝置之製造方法，其中，上述氧化鋁藉由使用三甲基鋁和臭氧當作反應氣體的ALD法，在製程溫度220℃~400℃下被形成。
  34. 如請求項30或31所記載之半導體裝置之製造方法，其中，作為上述第3保護膜，被氣相浸漬於上述介電體膜之絕緣體之主成分為氧化矽。
  35. 如請求項34所記載之半導體裝置之製造方法，其中，上述氧化矽藉由使用三(二甲胺基)矽烷和臭氧當作反應氣體的ALD法，在製程溫度300℃~400℃下被形成。
  36. 如請求項34所記載之半導體裝置之製造方法，其中，上述氧化矽藉由使用二氯矽烷和臭氧當作反應氣體的ALD法，在製程溫度350℃~400℃下被形成。
  37. 如請求項21所記載之半導體裝置之製造方法， 其中，又包含於形成以上述氧化鈦為主成分之第1保護膜之工程之前，在使上述介電體膜氧化性之氛圍下，以選自220℃至450℃之範圍的溫度施予熱處理之工程。
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