TWI742529B - 半導體記憶裝置 - Google Patents
半導體記憶裝置 Download PDFInfo
- Publication number
- TWI742529B TWI742529B TW109103644A TW109103644A TWI742529B TW I742529 B TWI742529 B TW I742529B TW 109103644 A TW109103644 A TW 109103644A TW 109103644 A TW109103644 A TW 109103644A TW I742529 B TWI742529 B TW I742529B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- single crystal
- crystal semiconductor
- semiconductor layer
- memory device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 453
- 239000013078 crystal Substances 0.000 claims abstract description 396
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 239000010410 layer Substances 0.000 claims description 596
- 239000003054 catalyst Substances 0.000 claims description 56
- 229910052751 metal Inorganic materials 0.000 claims description 54
- 239000002184 metal Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 150000002431 hydrogen Chemical class 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 38
- 238000000034 method Methods 0.000 description 33
- 238000004519 manufacturing process Methods 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000000137 annealing Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 5
- 238000004381 surface treatment Methods 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
實施形態是提供一種使通道形成區域的電子移動率提升的半導體記憶裝置。
實施形態的半導體記憶裝置，係具備：
單結晶半導體基板；
底層，其係被設在單結晶半導體基板上；
層疊體，其係包含被交替地層疊於底層上的導電層、絕緣層及底層；
單結晶半導體層，其係延伸於與單結晶半導體基板的表面垂直的第1方向，貫通層疊體，一端位於比底層更靠單結晶半導體基板側，接觸於被凹陷的單結晶半導體基板的表面；及
記憶體膜，其係被設在單結晶半導體層與導電層之間，
單結晶半導體層的結晶方位與單結晶半導體基板的結晶方位為相同。
Description
本發明的實施形態是有關半導體記憶裝置。
[關聯申請案]
本申請案是享有以日本專利申請案2019-169870號(出願日：2019年9月18日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
在三維半導體記憶體等的半導體記憶裝置中，將多晶矽等的半導體層使用在通道形成區域的情形為人所知。
本發明所欲解決的課題是在於提供一種使通道形成區域的電子移動率提升的半導體記憶裝置。
實施形態的半導體記憶裝置，係具備：
單結晶半導體基板；
底層，其係被設在單結晶半導體基板上；
層疊體，其係包含被交替地層疊於底層上的導電層、絕緣層及底層；
單結晶半導體層，其係延伸於與單結晶半導體基板的表面垂直的第1方向，貫通層疊體，一端位於比底層更靠單結晶半導體基板側，接觸於被凹陷的單結晶半導體基板的表面；及
記憶體膜，其係被設在單結晶半導體層與導電層之間。
單結晶半導體層的結晶方位與單結晶半導體基板的結晶方位為相同。
以下，參照圖面說明有關實施形態。被記載於圖面的各構成要素的厚度與平面尺寸的關係、各構成要素的厚度的比率等是有與現物不同的情況。並且，在實施形態中，對於實質上相同的構成要素附上相同的符號，省略適當說明。
＜第1實施形態＞
圖1是用以說明半導體記憶裝置的構造例的模式圖，顯示包含半導體記憶裝置1的X軸、及與軸正交且與Y軸正交的Z軸之X-Z剖面的一部分。
半導體記憶裝置1是三維半導體記憶體的例子。半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。記憶體膜13、單結晶半導體層14及核心絕緣膜15是構成記憶體層。
單結晶半導體基板11是例如含有矽。不被限定於此，單結晶半導體基板11是亦可含其他的半導體材料。
在層疊體12中，在單結晶半導體基板11上是設有底層121。底層121是具有第1底層121a及第2底層121b。在單結晶半導體基板11上是設有第1底層121a。在第1底層121a上是設有選擇閘極線120。在選擇閘極線120上是設有第2底層121b。在第2底層121b上是交替地層疊導電層122與絕緣層123。另外，如圖25所示般，第2底層121b亦可接觸於絕緣層123。第1底層121a及第2底層121b是例如包含氧化矽膜、氮化矽膜。導電層122是構成閘極電極(字元線)。導電層122是與Z軸方向交叉，延伸於與單結晶半導體基板11的表面平行的方向(Y軸方向)。另外，在平行的方向是亦可也包含離平行方向±10度以內的方向(大致平行方向)。導電層122是包含例如含有硼等的雜質(摻雜劑)的摻雜矽層。絕緣層123是延伸於Y軸方向。絕緣層123是例如包含氧化矽膜。該等的膜及層是例如使用化學氣相成長(CVD)法或濺射等的方法來形成。
記憶體膜13是藉由在單結晶半導體層14與導電層122之間依序層疊區塊絕緣膜131、電荷蓄積層132及隧道絕緣膜133而形成。區塊絕緣膜131是例如包含氧化矽膜。電荷蓄積層132是例如包含氮化矽膜。或，形成浮動閘極時，電荷蓄積層132是例如含多晶矽。另外，在電荷蓄積層132與區塊絕緣膜131之間是亦可進一步設有未圖示的區塊絕緣膜。該進一步的區塊絕緣膜是介電常數比區塊絕緣膜131更大的高介電常數(High-k)材料，例如含鉿矽酸鹽(HfSiO)或鋯矽酸鹽(ZrSiO)。隧道絕緣膜133是例如包含具有氧化矽膜及氧氮化矽膜的層疊膜。該等的膜及層是例如使用CVD等的方法來形成。
單結晶半導體層14是構成通道形成區域，由於結晶方位與單結晶半導體基板11相同，因此具有高的電子移動率。只要結晶方位的差為±20度以內，便可視為相同的結晶方位。單結晶半導體層14是具備：第1單結晶半導體層141及第2單結晶半導體層142。第1單結晶半導體層141的一端是位於比第1底層121a更靠單結晶半導體基板11側，與被凹陷(recess)的單結晶半導體基板11的表面接觸。第1單結晶半導體層141的另一端是位於第2底層121b之間。第2單結晶半導體層142是一端會與第1單結晶半導體層141的另一端接觸。在第2單結晶半導體層142與導電層122之間設有記憶體膜13，形成記憶格。第2單結晶半導體層142是延伸於與單結晶半導體基板11的表面垂直的方向(Z軸方向)。
單結晶半導體層14是例如含有矽。單結晶半導體層14是含有與單結晶半導體基板11相同的半導體材料為理想，但亦可含有不同的半導體材料。單結晶半導體層14是更含有氫為理想。由於氫是使半導體層的單結晶化促進，因此可容易形成單結晶半導體層14。單結晶半導體層14的氫濃度是比單結晶半導體基板11的氫濃度更高為理想。在單結晶半導體層14是含有雜質。第1單結晶半導體層141的雜質濃度是比第2單結晶半導體層142的雜質濃度更高。第1單結晶半導體層141與第2單結晶半導體層142的界面是可依據雜質濃度不同來解析。第2單結晶半導體層142的雜質濃度是大概均一，但在與第1單結晶半導體層141的界面附近雜質濃度比記憶格附近高。雜質是例如硼。
核心絕緣膜15是例如被設成填埋開口124。換言之，在延伸於Z軸方向的第2單結晶半導體層142之間設有核心絕緣膜15。核心絕緣膜15是例如包含氧化矽膜。核心絕緣膜15是例如使用CVD等的方法來形成。
圖2~圖5是用以說明圖1所示的半導體記憶裝置的製造方法例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
圖1所示的半導體記憶裝置的製造方法例，首先如圖2所示般，形成具備被設於單結晶半導體基板11
上的底層121及被交替地層疊於底層121上的導電層122和絕緣層123之層疊體12，將底層121、導電層122及絕緣層123貫通而形成使被凹陷的單結晶半導體基板11的表面露出之開口124。
其次，如圖3所示般，在開口124中在被凹陷的單結晶半導體基板11的表面上形成第1單結晶半導體層141。第1單結晶半導體層141是藉由在單結晶半導體基板11上使半導體層磊晶成長來形成。
其次，如圖4所示般，利用CVD等的方法，藉由在開口124的內壁面上依序層疊區塊絕緣膜131、電荷蓄積層132及隧道絕緣膜133來形成記憶體膜13，在將記憶體膜13貫通而形成使第1單結晶半導體層141的一部分露出的開口之後，在第1單結晶半導體層141上形成非晶質半導體層142a。非晶質半導體層142a是例如非摻雜非晶質半導體層，例如含可適用於第2單結晶半導體層142的材料。非晶質半導體層142a是更含有氫為理想。藉此，可容易使非晶質半導體層142a單結晶化。非晶質半導體層142a是例如使用CVD等的方法來形成。
其次，將非晶質半導體層142a退火而使非晶質半導體層142a結晶化。由於非晶質半導體層142a是接觸於第1單結晶半導體層141，因此藉由退火，如圖5所示般，可形成具有與單結晶半導體基板11的結晶方位及第1單結晶半導體層141的結晶方位相同的結晶方位的第2單結晶半導體層142。退火是例如使用電爐來實施。退火溫度是低溫為理想，例如350℃以上600℃以下。退火時間是不特別加以限定，例如2小時以上。
然後，藉由化學機械研磨(CMP)等的表面處理，除去記憶體膜13及第2單結晶半導體層142的一部分，且形成核心絕緣膜15。藉由以上的工程，可製造圖1所示的半導體記憶裝置。
如以上般，本實施形態是利用具有與單結晶半導體基板11的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。Bit Cost Scalable(BiCS)三維半導體記憶體等的半導體記憶裝置是隨著高集成化而被要求抑制單元電流的降低。利用多晶矽等的多結晶半導體來構成通道形成區域時，按每個結晶粒，結晶方位不同，且存在結晶粒界，該等會使電子移動率降低，因此單元電流降低。對於此，藉由使用單結晶半導體層14來使通道形成區域的電子移動率提升。
作為使非晶質半導體層單結晶化的方法，有在非晶質半導體層添加鎳等的金屬觸媒而進行結晶化的方法為人所知。然而，就此方法而言，容易在半導體層中殘留金屬觸媒，例如有隧道絕緣膜的可靠度降低的情況。對於此，本實施形態是在單結晶半導體基板11上形成非晶質半導體層，將非晶質半導體層以低溫退火而形成單結晶半導體層14，藉此可在非晶質半導體層不添加金屬觸媒來形成單結晶半導體層14，因此可將單結晶半導體層14的金屬觸媒的濃度例如形成單結晶半導體基板11的金屬觸媒的濃度以下，可抑制隧道絕緣膜133的可靠度的降低。
＜第2實施形態＞
圖6是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。由於單結晶半導體基板11、層疊體12、記憶體膜13及核心絕緣膜15是與第1實施形態的單結晶半導體基板11、層疊體12、記憶體膜13及核心絕緣膜15相同，因此省略說明。
單結晶半導體層14是構成通道形成區域，由於結晶方位與單結晶半導體基板11相同，因此具有高的電子移動率。單結晶半導體層14是一端位於比底層121更靠單結晶半導體基板11側，接觸於被凹陷的單結晶半導體基板11的表面。單結晶半導體層14是貫通層疊體12，延伸於與單結晶半導體基板11的表面垂直的方向(Z軸方向)。在單結晶半導體層14與導電層122之間設有記憶體膜13。區塊絕緣膜131是接觸於被凹陷的單結晶半導體基板11的表面。與單結晶半導體層14接觸的區塊絕緣膜131的一部分是被設在電荷蓄積層132的一部分與單結晶半導體基板11之間。又，區塊絕緣膜131是被設於在單結晶半導體基板11上所設的底層121a與單結晶半導體層14之間。電荷蓄積層132是被設在區塊絕緣膜131與單結晶半導體層14之間。隧道絕緣膜133是被設在電荷蓄積層132與單結晶半導體層14之間。單結晶半導體層14的其他的說明是可適當援用第1實施形態的單結晶半導體層14的說明。
圖7及圖8是用以說明圖6所示的半導體記憶裝置的製造方法例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
圖6所示的半導體記憶裝置的製造方法例是與第1實施形態同樣地形成層疊體12及記憶體膜13，在將記憶體膜13貫通而形成使單結晶半導體基板11的一部分露出的開口之後，如圖7所示般在開口124中在單結晶半導體基板11上及記憶體膜13上形成非晶質半導體層14a。
非晶質半導體層14a是非摻雜非晶質半導體層，例如含可適用於單結晶半導體層14的材料。非晶質半導體層14a是更含有氫為理想。藉此，可使非晶質半導體層14a容易單結晶化。
其次，將非晶質半導體層14a退火而使非晶質半導體層14a結晶化。藉此，如圖8所示般，可形成具有與單結晶半導體基板11的結晶方位相同的結晶方位的單結晶半導體層14。退火條件是可適當援用第1實施形態的條件。
然後，藉由CMP等的表面處理，除去記憶體膜13及單結晶半導體層14的一部分，且形成核心絕緣膜15。藉由以上的工程，可製造圖6所示的半導體記憶裝置1。
如以上般，本實施形態是利用單層的單結晶半導體層14來構成通道形成區域。藉此可使電子移動率提升。又，由於本實施形態是可在非晶質半導體層14a不添加金屬觸媒來形成單結晶半導體層14，因此例如可抑制隧道絕緣膜133的可靠度的降低。
＜第3實施形態＞
圖9是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。由於單結晶半導體基板11、記憶體膜13及核心絕緣膜15是與第1實施形態的單結晶半導體基板11、記憶體膜13、及核心絕緣膜15相同，因此省略說明。
層疊體12是具備：選擇閘極線120、底層121、導電層122、絕緣層123、開口124、被設在單結晶半導體基板11上的層間絕緣層125、包含被設在層間絕緣層125上的單結晶層161的配線層126、及被設在層間絕緣層125上且接觸於單結晶層161的觸媒層127。底層121是被設在層間絕緣層125上。層間絕緣層125是例如包含氧化矽膜。層間絕緣層125是例如使用CVD等的方法來形成。選擇閘極線120是被設在第1底層121a與最接近單結晶半導體基板11或層間絕緣層125的導電層122之間。配線層126是與Z軸方向交叉且延伸於X軸方向，例如構成源極線。配線層126是例如使用CVD、濺射等的方法來形成。單結晶層161是例如含有矽。觸媒層127是含用以形成單結晶層161的金屬觸媒。金屬觸媒是例如含鎳。觸媒層127是例如使用濺射等的方法來形成。配線層126及觸媒層127是接觸於第1底層121a。層疊體12的其他的說明是可適當援用第1實施形態的層疊體12的說明。
單結晶半導體層14是構成通道形成區域，由於結晶方位與單結晶層161相同，因此具有高的電子移動率。單結晶半導體層14是在開口124中被設在單結晶層161上及記憶體膜13上。單結晶半導體層14是延伸於Z軸方向，接觸於單結晶層161。在單結晶半導體層14是含有雜質。單結晶半導體層14的雜質濃度是比配線層126(單結晶層161)的雜質濃度更高。單結晶半導體層14與單結晶層161的界面是可依據雜質濃度不同來解析。單結晶半導體層14的雜質是大概均一，但在單結晶層161附近雜質濃度比記憶格附近高。雜質是例如硼。單結晶半導體層14的其他的說明是可適當援用第1實施形態的單結晶半導體層14的說明。
圖10～圖14是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
圖9所示的半導體記憶裝置的製造方法例是如圖10所示般，在單結晶半導體基板11上形成層間絕緣層125、非單結晶層161a及第1底層121a，將第1底層121a加工而形成使非單結晶層161a的一部分露出的開口。層間絕緣層125是例如包含氧化矽膜。非單結晶層161a是非晶質或多結晶，例如含有矽。
其次，如圖11所示般，經由開口來蝕刻非單結晶層161a，形成接觸於非單結晶層161a的觸媒層127。
其次，將非單結晶層161a退火而一邊使觸媒層127的金屬觸媒擴散一邊形成單結晶層161，藉此如圖12所示般，形成包含單結晶層161的配線層126。將利用觸媒層127來使非單結晶層161a單結晶化的方法稱為Metal Induced Lateral Crystallization(MILC)。另外，在單結晶層161的形成後，亦可藉由例如可適用於第1底層121a的材料的層來填埋開口。
其次，如圖13所示般，在第1底層121a上依序層疊選擇閘極線120、第2底層121b、及被交替地層疊於底層121b上的導電層122和絕緣層123，且形成開口124而形成層疊體12，與第2實施形態同樣地形成記憶體膜13及非晶質半導體層14a。
其次，將非晶質半導體層14a退火而使結晶化。藉此，如圖14所示般，可形成具有與單結晶層161的結晶方位相同的結晶方位的單結晶半導體層14。退火條件是可適當援用第1實施形態的條件。
然後，藉由CMP等的表面處理，除去記憶體膜13及單結晶半導體層14的一部分，且形成核心絕緣膜15。藉由以上的工程，可製造圖9所示的半導體記憶裝置1。
如以上般，本實施形態是利用具有與單結晶層161的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此可使電子移動率提升。又，由於本實施形態是可在非晶質半導體層14a不添加金屬觸媒來形成單結晶半導體層14，因此例如可抑制隧道絕緣膜133的可靠度的降低。
本實施形態是可適當組合其他的實施形態。例如亦可藉由第1實施形態的第1單結晶半導體層141及第2單結晶半導體層142來構成單結晶半導體層14。
＜第4實施形態＞
圖15是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。由於單結晶半導體基板11、記憶體膜13及核心絕緣膜15的說明是與第1實施形態的說明相同，因此省略說明。
層疊體12是具備：選擇閘極線120、底層121、導電層122、絕緣層123、開口124、被設在單結晶半導體基板11上的層間絕緣層125、包含被設在層間絕緣層125上的單結晶層161與金屬層162的配線層126、及被設在層間絕緣層125上且接觸於單結晶層161的觸媒層127。底層121是被設在層間絕緣層125上。開口124是將底層121、導電層122及絕緣層123貫通於Z軸方向，且使配線層126的一部分從層間絕緣層125露出。層間絕緣層125是例如包含氧化矽膜。層間絕緣層125是例如使用CVD等的方法來形成。配線層126是與區塊絕緣膜131接觸。配線層126是例如構成源極線。單結晶層161是例如含有矽。單結晶層161是藉由與第3實施形態的單結晶層161相同的方法來形成。觸媒層127是含有用以形成單結晶層161的金屬觸媒。金屬觸媒是例如含鎳。金屬層162是接觸於單結晶層161。金屬層162是例如含銅。金屬層162是電阻比單結晶層161更低為理想。藉由形成金屬層162，可縮小配線層126的電阻。觸媒層127是例如使用濺射等的方法來形成。配線層126及觸媒層127是接觸於第1底層121a。層疊體12的其他的說明是可適當援用第1實施形態～第3實施形態的層疊體12的說明。
單結晶半導體層14是構成通道形成區域，由於具有與單結晶層161的結晶方位相同的結晶方位，因此具有高的電子移動率。單結晶半導體層14是在開口124中被設在單結晶層161上及記憶體膜13上。單結晶半導體層14是延伸於Z軸方向。單結晶半導體層14是藉由與第3實施形態的單結晶半導體層14相同的方法來形成。單結晶半導體層14的其他的說明是可適當援用第1實施形態～第3實施形態的單結晶半導體層14的說明。
如以上般，本實施形態是利用具有與單結晶層161的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此，可使電子移動率提升。又，由於本實施形態是可不在非晶質半導體層14a添加金屬觸媒來形成單結晶半導體層14，因此可抑制隧道絕緣膜133的可靠度的降低。又，可藉由在配線層126使用金屬層162來縮小配線層126的電阻。
本實施形態是可與其他的實施形態適當組合。例如亦可藉由第1實施形態的第1單結晶半導體層141及第2單結晶半導體層142來構成單結晶半導體層14。
＜第5實施形態＞
圖16是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。由於單結晶半導體基板11、記憶體膜13及核心絕緣膜15的說明是與第1實施形態的說明相同，因此省略說明。
層疊體12是具備：選擇閘極線120、底層121、導電層122、絕緣層123、開口124、被設在單結晶半導體基板11上的層間絕緣層125、包含被設在層間絕緣層125上的單結晶層161A與單結晶層161B的配線層126、及被設在層間絕緣層125上且接觸於單結晶層161的觸媒層127。底層121是被設在層間絕緣層125上。層間絕緣層125是例如包含氧化矽膜。層間絕緣層125是例如使用CVD等的方法來形成。配線層126是例如構成源極線。單結晶層161是例如含有矽。單結晶層161A是與觸媒層127分離且接觸於單結晶半導體層14。單結晶層161B是與單結晶層161A分離且接觸於觸媒層127。單結晶層161B是浮動狀態。觸媒層127是含有用以形成單結晶層161A及單結晶層161B的金屬觸媒。金屬觸媒是例如含鎳。觸媒層127是例如使用濺射等的方法來形成。配線層126及觸媒層127是接觸於第1底層121a。層疊體12的其他的說明是可適當援用第1實施形態的層疊體12的說明。
單結晶層161A及單結晶層161B是例如在第3實施形態中形成單結晶層161之後，藉由將單結晶層161加工分斷成單結晶層161A及單結晶層161B而形成。
如以上般，本實施形態是利用具有與單結晶層161的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此，可使電子移動率提升。又，由於本實施形態是可在非晶質半導體層14a不添加金屬觸媒來形成單結晶半導體層14，因此可抑制隧道絕緣膜的可靠度的降低。
而且，本實施形態是藉由將接觸於觸媒層127的單結晶層161B與接觸於單結晶半導體層14的單結晶層161A分斷，可抑制金屬觸媒擴散至單結晶半導體層14。因此，例如可抑制隧道絕緣膜133的可靠度的降低。
本實施形態是可適當組合其他的實施形態。例如亦可藉由第1實施形態的第1單結晶半導體層141及第2單結晶半導體層142來構成單結晶半導體層14。
＜第6實施形態＞
圖17是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、單結晶半導體層14及核心絕緣膜15。由於單結晶半導體基板11、記憶體膜13及核心絕緣膜15的說明是與第1實施形態的說明相同，因此省略說明。
層疊體12是具備：選擇閘極線120、底層121、導電層122、絕緣層123、開口124、被設在單結晶半導體基板11上的層間絕緣層125、包含被設在層間絕緣層125上的單結晶層161A，單結晶層161B，金屬層162A與金屬層162B的配線層126、及被設在層間絕緣層125上且接觸於單結晶層161的觸媒層127。底層121是被設在層間絕緣層125上。層間絕緣層125是例如包含氧化矽膜。層間絕緣層125是例如使用CVD等的方法來形成。配線層126是例如構成源極線。單結晶層161A是與觸媒層127分離且接觸於單結晶半導體層14。單結晶層161B是與單結晶層161A分離且接觸於觸媒層127。金屬層162A是與觸媒層127分離且接觸於單結晶層161A。金屬層162B是與金屬層162A分離且接觸於單結晶層161B。單結晶層161B及金屬層162B是浮動狀態。金屬層162A及金屬層162B是例如含銅。金屬層162A及金屬層162B是電阻比單結晶層161更低為理想。藉由形成金屬層162A及金屬層162B，可縮小配線層126的電阻。觸媒層127是含有用以形成單結晶層161A及單結晶層161B的金屬觸媒。金屬觸媒是例如含鎳。觸媒層127是例如使用濺射等的方法來形成。配線層126及觸媒層127是接觸於第1底層121a。層疊體12的其他的說明是可適當援用第1實施形態的層疊體12的說明。
單結晶層161A、單結晶層161B、金屬層162A及金屬層162B是例如在第4實施形態中形成單結晶層161及金屬層162之後，藉由將單結晶層161及金屬層162加工分斷成單結晶層161A及金屬層162A與單結晶層161B及金屬層162B而形成。
如以上般，本實施形態是利用具有與單結晶層161的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此，可使電子移動率提升。又，由於本實施形態是可在非晶質半導體層14a不添加金屬觸媒來形成單結晶半導體層14，因此可抑制隧道絕緣膜的可靠度的降低。
而且，本實施形態是藉由將接觸於觸媒層127的單結晶層161B與接觸於單結晶半導體層14的單結晶層161A分斷，可抑制金屬觸媒擴散至單結晶半導體層14。因此，可抑制隧道絕緣膜133的可靠度的降低。
本實施形態是可適當組合其他的實施形態。例如亦可藉由第1實施形態的第1單結晶半導體層141及第2單結晶半導體層142來構成單結晶半導體層14。
＜第7實施形態＞
圖18是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12a、層疊體12b、記憶體膜13a、記憶體膜13b、包含第1單結晶半導體層141、第2單結晶半導體層142與第3單結晶半導體層143的單結晶半導體層14、核心絕緣膜15a、及核心絕緣膜15b。由於單結晶半導體基板11、層疊體12a、底層121、導電層122a、絕緣層123a、開口124a、記憶體膜13a、區塊絕緣膜131a、電荷蓄積層132a、隧道絕緣膜133a、及核心絕緣膜15a是分別與第1實施形態的單結晶半導體基板11、層疊體12、底層121、導電層122、絕緣層123、開口124、記憶體膜13、區塊絕緣膜131、電荷蓄積層132、隧道絕緣膜133、及核心絕緣膜15相同，因此省略說明。
層疊體12b是具備被交替地層疊於層疊體12a上的導電層122及絕緣層123b。導電層122b是例如構成閘極電極(字元線)。導電層122b是包含例如含有硼等的摻雜劑的摻雜矽層。絕緣層123b是例如包含氧化矽膜。開口124b是將導電層122b及絕緣層123b貫通於Z軸方向。導電層122b、絕緣層123b及開口124b的其他的說明是可適當援用第1實施形態的導電層122、絕緣層123及開口124的說明。
記憶體膜13b是藉由在第3單結晶半導體層143與導電層122b之間依序層疊區塊絕緣膜131b、電荷蓄積層132b及隧道絕緣膜133b而形成。區塊絕緣膜131b、電荷蓄積層132b及隧道絕緣膜133b的其他的說明是可適當援用第1實施形態～第6實施形態的區塊絕緣膜131、電荷蓄積層132及隧道絕緣膜133的說明。
第3單結晶半導體層143是一端會與第2單結晶半導體層142的另一端接觸。在第3第3單結晶半導體層143與導電層122b之間設有記憶體膜13b，形成記憶格。第3單結晶半導體層143是延伸於Z軸方向。另外，第3單結晶半導體層143的其他的說明是可適當援用第1實施形態～第6實施形態的單結晶半導體層14的說明。
核心絕緣膜15b是例如被設成填埋連通至開口124a的開口124b。換言之，在延伸於Z方向的第3單結晶半導體層143之間設有核心絕緣膜15。核心絕緣膜15b是例如包含氧化矽膜。核心絕緣膜15b是例如使用CVD等的方法來形成。
圖19及圖20是用以說明圖18所示的半導體記憶裝置的製造方法例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
圖18所示的半導體記憶裝置的製造方法例，首先如圖19所示般，以和第1實施形態同樣的方法，在單結晶半導體基板11上形成層疊體12a、記憶體膜13a、第1單結晶半導體層141、第2單結晶半導體層142及核心絕緣膜15a。
其次，如圖19所示般形成具備被交替地層疊於層疊體12a上的導電層122b及絕緣層123b之層疊體12b，將導電層122b及絕緣層123b貫通而形成使第2單結晶半導體層142的一部分露出之開口124b。
其次，如圖19所示般，藉由將區塊絕緣膜131b、電荷蓄積層132b及隧道絕緣膜133b依序層疊於開口124b的內壁面上而形成記憶體膜13b。
其次，在將記憶體膜13b貫通而形成使第2單結晶半導體層142的一部分露出的開口之後，如圖19所示般在開口124b中在第2單結晶半導體層142上形成非晶質半導體層143a。
非晶質半導體層143a是非摻雜非晶質半導體層，例如含可適用於第2單結晶半導體層142的材料。非晶質半導體層143a是更含有氫為理想。藉此，可使非晶質半導體層143a容易單結晶化。非晶質半導體層143a是例如使用CVD等的方法來形成。
其次，將非晶質半導體層143a退火而使非晶質半導體層143a結晶化。藉此，如圖20所示般，可形成具有與單結晶半導體基板11的結晶方位及第2單結晶半導體層142的結晶方位相同的結晶方位的第3單結晶半導體層143。退火是例如使用電爐來實施。退火條件是可適當援用第1實施形態的條件。
然後，藉由CMP等的表面處理，除去記憶體膜13b及第3單結晶半導體層143的一部分，且形成核心絕緣膜15b。藉由以上的工程，可製造圖18所示的半導體記憶裝置1。
如以上般，本實施形態是利用具有與單結晶半導體基板11的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此可使通道形成區域的電子移動率提升。又，由於本實施形態是可在非晶質半導體層142a及非晶質半導體層143a不添加金屬觸媒來形成單結晶半導體層14，因此例如可抑制隧道絕緣膜133的可靠度的降低。
當開口124a及開口124b過深時，若使非晶質半導體層142a單結晶化，則單結晶半導體層14恐有藉由遷移(migration)而分斷之虞。對於此，藉由分成複數的工程來形成單結晶半導體層14，可抑制分斷。
本實施形態是可與其他的實施形態適當組合。例如亦可與第2實施形態同樣地不形成第1單結晶半導體層141來構成單結晶半導體層14。
＜第8實施形態＞
圖21是用以說明半導體記憶裝置的其他的構造例的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
半導體記憶裝置1是具備：單結晶半導體基板11、層疊體12、記憶體膜13、包含第1單結晶半導體層141、第2單結晶半導體層142與第3單結晶半導體層143的單結晶半導體層14、及核心絕緣膜15。由於單結晶半導體基板11、層疊體12、底層121、導電層122、絕緣層123、開口124、記憶體膜13、區塊絕緣膜131、電荷蓄積層132、隧道絕緣膜133、第1單結晶半導體層141、第2單結晶半導體層142、及核心絕緣膜15是分別與第1實施形態～第7實施形態的單結晶半導體基板11、層疊體12、底層121、導電層122、絕緣層123、開口124、記憶體膜13、區塊絕緣膜131、電荷蓄積層132、隧道絕緣膜133、第1單結晶半導體層141、第2單結晶半導體層142、及核心絕緣膜15相同，因此省略說明。
第3單結晶半導體層143是被設在第2單結晶半導體層142上。第3單結晶半導體層143是延伸於Z軸方向。另外，單結晶半導體層14是亦可未具有第3單結晶半導體層143與第2單結晶半導體層142的界面。第3單結晶半導體層143的其他的說明是可適當援用第1實施形態～第7實施形態的單結晶半導體層14的說明。
圖22～圖24是用以說明圖21所示的半導體記憶裝置的其他的製造方法例的的模式圖，顯示半導體記憶裝置1的X-Z剖面的一部分。
圖21所示的半導體記憶裝置的製造方法例，首先如圖22所示般，以和第1實施形態同樣的方法，在單結晶半導體基板11上形成層疊體12、記憶體膜13、第1單結晶半導體層141及第2單結晶半導體層142。
與第1實施形態同樣地將非晶質半導體層142a退火時，若開口124過深，則如圖22所示般，非晶質半導體層142a的一部分不會單結晶化地殘存，有第2單結晶半導體層142變薄的情況。
對於此，如圖23所示般，在非晶質半導體層142a上及第2單結晶半導體層142上更形成非晶質半導體層143a而退火。藉此，如圖24所示般可形成使非晶質半導體層142a及非晶質半導體層143a結晶化而具有與單結晶半導體基板11的結晶方位及第1單結晶半導體層141的結晶方位相同的結晶方位的第2單結晶半導體層142及第3單結晶半導體層143。非晶質半導體層143a的其他的說明是可適當援用第7實施形態的非晶質半導體層143a的說明。退火條件是可適當援用第1實施形態的條件。
有藉由非晶質半導體層142a的退火來形成氧化矽膜等的氧化膜於第2單結晶半導體層142的表面的情況。此時，亦可在形成非晶質半導體層143a之前藉由乾蝕刻來除去被形成於第2單結晶半導體層142的表面的氧化矽膜等的氧化膜。
然後，藉由CMP等的表面處理，除去記憶體膜13、第2單結晶半導體層142及第3單結晶半導體層143的一部分，且形成核心絕緣膜15。藉由以上的工程，可製造圖21所示的半導體記憶裝置1。
如以上般，本實施形態是利用具有與單結晶半導體基板11的結晶方位相同的結晶方位的單結晶半導體層14來構成通道形成區域。藉此可使通道形成區域的電子移動率提升。又，由於本實施形態是可在非晶質半導體層142a及非晶質半導體層143a不添加金屬觸媒來形成單結晶半導體層14，因此例如可抑制隧道絕緣膜133的可靠度的降低。
當開口124過深時，若使非晶質半導體層142a單結晶化，則單結晶半導體層14恐有藉由遷移而分斷之虞。對於此，藉由分成複數的工程來形成單結晶半導體層14，可抑制分斷。
本實施形態是可與其他的實施形態適當組合。例如亦可與第2實施形態同樣地不形成第1單結晶半導體層141來構成單結晶半導體層14。
雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等新穎的實施形態是可以其他的各種的形態來實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是含在本發明的範圍或主旨，且含在申請專利範圍記載的發明及其均等的範圍。
1:半導體記憶裝置
11:單結晶半導體基板
12:層疊體
12a:層疊體
12b:層疊體
13:記憶體膜
13a:記憶體膜
13b:記憶體膜
14:單結晶半導體層
14a:非晶質半導體層
15:核心絕緣膜
15a:核心絕緣膜
15b:核心絕緣膜
120:選擇閘極線
121:底層
121a:第1底層
121b:第2底層
122:導電層
122a:導電層
122b:導電層
123:絕緣層
123a:絕緣層
123b:絕緣層
124:開口
124a:開口
124b:開口
125:層間絕緣層
126:配線層
127:觸媒層
131:區塊絕緣膜
131a:區塊絕緣膜
131b:區塊絕緣膜
132:電荷蓄積層
132a:電荷蓄積層
132b:電荷蓄積層
133:隧道絕緣膜
133a:隧道絕緣膜
133b:隧道絕緣膜
141:單結晶半導體層
142:單結晶半導體層
142a:非晶質半導體層
143:單結晶半導體層
143a:非晶質半導體層
161:單結晶層
161a:非單結晶層
161A:單結晶層
161B:單結晶層
162:金屬層
162A:金屬層
162B:金屬層
[圖1]是用以說明半導體記憶裝置的構造例的模式圖。
[圖2]是用以說明圖1所示的半導體記憶裝置的製造方法例的模式圖。
[圖3]是用以說明圖1所示的半導體記憶裝置的製造方法例的模式圖。
[圖4]是用以說明圖1所示的半導體記憶裝置的製造方法例的模式圖。
[圖5]是用以說明圖1所示的半導體記憶裝置的製造方法例的模式圖。
[圖6]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖7]是用以說明半導體記憶裝置的製造方法例的模式圖。
[圖8]是用以說明半導體記憶裝置的製造方法例的模式圖。
[圖9]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖10]是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖。
[圖11]是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖。
[圖12]是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖。
[圖13]是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖。
[圖14]是用以說明圖9所示的半導體記憶裝置的製造方法例的模式圖。
[圖15]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖16]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖17]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖18]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖19]是用以說明圖18所示的半導體記憶裝置的製造方法例的模式圖。
[圖20]是用以說明圖18所示的半導體記憶裝置的製造方法例的模式圖。
[圖21]是用以說明半導體記憶裝置的其他的構造例的模式圖。
[圖22]是用以說明圖21所示的半導體記憶裝置的製造方法例的模式圖。
[圖23]是用以說明圖21所示的半導體記憶裝置的製造方法例的模式圖。
[圖24]是用以說明圖21所示的半導體記憶裝置的製造方法例的模式圖。
[圖25]是用以說明半導體記憶裝置的其他的構造例的模式圖。
1:半導體記憶裝置
11:單結晶半導體基板
12:層疊體
13:記憶體膜
14:單結晶半導體層
15:核心絕緣膜
120:選擇閘極線
121:底層
121a:第1底層
121b:第2底層
122:導電層
123:絕緣層
124:開口
131:區塊絕緣膜
132:電荷蓄積層
133:隧道絕緣膜
141:單結晶半導體層
142:單結晶半導體層
Claims (18)
- 一種半導體記憶裝置，其特徵係具備： 單結晶半導體基板； 底層，其係被設在前述單結晶半導體基板上； 層疊體，其係包含被交替地層疊於前述底層上的導電層、絕緣層及前述底層； 單結晶半導體層，其係延伸於與前述單結晶半導體基板的表面垂直的第1方向，貫通前述層疊體，一端位於比前述底層更靠前述單結晶半導體基板側，接觸於被凹陷的前述單結晶半導體基板的表面；及 記憶體膜，其係被設在前述單結晶半導體層與前述導電層之間， 前述單結晶半導體層的結晶方位與前述單結晶半導體基板的結晶方位為相同。
- 如請求項1之半導體記憶裝置，其中，前述單結晶半導體層，係具有： 第1單結晶半導體層，其係一端位於比前述底層更靠前述單結晶半導體基板側，接觸於被凹陷的前述單結晶半導體基板的表面，另一端位於前述底層之間；及 第2單結晶半導體層，其係一端與前述第1單結晶半導體層的前述另一端接觸，在與前述導電層之間形成記憶格。
- 如請求項2之半導體記憶裝置，其中，前述第1單結晶半導體層的雜質濃度，係比前述第2單結晶半導體層的雜質濃度更高。
- 如請求項2之半導體記憶裝置，其中，在與前述第1單結晶半導體層的界面附近的前述第2單結晶半導體層的雜質濃度，係比在前述記憶格附近的前述第2單結晶半導體層的雜質濃度更高。
- 如請求項3或4之半導體記憶裝置，其中，前述雜質係包含硼。
- 如請求項2～4中的任一項所記載之半導體記憶裝置，其中，前述第2單結晶半導體層係延伸於前述第1方向。
- 如請求項2～4中的任一項所記載之半導體記憶裝置，其中，前述單結晶半導體層，係更具有一端與前述第2單結晶半導體層接觸的第3單結晶半導體層。
- 如請求項1～4中的任一項所記載之半導體記憶裝置，其中，在前述底層與最接近前述單結晶半導體基板的前述導電層之間更具備選擇閘極線。
- 一種半導體記憶裝置，其特徵係具備： 單結晶半導體基板； 層間絕緣層，其係被設在前述單結晶半導體基板上； 配線層，其係包含被設在前述層間絕緣層上的單結晶層； 底層，其係被設在前述層間絕緣層上； 層疊體，其係包含被交替地層疊於前述底層上的導電層、絕緣層及前述底層； 單結晶半導體層，其係延伸於與前述單結晶半導體基板的表面垂直的第1方向，貫通前述層疊體，一端接觸於前述配線層；及 記憶體膜，其係被設在前述導電層與前述單結晶半導體層之間， 前述單結晶半導體層的結晶方位與前述單結晶層的結晶方位為相同。
- 如請求項9之半導體記憶裝置，其中，更具備觸媒層，其係被設在前述層間絕緣層上，含有接觸於前述配線層的金屬觸媒。
- 如請求項10之半導體記憶裝置，其中，前述單結晶半導體層的前述金屬觸媒的濃度，係比前述單結晶層的前述金屬觸媒的濃度更低。
- 如請求項10或11之半導體記憶裝置，其中，前述單結晶層，係包含： 第1單結晶層，其係與前述觸媒層分離，且接觸於前述單結晶半導體層；及 第2單結晶層，其係與前述第1單結晶層分離，且接觸於前述觸媒層。
- 如請求項1～4或9～11中的任一項所記載之半導體記憶裝置，其中，前述單結晶半導體層，係含有氫， 前述單結晶半導體層的氫濃度，係比前述單結晶半導體基板的氫濃度更高。
- 如請求項9～11中的任一項所記載之半導體記憶裝置，其中，前述配線層的雜質濃度，係比前述單結晶半導體層的雜質濃度更高。
- 如請求項14之半導體記憶裝置，其中，前述雜質係包含硼。
- 如請求項9～11中的任一項所記載之半導體記憶裝置，其中，在前述底層與最接近前述層間絕緣層的前述導電層之間更具備選擇閘極線。
- 如請求項9～11中的任一項所記載之半導體記憶裝置，其中，前述記憶體膜係包含區塊絕緣膜，前述區塊絕緣膜係與前述配線層接觸。
- 如請求項9～11中的任一項所記載之半導體記憶裝置，其中，前述配線層，係與前述第1方向交叉，且延伸於與前述單結晶半導體層的表面平行的第2方向。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019169870A JP2021048256A (ja) | 2019-09-18 | 2019-09-18 | 半導体記憶装置 |
| JP2019-169870 | 2019-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202114072A TW202114072A (zh) | 2021-04-01 |
| TWI742529B true TWI742529B (zh) | 2021-10-11 |
Family
ID=74867836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109103644A TWI742529B (zh) | 2019-09-18 | 2020-02-06 | 半導體記憶裝置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20210082934A1 (zh) |
| JP (1) | JP2021048256A (zh) |
| CN (1) | CN112530952A (zh) |
| TW (1) | TWI742529B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023037567A1 (ja) * | 2021-09-09 | 2023-03-16 | キオクシア株式会社 | 半導体記憶装置 |
| JP2023044480A (ja) | 2021-09-17 | 2023-03-30 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| JP2023045293A (ja) * | 2021-09-21 | 2023-04-03 | キオクシア株式会社 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373400B2 (en) * | 2010-06-07 | 2016-06-21 | Samsung Electronics Co., Ltd. | Vertical structure semiconductor memory devices and methods of manufacturing the same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140912A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5178103B2 (ja) * | 2007-09-12 | 2013-04-10 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2010016165A (ja) * | 2008-07-03 | 2010-01-21 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP2010114360A (ja) * | 2008-11-10 | 2010-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20120085945A (ko) * | 2011-01-25 | 2012-08-02 | 김진선 | 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| JP2014093319A (ja) * | 2012-10-31 | 2014-05-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8933457B2 (en) * | 2013-03-13 | 2015-01-13 | Macronix International Co., Ltd. | 3D memory array including crystallized channels |
| JP2014179465A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR102154784B1 (ko) * | 2013-10-10 | 2020-09-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US9870945B2 (en) * | 2015-03-10 | 2018-01-16 | Sandisk Technologies Llc | Crystalline layer stack for forming conductive layers in a three-dimensional memory structure |
| US9960178B2 (en) * | 2015-03-13 | 2018-05-01 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US20170018564A1 (en) * | 2015-07-14 | 2017-01-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US9780108B2 (en) * | 2015-10-19 | 2017-10-03 | Sandisk Technologies Llc | Ultrathin semiconductor channel three-dimensional memory devices |
| US9728551B1 (en) * | 2016-02-04 | 2017-08-08 | Sandisk Technologies Llc | Multi-tier replacement memory stack structure integration scheme |
-
2019
- 2019-09-18 JP JP2019169870A patent/JP2021048256A/ja active Pending
-
2020
- 2020-02-06 TW TW109103644A patent/TWI742529B/zh active
- 2020-02-21 CN CN202010106222.7A patent/CN112530952A/zh not_active Withdrawn
- 2020-03-03 US US16/807,741 patent/US20210082934A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373400B2 (en) * | 2010-06-07 | 2016-06-21 | Samsung Electronics Co., Ltd. | Vertical structure semiconductor memory devices and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210082934A1 (en) | 2021-03-18 |
| TW202114072A (zh) | 2021-04-01 |
| CN112530952A (zh) | 2021-03-19 |
| JP2021048256A (ja) | 2021-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI742529B (zh) | 半導體記憶裝置 | |
| CN108807345B (zh) | 电容器及制造电容器和半导体器件的方法 | |
| US8476708B2 (en) | Semiconductor memory device having a circuit formed on a single crystal semiconductor layer with varied germanium concentration | |
| CN110310957A (zh) | 半导体存储器装置及制造半导体存储器装置的方法 | |
| US10312257B2 (en) | Semiconductor device and method for manufacturing the same | |
| US9887273B2 (en) | Semiconductor memory device | |
| US20140080297A1 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| JP2011198806A (ja) | 半導体記憶装置及びその製造方法 | |
| US11018217B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2019054068A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2019054220A (ja) | 半導体記憶装置 | |
| JP5676786B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JP5819570B1 (ja) | 半導体装置 | |
| US10964716B2 (en) | Semiconductor device and method of manufacturing same | |
| US20180122821A1 (en) | Method of manufacturing semiconductor device | |
| US9960179B2 (en) | Semiconductor memory device and method for manufacturing same | |
| US10269825B2 (en) | Semiconductor device and method for manufacturing same | |
| CN106340518B (zh) | 存储元件及其制造方法 | |
| JP2009010166A (ja) | 半導体装置およびその製造方法 | |
| TWI820631B (zh) | 半導體裝置、半導體記憶裝置及半導體裝置之製造方法 | |
| JP6556277B2 (ja) | 半導体装置 | |
| JP2016021594A (ja) | 半導体装置 | |
| TW202341446A (zh) | 三維記憶體元件 | |
| JP5928962B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| CN113228282A (zh) | 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺 |