KR20220043370A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 기술은 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 필링막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 상기 적층체를 관통하고, 상기 제1 채널막 및 상기 필링막 사이에 개재되는 제1 개재막; 상기 적층체를 관통하고, 상기 제2 채널막 및 상기 필링막 사이에 개재되는 제2 개재막; 상기 필링막, 상기 제1 및 제2 채널막들 및 상기 제1 및 제2 개재막들을 둘러싸는 메모리막을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 집적도가 향상된 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 필링막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 상기 적층체를 관통하고, 상기 제1 채널막 및 상기 필링막 사이에 개재되는 제1 개재막; 상기 적층체를 관통하고, 상기 제2 채널막 및 상기 필링막 사이에 개재되는 제2 개재막; 상기 필링막, 상기 제1 및 제2 채널막들 및 상기 제1 및 제2 개재막들을 둘러싸는 메모리막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 필링막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 및 상기 필링막, 상기 제1 채널막 및 상기 제2 채널막을 둘러싸는 메모리막을 포함하고, 상기 제1 채널막은 상기 필링막에 접하는 제1 접합면 및 제2 접합면을 포함하고, 상기 제1 접합면 및 상기 제2 접합면은 서로 이격될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 필링막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막; 상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 및 상기 필링막, 상기 제1 채널막 및 상기 제2 채널막을 둘러싸는 메모리막을 포함하고, 상기 필링막은 상기 제1 채널막에 접하는 제1 돌출부 및 제2 돌출부를 포함하고, 상기 제1 돌출부는 상기 메모리막에 접하는 제1 외측벽 및 상기 제1 채널막에 접하는 제1 접합면을 포함하고, 상기 제2 돌출부는 상기 메모리막에 접하는 제2 외측벽 및 상기 제1 채널막에 접하는 제2 접합면을 포함하고, 상기 제1 외측벽 및 상기 제2 외측벽은 서로 평행할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 적층체를 형성하는 단계; 상기 적층체를 관통하는 제1 홀을 형성하는 단계; 상기 제1 홀 내에 메모리막, 예비 채널막 및 예비 개재막을 순차적으로 형성하는 단계; 상기 예비 개재막을 식각하여 상기 예비 개재막을 복수개의 개재막들로 분리하는 단계; 상기 예비 채널막을 복수개의 채널막들로 분리하는 단계; 및 상기 개재막들 및 상기 채널막들과 연결되는 필링막을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 하나의 셀 플러그로 복수개의 스트링들을 구성함에 따라, 반도체 장치의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 2b는 도 2a의 A1-A1'선에 따른 단면도이다.
도 2c는 도 2a의 B1-B1'선에 따른 단면도이다.
도 2d는 도 2a의 C영역의 확대도이다.
도 3a, 4a, 5a 및 6a는 도 2a 내지 2d에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 3b는 도 3a의 A2-A2'선에 따른 단면도이다.
도 4b는 도 4a의 A3-A3'선에 따른 단면도이다.
도 5b는 도 5a의 A4-A4'선에 따른 단면도이다.
도 6b는 도 6a의 A5-A5'선에 따른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 8a, 8b, 8c 및 8d는 도 7에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 10a, 10b, 10c 및 10d는 도 9에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 12a, 12b, 12c 및 12d는 도 11에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 13은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 장치의 메모리 셀 어레이는 소스라인(SL) 및 비트라인(BL)과 연결되는 복수개의 스트링들(ST)을 포함할 수 있다.
스트링(ST)은 소스라인(SL)과 비트라인(BL) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 일 실시예에 있어서, 하나의 스트링(ST)에 포함되는 소스 선택 트랜지스터(SST)의 개수는 2개 이상일 수도 있다. 일 실시예에 있어서, 하나의 스트링(ST)에 포함되는 드레인 선택 트랜지스터(DST)의 개수는 2개 이상일 수도 있다. 하나의 스트링(ST)에 포함되는 메모리 셀들(MC)의 개수는 도시된 것에 제한되지 않을 수 있다.
소스 셀렉트 트랜지스터(SST)는 소스라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BL)에 연결될 수 있다. 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다.
소스 선택 트랜지스터(SST)는 소스 선택라인(SSL)과 연결될 수 있다. 드레인 선택 트랜지스터(DST)는 드레인 선택라인(DSL)과 연결될 수 있다. 메모리 셀(MC)은 워드라인(WL)에 연결될 수 있다. 반도체 장치의 동작에 따라, 각각의 메모리 셀들(MC)에는 데이터가 저장될 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 2b는 도 2a의 A1-A1'선에 따른 단면도이다. 도 2c는 도 2a의 B1-B1'선에 따른 단면도이다. 도 2d는 도 2a의 C영역의 확대도이다.
도 2a 내지 2c를 참조하면, 반도체 장치는 절연 패턴들(IP) 및 도전 패턴들(CP)을 포함하는 적층체(STAa)를 포함할 수 있다.
적층체(STAa)는 기판(미도시) 위에 형성될 수 있다. 기판은 적층체(STAa)를 물리적으로 지지할 수 있다. 일 예로, 기판은 반도체 기판일 수 있다. 기판은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 직교할 수 있다.
일 실시예에 있어서, 적층체(STAa)와 기판 사이에 주변회로 구조체(미도시)가 제공될 수 있다. 상기 주변회로 구조체는 반도체 장치의 주변회로를 구성하는 트랜지스터들 및 배선들을 포함할 수 있다.
적층체(STAa)와 기판 사이에 소스 구조체(미도시)가 제공될 수 있다. 소스 구조체는 반도체 장치의 소스라인으로 사용될 수 있다. 소스 구조체는 도전 물질을 포함할 수 있다. 일 예로, 소스 구조체는 도핑된 폴리 실리콘을 포함할 수 있다. 소스 구조체는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다.
적층체(STAa)의 도전 패턴들(CP) 및 절연 패턴들(IP)은 서로 교대로 적층될 수 있다. 일 예로, 적층체(STAa)의 도전 패턴들(CP) 및 절연 패턴들(IP)은 제3 방향(D3)으로 서로 교대로 배열될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다. 각각의 도전 패턴들(CP)은 게이트 도전막 및 배리어막을 포함할 수 있다. 배리어막은 게이트 도전막의 표면을 둘러쌀 수 있다. 일 예로, 게이트 도전막은 도핑된 반도체 물질, 금속 실리사이드, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 일 예로, 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 도전 패턴(CP)은 반도체 장치의 워드라인, 소스 선택라인 또는 드레인 선택라인으로 사용될 수 있다.
적층체(STAa)를 관통하는 셀 플러그(CEPa)가 제공될 수 있다. 셀 플러그(CEPa)는 제3 방향(D3)으로 연장하여 적층체(STAa)를 관통할 수 있다. 셀 플러그(CEPa)는 소스 구조체에 연결될 수 있다. 반도체 장치는 복수개의 셀 플러그들(CEPa)을 포함할 수 있다. 셀 플러그(CEPa)는 필링막(FIa), 채널막들(CLa), 개재막들(ILa) 및 메모리막(MLa)을 포함할 수 있다. 필링막(FIa), 채널막들(CLa), 개재막들(ILa) 및 메모리막(MLa)은 제3 방향(D3)으로 연장하여 적층체(STAa)를 관통할 수 있다.
필링막(FIa)은 셀 플러그(CEPa)의 중앙에 배치될 수 있다. 필링막(FIa)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FIa)은 산화물을 포함할 수 있다.
필링막(FIa)에 채널막들(CLa)이 연결될 수 있다. 필링막(FIa)에 채널막들(CLa)이 접할 수 있다. 채널막들(CLa)은 필링막(FIa)에 의해 서로 이격될 수 있다. 각각의 채널막들(CLa)은 굴곡질 수 있다. 일 예로, 도 2a에 따른 평면적 관점에서, 각각의 채널막들(CLa)은 원호의 형태를 가질 수 있다. 각각의 채널막들(CLa)은 소스 구조체에 전기적으로 연결될 수 있다. 채널막들(CLa)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막들(CLa)은 폴리 실리콘을 포함할 수 있다.
채널막들(CLa)은 제1 내지 제4 채널막들(CL1a, CL2a, CL3a, CL4a)을 포함할 수 있다. 채널막들(CLa)의 개수는 도시된 것에 제한되지 않을 수 있다. 일 예로, 채널막들(CLa)의 개수는 3개 이하일 수도 있고, 5개 이상일 수도 있다.
필링막(FIa)에 개재막들(ILa)이 연결될 수 있다. 필링막(FIa)에 개재막들(ILa)이 접할 수 있다. 개재막들(ILa)은 필링막(FIa)에 의해 서로 이격될 수 있다. 각각의 개재막들(ILa)은 채널막(CLa)과 필링막(FIa) 사이에 배치될 수 있다. 각각의 개재막들(ILa)은 채널막(CLa)과 필링막(FIa)에 의해 둘러싸일 수 있다. 일 실시예에 있어서, 개재막(ILa)은 채널막(CLa)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 개재막(ILa)은 산화물 또는 질화물을 포함할 수 있다. 일 실시예에 있어서, 개재막(ILa)은 필링막(FIa)과 다른 절연 물질을 포함할 수 있다. 일 예로, 개재막(ILa)은 질화물을 포함하고, 필링막(FIa)은 산화물을 포함할 수 있다.
개재막들(ILa)은 제1 내지 제4 개재막들(IL1a, IL2a, IL3a, IL4a)을 포함할 수 있다. 제1 개재막(IL1a)은 제1 채널막(CL1a)과 연결될 수 있다. 제1 개재막(IL1a)은 제1 채널막(CL1a)과 필링막(FIa) 사이에 개재될 수 있다. 제2 개재막(IL2a)은 제2 채널막(CL2a)과 연결될 수 있다. 제2 개재막(IL2a)은 제2 채널막(CL2a)과 필링막(FIa) 사이에 개재될 수 있다. 제3 개재막(IL3a)은 제3 채널막(CL3a)과 연결될 수 있다. 제3 개재막(IL3a)은 제3 채널막(CL3a)과 필링막(FIa) 사이에 개재될 수 있다. 제4 개재막(IL4a)은 제4 채널막(CL4a)과 연결될 수 있다. 제4 개재막(IL4a)은 제4 채널막(CL4a)과 필링막(FIa) 사이에 개재될 수 있다. 개재막들(ILa)의 개수는 도시된 것에 제한되지 않을 수 있다. 일 예로, 개재막들(ILa)의 개수는 3개 이하일 수도 있고, 5개 이상일 수도 있다.
메모리막(MLa)은 필링막(FIa), 채널막들(CLa) 및 개재막들(ILa)을 둘러쌀 수 있다. 메모리막(MLa)은 터널 절연막(TLa), 데이터 저장막(DLa) 및 블로킹막(BKLa)을 포함할 수 있다.
터널 절연막(TLa)은 필링막(FIa), 채널막들(CLa) 및 개재막들(ILa)을 둘러쌀 수 있다. 터널 절연막(TLa)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막(TLa)은 산화물을 포함할 수 있다.
데이터 저장막(DLa)은 터널 절연막(TLa)을 둘러쌀 수 있다. 일 실시예에 있어서, 데이터 저장막(DLa)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막(DLa)은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 데이터 저장막(DLa)은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막(DLa)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다.
블로킹막(BKLa)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막들(BKLa)은 산화물을 포함할 수 있다.
셀 플러그(CEPa)에 연결되는 비트라인들(미도시)이 제공될 수 있다. 비트라인들은 셀 플러그(CEPa)의 채널막들(CLa)에 전기적으로 연결될 수 있다. 하나의 셀 플러그(CEPa)의 채널막들(CLa)은 서로 다른 비트라인들에 연결될 수 있다. 일 예로, 제1 내지 제4 채널막들(CL1a, CL2a, CL3a, CL4a)은 서로 다른 비트라인들에 연결될 수 있다. 다른 예로, 제1 및 제2 채널막들(CL1a, CL2a)이 하나의 비트라인에 연결되고, 제3 및 제4 채널막들(CL3a, CL4a)이 다른 하나의 비트라인에 연결될 수 있다.
도 2d를 참조하면, 필링막(FIa)은 베이스부(BAa), 제1 돌출부들(PT1a), 제2 돌출부들(PT2a) 및 필링부들(FPa)을 포함할 수 있다. 각각의 베이스부(BAa), 제1 돌출부들(PT1a), 제2 돌출부들(PT2a) 및 필링부들(FPa)은 제3 방향(D3)으로 연장하여 적층체(STAa)를 관통할 수 있다. 베이스부(BAa)는 필링막(FIa)의 중앙에 배치되는 부분일 수 있다. 제1 돌출부들(PT1a), 제2 돌출부들(PT2a) 및 필링부들(FPa)은 베이스부(BAa)의 외측벽에서 돌출하는 부분들일 수 있다.
한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a)는 하나의 채널막(CLa)에 연결될 수 있다. 일 예로, 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a)는 제1 채널막(CL1a)에 연결될 수 있다. 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a)는 하나의 채널막(CLa)에 접할 수 있다. 일 예로, 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a)는 제1 채널막(CL1a)에 접할 수 있다. 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a) 사이에 개재막(ILa)이 배치될 수 있다. 일 예로, 제1 채널막(CL1a)과 연결되는 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a) 사이에 제1 개재막(IL1a)이 배치될 수 있다.
제1 돌출부(PT1a)는 제1 외측벽(OS1a), 제1 내측벽(IS1a) 및 제1 접합면(JS1a)을 포함할 수 있다. 제1 돌출부(PT1a)의 제1 외측벽(OS1a), 제1 내측벽(IS1a) 및 제1 접합면(JS1a)은 평평할 수 있다. 제1 외측벽(OS1a)은 메모리막(MLa)의 터널 절연막(TLa)에 접할 수 있다. 제1 내측벽(IS1a)은 개재막(ILa)에 접할 수 있다. 일 예로, 제1 채널막(CL1a)에 접하는 제1 돌출부(PT1a)의 제1 내측벽(IS1a)은 제1 개재막(IL1a)에 접할 수 있다. 제1 접합면(JS1a)은 채널막(CLa)에 접할 수 있다. 일 예로, 제1 채널막(CL1a)에 접하는 제1 돌출부(PT1a)의 제1 접합면(JS1a)은 제1 채널막(CL1a)에 접할 수 있다.
제1 돌출부(PT1a)의 제1 외측벽(OS1a) 및 제1 내측벽(IS1a)은 서로 평행할 수 있다. 제1 돌출부(PT1a)의 제1 외측벽(OS1a) 및 제1 접합면(JS1a)은 서로 교차할 수 있다. 일 예로, 제1 돌출부(PT1a)의 제1 외측벽(OS1a) 및 제1 접합면(JS1a)은 서로 직교할 수 있다. 제1 돌출부(PT1a)의 제1 내측벽(IS1a) 및 제1 접합면(JS1a)은 서로 교차할 수 있다. 일 예로, 제1 돌출부(PT1a)의 제1 내측벽(IS1a) 및 제1 접합면(JS1a)은 서로 직교할 수 있다.
일 예로, 제1 채널막(CL1a)에 연결되는 제1 돌출부(PT1a)의 제1 외측벽(OS1a) 및 제1 내측벽(IS1a)은 제2 방향(D2)에 평행할 수 있다. 일 예로, 제1 채널막(CL1a)에 연결되는 제1 돌출부(PT1a)의 제1 접합면(JS1a)은 제1 방향(D1)에 평행할 수 있다.
제2 돌출부(PT2a)는 제2 외측벽(OS2a), 제2 내측벽(IS2a) 및 제2 접합면(JS2a)을 포함할 수 있다. 제2 돌출부(PT2a)의 제2 외측벽(OS2a), 제2 내측벽(IS2a) 및 제2 접합면(JS2a)은 평평할 수 있다. 제2 외측벽(OS2a)은 메모리막(MLa)의 터널 절연막(TLa)에 접할 수 있다. 제2 내측벽(IS2a)은 개재막(ILa)에 접할 수 있다. 일 예로, 제1 채널막(CL1a)에 접하는 제2 돌출부(PT2a)의 제2 내측벽(IS2a)은 제1 개재막(IL1a)에 접할 수 있다. 제2 접합면(JS2a)은 채널막(CLa)에 접할 수 있다. 일 예로, 제1 채널막(CL1a)에 접하는 제2 돌출부(PT2a)의 제2 접합면(JS2a)은 제1 채널막(CL1a)에 접할 수 있다.
제2 돌출부(PT2a)의 제2 외측벽(OS2a) 및 제2 내측벽(IS2a)은 서로 평행할 수 있다. 제2 돌출부(PT2a)의 제2 외측벽(OS2a) 및 제2 접합면(JS2a)은 서로 교차할 수 있다. 일 예로, 제2 돌출부(PT2a)의 제2 외측벽(OS2a) 및 제2 접합면(JS2a)은 서로 직교할 수 있다. 제2 돌출부(PT2a)의 제2 내측벽(IS2a) 및 제2 접합면(JS2a)은 서로 교차할 수 있다. 일 예로, 제2 돌출부(PT2a)의 제2 내측벽(IS2a) 및 제2 접합면(JS2a)은 서로 직교할 수 있다.
일 예로, 제1 채널막(CL1a)에 연결되는 제2 돌출부(PT2a)의 제2 외측벽(OS2a) 및 제2 내측벽(IS2a)은 제2 방향(D2)에 평행할 수 있다. 일 예로, 제1 채널막(CL1a)에 연결되는 제2 돌출부(PT2a)의 제2 접합면(JS2a)은 제1 방향(D1)에 평행할 수 있다.
제1 외측벽(OS1a), 제1 내측벽(IS1a), 제2 외측벽(OS2a) 및 제2 내측벽(IS2a)은 서로 평행할 수 있다. 제1 돌출부(PT1a)의 제1 외측벽(OS1a)과 제2 돌출부(PT2a)의 제2 외측벽(OS2a) 사이의 최단거리가 제1 거리(L1)로 정의될 수 있다. 일 예로, 제1 거리(L1)는 제1 돌출부(PT1a)의 제1 외측벽(OS1a)과 제2 돌출부(PT2a)의 제2 외측벽(OS2a) 사이의 제1 방향(D1)으로의 최단거리일 수 있다. 제1 거리(L1)는 일정할 수 있다.
제1 돌출부(PT1a)의 제1 내측벽(IS1a)과 제2 돌출부(PT2a)의 제2 내측벽(IS2a) 사이의 최단거리가 제2 거리(L2)로 정의될 수 있다. 일 예로, 제2 거리(L2)는 제1 돌출부(PT1a)의 제1 내측벽(IS1a)과 제2 돌출부(PT2a)의 제2 내측벽(IS2a) 사이의 제1 방향(D1)으로의 최단거리일 수 있다. 제2 거리(L2)는 일정할 수 있다.
제1 돌출부(PT1a)의 제1 접합면(JS1a) 및 제2 돌출부(PT2a)의 제2 접합면(JS2a)은 서로 평행할 수 있다. 제1 돌출부(PT1a)의 제1 접합면(JS1a) 및 제2 돌출부(PT2a)의 제2 접합면(JS2a)은 서로 이격될 수 있다. 제1 돌출부(PT1a)의 제1 접합면(JS1a) 및 제2 돌출부(PT2a)의 제2 접합면(JS2a) 사이의 최단거리는 제2 거리(L2)와 동일할 수 있다.
필링부(FPa)는 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a) 사이에 배치될 수 있다. 한 쌍의 제1 돌출부(PT1a) 및 제2 돌출부(PT2a)는 필링부(FPa)를 사이에 두고 서로 이격될 수 있다. 필링부(FPa)의 최대 폭은 제2 거리(L2)와 동일할 수 있다. 일 예로, 제1 개재막(IL1a)에 연결되는 필링부(FPa)의 제1 방향(D1)으로의 최대 폭은 제2 거리(L2)와 동일할 수 있다. 필링부(FPa)의 폭은 채널막(CLa)에 가까워질수록 작아질 수 있다. 일 예로, 제1 개재막(IL1a)에 연결되는 필링부(FPa)의 제1 방향(D1)으로의 폭은 제1 채널막(CL1a)에 가까워질수록 작아질 수 있다.
채널막(CLa)은 제3 외측벽(OS3a), 제3 내측벽(IS3a), 제3 접합면(JS3a) 및 제4 접합면(JS4a)을 포함할 수 있다. 채널막(CLa)의 제3 외측벽(OS3a)은 메모리막(MLa)의 터널 절연막(TLa)에 접할 수 있다. 채널막(CLa)의 제3 외측벽(OS3a)은 굴곡질 수 있다. 일 예로, 도 2d에 따른 단면적 관점에서, 채널막(CLa)의 제3 외측벽(OS3a)은 원호의 형태를 가질 수 있다. 채널막(CLa)의 제3 내측벽(IS3a)은 제1 개재막(IL1a)에 접할 수 있다. 채널막(CLa)의 제3 내측벽(IS3a)은 굴곡질 수 있다. 일 예로, 도 2d에 따른 단면적 관점에서, 채널막(CLa)의 제3 내측벽(IS3a)은 원호의 형태를 가질 수 있다. 채널막(CLa)의 제3 내측벽(IS3a)은 채널막(CLa)의 제3 외측벽(OS3a)과 이격될 수 있다.
채널막(CLa)의 제3 접합면(JS3a)은 필링막(FIa)의 제1 돌출부(PT1a)에 접할 수 있다. 채널막(CLa)의 제3 접합면(JS3a)은 필링막(FIa)의 제1 돌출부(PT1a)의 제1 접합면(JS1)에 접할 수 있다. 채널막(CLa)의 제4 접합면(JS4a)은 필링막(FIa)의 제2 돌출부(PT2a)에 접할 수 있다. 채널막(CLa)의 제4 접합면(JS4a)은 필링막(FIa)의 제2 돌출부(PT2a)의 제2 접합면(JS2)에 접할 수 있다. 채널막(CLa)의 제3 접합면(JS3a)은 채널막(CLa)의 제3 내측벽(IS3a)과 제3 외측벽(OS3a)을 연결할 수 있다. 채널막(CLa)의 제4 접합면(JS4a)은 채널막(CLa)의 제3 내측벽(IS3a)과 제3 외측벽(OS3a)을 연결할 수 있다.
채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 평평할 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 서로 평행할 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 서로 이격될 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a) 사이의 최단거리가 제2 거리(L2)와 동일할 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a) 사이에 개재막(ILa)이 배치될 수 있다.
채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 채널막(CLa)의 제3 외측벽(OS3a)과 교차할 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 채널막(CLa)의 제3 내측벽(IS3a)과 교차할 수 있다.
개재막(ILa)은 제1 부분(PO1a), 제2 부분(PO2a) 및 제3 부분(PO3a)을 포함할 수 있다.
개재막(ILa)의 제1 부분(PO1a)은 필링막(FIa)의 제1 돌출부(PT1a) 및 필링부(FPa) 사이에 배치되는 부분일 수 있다. 개재막(ILa)의 제1 부분(PO1a)은 필링막(FIa)의 제1 돌출부(PT1a) 및 필링부(FPa)와 연결될 수 있다. 개재막(ILa)의 제1 부분(PO1a)은 필링막(FIa)의 제1 돌출부(PT1a) 및 필링부(FPa)와 접할 수 있다. 개재막(ILa)의 제1 부분(PO1a)의 폭은 인접하는 채널막(CLa)에 가까워질수록 작아질 수 있다. 일 예로, 제1 개재막(IL1a)의 제1 부분(PO1a)의 제1 방향(D1)으로의 폭은 제1 채널막(CL1a)에 가까워질수록 작아질 수 있다.
개재막(ILa)의 제2 부분(PO2a)은 필링막(FIa)의 제2 돌출부(PT2a) 및 필링부(FPa) 사이에 배치되는 부분일 수 있다. 개재막(ILa)의 제2 부분(PO2a)은 필링막(FIa)의 제2 돌출부(PT2a) 및 필링부(FPa)와 연결될 수 있다. 개재막(ILa)의 제2 부분(PO2a)은 필링막(FIa)의 제2 돌출부(PT2a) 및 필링부(FPa)와 접할 수 있다. 개재막(ILa)의 제2 부분(PO2a)의 폭은 인접하는 채널막(CLa)에 가까워질수록 작아질 수 있다. 일 예로, 제1 개재막(IL1a)의 제2 부분(PO2a)의 제1 방향(D1)으로의 폭은 제1 채널막(CL1a)에 가까워질수록 작아질 수 있다.
개재막(ILa)의 제1 및 제2 부분들(PO1a, PO2a)은 필링막(FIa)의 제1 및 제2 돌출부들(PT1a, PT2a) 사이에 배치될 수 있다. 개재막(ILa)의 제1 및 제2 부분들(PO1a, PO2a) 사이에 필링막(FIa)의 필링부(FPa)가 배치될 수 있다.
개재막(ILa)의 제3 부분(PO3a)은 개재막(ILa)의 제1 부분(PO1a) 및 제2 부분(PO2a)을 서로 연결하는 부분일 수 있다. 개재막(ILa)의 제3 부분(PO3a)은 채널막(CLa)에 인접하는 부분일 수 있다. 개재막(ILa)의 제3 부분(PO3a)은 채널막(CLa)에 연결될 수 있다. 개재막(ILa)의 제3 부분(PO3a)은 채널막(CLa)에 접할 수 있다. 개재막(ILa)의 제3 부분(PO3a)의 외측벽이 제4 외측벽(OS4a)으로 정의될 수 있다. 개재막(ILa)의 제3 부분(PO3a)의 제4 외측벽(OS4a)은 채널막(CLa)의 제3 내측벽(IS3a)에 접할 수 있다. 개재막(ILa)의 제3 부분(PO3a)의 제4 외측벽(OS4a)은 채널막(CLa)의 제3 내측벽(IS3a)에 대응되어 굴곡질 수 있다. 개재막(ILa)의 제3 부분(PO3a)의 폭은 개재막(ILa)의 제1 및 제2 부분들(PO1a, PO2a)에서 멀어질수록 작아질 수 있다. 일 예로, 제1 개재막(IL1a)의 제3 부분(PO3a)의 제1 방향(D1)으로의 폭은 제1 개재막(IL1a)의 제1 및 제2 부분들(PO1a, PO2a)에서 멀어질수록 작아질 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하나의 메모리막(MLa)이 복수개의 채널막들(CLa)을 둘러싸도록 구성되어, 하나의 셀 플러그(CEPa)가 복수개의 채널막들(CLa)을 포함할 수 있다. 이에 따라, 하나의 셀 플러그(CEPa)로 복수개의 스트링들을 구성할 수 있다.
하나의 셀 플러그(CEPa)로 복수개의 스트링들을 구성함에 따라, 반도체 장치의 집적도가 향상될 수 있고, 단위 면적당 제조 효율성이 증대될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하나의 셀 플러그(CEPa)가 복수개의 채널막들(CLa)을 포함하도록 구성됨에 따라, 셀 플러그(CEPa)의 평면적 면적이 상대적으로 클 수 있다. 셀 플러그(CEPa)의 평면적 면적이 상대적으로 크므로, 셀 플러그(CEPa)를 상대적으로 쉽게 제조할 수 있고, 적층체(STAa)의 적층수를 증가시킬 수 있다.
도 3a, 4a, 5a 및 6a는 도 2a 내지 2d에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 3b는 도 3a의 A2-A2'선에 따른 단면도이다. 도 4b는 도 4a의 A3-A3'선에 따른 단면도이다. 도 5b는 도 5a의 A4-A4'선에 따른 단면도이다. 도 6b는 도 6a의 A5-A5'선에 따른 단면도이다.
설명의 간결함을 위해, 도 2a 내지 도 2d를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 2a 내지 2d에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 2a 내지 2d에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 3a 및 3b를 참조하면, 적층체(STAa)를 형성할 수 있다. 적층체(STAa)는 적층 희생막들 및 적층 절연막들을 제3 방향(D3)으로 교대로 적층하여 형성할 수 있다.
이어서, 적층체(STAa)를 관통하는 제1 홀(HO1a)이 형성될 수 있다. 제1 홀(HO1a)은 제3 방향(D3)으로 연장하여 적층체(STAa)를 관통할 수 있다. 적층된 적층 희생막들 및 적층 절연막들을 식각하여 제1 홀(HO1a)이 형성될 수 있다. 도 3a에 따른 평면적 관점에서, 제1 홀(HO1a)은 십자가의 형태를 가질 수 있다.
제1 홀(HO1a)이 형성됨에 따라, 식각된 적층 희생막들이 희생 패턴들(SP)로 정의될 수 있고, 식각된 적층 절연막들이 절연 패턴들(IP)로 정의될 수 있다.
도 4a 및 4b를 참조하면, 제1 홀(HO1a) 내에 메모리막(MLa), 예비 채널막(pCLa) 및 예비 개재막(pILa)을 형성할 수 있다. 메모리막(MLa)을 형성하는 것은, 제1 홀(HO1a) 내에 블로킹막(BKLa), 데이터 저장막(DLa) 및 터널 절연막(TLa)을 순차적으로 형성하는 것을 포함할 수 있다. 메모리막(MLa)을 형성한 후, 메모리막(MLa)을 덮는 예비 채널막(pCLa) 및 예비 채널막(pCLa)을 덮는 예비 개재막(pILa)을 순차적으로 형성할 수 있다.
메모리막(MLa)의 블로킹막(BKLa), 데이터 저장막(DLa) 및 터널 절연막(TLa), 예비 채널막(pCLa) 및 예비 개재막(pILa)은 제1 홀(HO1a) 내에 컨포멀하게 형성될 수 있다. 이에 따라, 제1 홀(HO1a)은 메모리막(MLa)의 블로킹막(BKLa), 데이터 저장막(DLa) 및 터널 절연막(TLa), 예비 채널막(pCLa) 및 예비 개재막(pILa)에 의해 완전히 채워지지 않을 수 있다. 메모리막(MLa)의 블로킹막(BKLa), 데이터 저장막(DLa) 및 터널 절연막(TLa), 예비 채널막(pCLa) 및 예비 개재막(pILa)에 의해 완전히 채워지지 않은 제1 홀(HO1a)의 일부가 제2 홀(HO2a)로 정의될 수 있다. 제2 홀(HO2a)은 예비 개재막(pILa)에 의해 정의될 수 있다. 제2 홀(HO2a)은 예비 개재막(pILa) 내에 정의될 수 있다.
도 5a 및 5b를 참조하면, 제2 홀(HO2a)을 확장시킬 수 있다. 확장된 제2 홀(HO2a)이 제3 홀(HO3a)로 정의될 수 있다.
제2 홀(HO2a)을 확장시키는 것은, 예비 개재막(pILa) 및 예비 채널막(pCLa)을 식각하는 것을 포함할 수 있다. 예비 개재막(pILa)이 식각되어, 예비 개재막(pILa)이 복수개의 개재막들(ILa)로 분리될 수 있다. 각각의 개재막들(ILa)의 제1 부분(PO1a) 및 제2 부분(PO2a)은 제3 홀(HO3a)에 의해 노출될 수 있다. 예비 개재막(pILa)의 식각과 함께, 예비 채널막(pCLa)이 노출될 수 있고, 식각될 수 있다. 식각된 예비 채널막(pCLa)은 제3 홀(HO3a)을 통해 노출되는 측벽들(pCLa_S)을 포함할 수 있다. 예비 개재막(pILa) 및 예비 채널막(pCLa)은 예비 개재막(pILa)에 대한 식각률이 상대적으로 높은 제1 식각 물질을 사용하여 식각될 수 있다.
일 실시예에 있어서, 제2 홀(HO2a)이 확장되는 단계에서, 예비 채널막(pCLa)이 복수개의 예비 채널막들(pCLa)로 분리될 수도 있다.
일 실시예에 있어서, 도시된 것과 달리, 제2 홀(HO2a)을 확장시키는 것은 예비 개재막(pILa)을 선택적으로 식각하는 것을 포함할 수 있다. 이 경우, 예비 채널막(pCLa)은 제2 홀(HO2a)을 확장시킬 때 식각되지 않을 수 있다.
도 6a 및 6b를 참조하면, 제3 홀(HO3a)을 통해 노출된 예비 채널막(pCLa)을 식각할 수 있다. 예비 채널막(pCLa)은 예비 채널막(pCLa)을 선택적으로 식각할 수 있는 제2 식각 물질을 사용하여 식각될 수 있다. 예비 채널막(pCLa)이 식각되어, 예비 채널막(pCLa)의 측벽들(pCLa_S)에 인접하는 부분들이 제거될 수 있다. 예비 채널막(pCLa)의 측벽들(pCLa_S)에 인접하는 부분들이 제거되어 형성된 빈 공간들이 제1 캐비티들(CA1a)로 정의될 수 있다. 제1 캐비티들(CA1a)은 제3 홀(HO3a)과 연결될 수 있다. 제1 캐비티들(CA1a)은 메모리막(MLa)의 터널 절연막(TLa)과 개재막(ILa) 사이에 정의될 수 있다.
예비 채널막(pCLa)이 식각되어, 예비 채널막(pCLa)이 복수개의 채널막들(CLa)로 분리될 수 있다. 채널막(CLa)의 제3 접합면(JS3a) 및 제4 접합면(JS4a)은 제1 캐비티들(CA1a)에 의해 노출될 수 있다.
이어서, 제3 홀(HO3a) 및 제1 캐비티들(CA1a) 내에 필링막(FIa)이 형성될 수 있다(도 2a 내지 2d 참조). 일 예로, 필링막(FIa)은 제3 홀(HO3a) 및 제1 캐비티들(CA1a)을 완전히 채울 수 있다. 제1 캐비티들(CA1a)을 채우는 필링막(FIa)의 부분들이 제1 및 제2 돌출부들(PT1a, PT2a)로 정의될 수 있다(도 2a 내지 2d 참조).
이어서, 희생 패턴들(SP)을 도전 패턴들(CP)로 대체할 수 있다(도 2a 내지 2d 참조).
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 하나의 제1 홀(HO1a)을 이용하여 복수개의 채널막들(CLa)을 형성할 수 있다. 이에 따라, 반도체 장치의 집적도가 향상될 수 있고, 단위 면적당 제조 효율성이 증대될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 하나의 제1 홀(HO1a)을 이용하여 복수개의 채널막들(CLa)을 형성함에 따라, 제1 홀(HO1a)의 평면적 면적이 상대적으로 클 수 있다. 제1 홀(HO1a)의 평면적 면적이 상대적으로 크므로, 제1 홀(HO1a) 내의 구성들을 상대적으로 쉽게 제조할 수 있고, 적층체(STAa)의 적층수를 증가시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 7에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 2a 내지 2d에 따른 반도체 장치와 유사할 수 있다.
도 7을 참조하면, 반도체 장치는 적층체(STAb)를 관통하는 셀 플러그(CEPb)를 포함할 수 있다. 셀 플러그(CEPb)는 필링막(FIb), 필링막(FIb)과 연결되는 개재막들(ILb), 필링막(FIb)과 연결되는 채널막들(CLb), 필링막(FIb), 개재막들(ILb) 및 채널막들(CLb)을 둘러싸는 메모리막(MLb)을 포함할 수 있다. 메모리막(MLb)은 터널 절연막(TLb), 데이터 저장막(DLb) 및 블로킹막(BKLb)을 포함할 수 있다.
각각의 채널막들(CLb)은 제1 방향(D1)으로 연장하는 연장부들(EXb) 및 연장부들(EXb)을 연결하는 연결부(CNb)를 포함할 수 있다. 연장부들(EXb)은 제2 방향(D2)으로 서로 이격될 수 있다. 연결부(CNb)는 굴곡질 수 있다. 일 예로, 도 7에 따른 평면적 관점에서, 연결부(CNb)는 원호의 형태를 가질 수 있다.
필링막(FIb)은 베이스부(BAb), 베이스부(BAb)에 연결되는 제1 및 제2 돌출부들(PT1b, PT2b) 및 베이스부(BAb)에 연결되는 제1 필링부(FP1b)를 포함할 수 있다. 제1 및 제2 돌출부들(PT1b, PT2b)은 채널막(CLb)에 연결되는 부분들일 수 있고, 제1 필링부(FP1b)는 제1 및 제2 돌출부들(PT1b, PT2b) 사이에 배치되는 부분일 수 있다.
개재막들(ILb)은 제1 개재막들(IL1b) 및 제2 개재막들(IL2b)을 포함할 수 있다. 제1 개재막(IL1b)은 채널막(CLb)에 연결될 수 있다. 제1 개재막(ILb)은 채널막(CLb)의 연장부들(EXb) 사이에 배치될 수 있다. 제1 개재막(IL1b)은 필링막(FIb)의 제1 돌출부(PT1b) 및 제1 필링부(FP1b) 사이의 제1 부분(PO1b), 필링막(FIb)의 제2 돌출부(PT2b) 및 제1 필링부(FP1b) 사이의 제2 부분(PO2b) 및 제1 부분(PO1b)과 제2 부분(PO2b)을 연결하는 제3 부분(PO3b)을 포함할 수 있다.
필링막(FIb)은 베이스부(BAb)에 연결되는 라운드부(RPb) 및 제2 돌출부(FP2b)를 더 포함할 수 있다. 라운드부(RPb) 및 제2 돌출부(FP2b)는 제2 개재막(IL2b)을 둘러쌀 수 있다. 라운드부(RPb) 내에 제2 돌출부(FP2b)가 배치될 수 있다. 라운드부(RPb) 내에 제2 개재막(IL2b)이 배치될 수 있다. 제1 개재막(IL1b)은 채널막(CLb), 제1 및 제2 돌출부들(PT1b, PT2b) 및 제1 필링부(FP1b)에 의해 둘러싸일 수 있다.
제2 개재막(IL2b)은 필링막(FIb)의 라운드부(RPb)와 제2 돌출부(FP2b) 사이의 제4 부분(PO4b)과 제5 부분(PO5b) 및 제4 부분(PO4b)과 제5 부분(PO5b)을 연결하는 제6 부분(PO6b)을 포함할 수 있다. 제2 개재막(IL2b)의 제4 및 제5 부분들(PO4b, PO5b) 사이에 제2 필링부(FP2b)가 배치될 수 있다.
제1 개재막(IL1b)의 최대 길이는 제2 개재막(IL2b)의 최대 길이보다 클 수 있다. 일 예로, 제1 개재막(IL1b)의 제1 방향(D1)으로의 최대 길이는 제2 개재막(IL2b)의 제2 방향(D2)으로의 최대 길이보다 클 수 있다.
채널막들(CLb)은 서로 이격될 수 있다. 일 예로, 채널막들(CLb)은 제1 방향(D1)으로 서로 이격될 수 있다. 채널막들(CLb) 사이에 제2 개재막들(IL2b)이 배치될 수 있다. 제1 개재막들(IL1b)은 서로 이격될 수 있다, 일 예로, 제1 개재막들(IL1b)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 개재막들(IL1b) 사이에 제2 개재막들(IL2b)이 배치될 수 있다. 제2 개재막들(IL2b)은 서로 이격될 수 있다. 일 예로, 제2 개재막들(IL2b)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 개재막들(IL2b) 사이에 채널막들(CLb) 및 제1 개재막들(IL1b)이 배치될 수 있다.
도 8a, 8b, 8c 및 8d는 도 7에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
설명의 간결함을 위해, 도 7을 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 7에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 7에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 8a를 참조하면, 적층체(STAb)를 관통하는 제1 홀(HO1b)을 형성할 수 있다. 도 8a에 따른 평면적 관점에서, 제1 홀(HO1b)은 십자가의 형태를 가질 수 있다. 일 예로, 제1 홀(HO1b)의 제1 방향(D1)으로의 최대 폭(W1)은 제2 방향(D2)으로의 최대 폭(W2)보다 클 수 있다.
도 8b를 참조하면, 제1 홀(HO1b) 내에 메모리막(MLb), 예비 개재막(pILb) 및 예비 채널막(pCLb)을 형성할 수 있다. 메모리막(MLb), 예비 개재막(pILb) 및 예비 채널막(pCLb)이 형성되어, 제2 홀(HO2b)이 정의될 수 있다.
도 8c를 참조하면, 제2 홀(HO2b)을 확장시킬 수 있다. 확장된 제2 홀(HO2b)은 제3 홀(HO3b)로 정의될 수 있다. 예비 개재막(pILb) 및 예비 채널막(pCLb)이 식각되어, 제2 홀(HO2b)이 확장될 수 있다. 예비 개재막(pILb)이 식각되어, 예비 개재막(pILb)이 제1 및 제2 개재막들(IL1b, IL2b)로 분리될 수 있다. 식각된 예비 채널막(pCLc)은 제3 홀(HO3c)을 통해 노출되는 측벽들(pCLc_S)을 포함할 수 있다. 예비 채널막(pCLb)은 제1 개재막(IL1b)에 인접하는 제1 인접부(AD1b) 및 제2 개재막(IL2b)에 인접하는 제2 인접부(AD2b)를 포함할 수 있다.
도 8d를 참조하면, 예비 채널막(pCLb)이 선택적으로 식각될 수 있다. 예비 채널막(pCLb)의 식각에 따라, 예비 채널막(pCLb)의 제1 인접부(AD1b)의 일부가 제거될 수 있고, 예비 채널막(pCLb)의 제1 인접부(AD1b)의 다른 일부가 잔류할 수 있다. 예비 채널막(pCLb)의 제1 인접부(AD1b)의 잔류된 부분이 채널막(CLb)으로 정의될 수 있다. 예비 채널막(pCLb)의 제1 인접부(AD1b)의 일부가 제거되어 형성된 빈 공간이 제1 캐비티(CA1b)로 정의될 수 있다. 제1 캐비티(CA1b)는 메모리막(MLb)의 터널 절연막(TLb)과 제1 개재막(IL1b) 사이에 정의될 수 있다.
예비 채널막(pCLb)의 식각에 따라, 예비 채널막(pCLb)의 제2 인접부(AD2b)가 제거될 수 있다. 예비 채널막(pCLb)의 제2 인접부(AD2b)가 제거되어 형성된 빈 공간이 제2 캐비티(CA2b)로 정의될 수 있다. 제2 캐비티(CA2b)는 메모리막(MLb)의 터널 절연막(TLb)과 제2 개재막(IL2b) 사이에 정의될 수 있다. 제2 캐비티(CA2b) 및 제3 홀(HO3b)에 의해 제2 개재막(IL2b)이 둘러싸일 수 있다.
이어서, 제3 홀(HO3b), 제1 캐비티들(CA1b) 및 제2 캐비티들(CA2b) 내에 필링막(FIb)이 형성될 수 있다(도 7 참조). 일 예로, 필링막(FIb)은 제3 홀(HO3b), 제1 캐비티들(CA1b) 및 제2 캐비티들(CA2b)을 완전히 채울 수 있다. 제1 캐비티들(CA1b)을 채우는 필링막(FIb)의 부분들이 제1 및 제2 돌출부들(PT1b, PT2b)로 정의될 수 있고, 제2 캐비티들(CA2b)을 채우는 필링막(FIb)의 부분들이 라운드부들(RPb)로 정의될 수 있다(도 7 참조).
도 9는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 9에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 2a 내지 2d에 따른 반도체 장치와 유사할 수 있다.
도 9를 참조하면, 반도체 장치는 적층체(STAc)를 관통하는 셀 플러그(CEPc)를 포함할 수 있다. 셀 플러그(CEPc)는 필링막(FIc), 필링막(FIc)과 연결되는 개재막들(ILc), 필링막(FIc)과 연결되는 채널막들(CLc), 필링막(FIc), 개재막들(ILc) 및 채널막들(CLc)을 둘러싸는 메모리막(MLc)을 포함할 수 있다. 메모리막(MLc)은 터널 절연막(TLc), 데이터 저장막(DLc) 및 블로킹막(BKLc)을 포함할 수 있다.
채널막들(CLc)은 제1 채널막들(CL1c) 및 제2 채널막들(CL2c)을 포함할 수 있다. 제1 채널막들(CL1c)은 서로 이격될 수 있다. 일 예로, 제1 채널막들(CL1c)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 채널막들(CL1c) 사이에 제2 채널막들(CL2c)이 배치될 수 있다. 제2 채널막들(CL2c)은 서로 이격될 수 있다. 일 예로, 제2 채널막들(CL2c)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 채널막들(CL2c) 사이에 제1 채널막들(CL1c)이 배치될 수 있다.
각각의 제1 채널막들(CL1c)은 제1 방향(D1)으로 연장하는 제1 연장부들(EX1c) 및 제1 연장부들(EX1c)을 연결하는 제1 연결부(CN1c)를 포함할 수 있다. 각각의 제2 채널막들(CL2c)은 제2 방향(D2)으로 연장하는 제2 연장부들(EX2c) 및 제2 연장부들(EX2c)을 연결하는 제2 연결부(CN2c)를 포함할 수 있다.
제1 채널막(CL1c)의 최대 길이는 제2 채널막(CL2c)의 최대 길이보다 클 수 있다. 일 예로, 제1 채널막(CL1c)의 제1 방향(D1)으로의 최대 길이는 제2 채널막(CL2c)의 제2 방향(D2)으로의 최대 길이보다 클 수 있다. 제1 채널막(CL1c)의 제1 연장부(EX1c)의 최대 길이는 제2 채널막(CL2c)의 제2 연장부(EX2c)의 최대 길이보다 클 수 있다. 일 예로, 제1 채널막(CL1c)의 제1 연장부(EX1c)의 제1 방향(D1)으로의 최대 길이는 제2 채널막(CL2c)의 제2 연장부(EX2c)의 제2 방향(D2)으로의 최대 길이보다 클 수 있다.
개재막들(ILc)은 제1 개재막들(IL1c) 및 제2 개재막들(IL2c)을 포함할 수 있다. 제1 개재막(IL1c)은 제1 채널막(CL1c)에 연결될 수 있다. 제2 개재막(IL2c)은 제2 채널막(CL2c)에 연결될 수 있다. 제1 개재막들(IL1c)은 서로 이격될 수 있다. 일 예로, 제1 개재막들(IL1c)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 개재막들(IL1c) 사이에 제2 개재막들(IL2c)이 배치될 수 있다. 제1 개재막들(IL1c) 사이에 제2 채널막들(CL2c)이 배치될 수 있다. 제2 개재막들(IL2c)은 서로 이격될 수 있다. 일 예로, 제2 개재막들(IL2c)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 개재막들(IL2c) 사이에 제1 개재막들(IL1c)이 배치될 수 있다. 제2 개재막들(IL2c) 사이에 제1 채널막들(CL1c)이 배치될 수 있다.
제1 개재막(IL1c)의 최대 길이는 제2 개재막(IL2c)의 최대 길이보다 클 수 있다. 일 예로, 제1 개재막(IL1c)의 제1 방향(D1)으로의 최대 길이는 제2 개재막(IL2c)의 제2 방향(D2)으로의 최대 길이보다 클 수 있다.
도 10a, 10b, 10c 및 10d는 도 9에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
설명의 간결함을 위해, 도 9를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 9에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 9에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 10a를 참조하면, 적층체(STAc)를 관통하는 제1 홀(HO1c)을 형성할 수 있다. 도 10a에 따른 평면적 관점에서, 제1 홀(HO1c)은 십자가의 형태를 가질 수 있다. 일 예로, 제1 홀(HO1c)의 제1 방향(D1)으로의 최대 폭(W3)은 제2 방향(D2)으로의 최대 폭(W4)보다 클 수 있다.
도 10b를 참조하면, 제1 홀(HO1c) 내에 메모리막(MLc), 예비 개재막(pILc) 및 예비 채널막(pCLc)을 형성할 수 있다. 메모리막(MLc), 예비 개재막(pILc) 및 예비 채널막(pCLc)이 형성되어, 제2 홀(HO2c)이 정의될 수 있다.
도 10c를 참조하면, 제2 홀(HO2c)을 확장시킬 수 있다. 확장된 제2 홀(HO2c)은 제3 홀(HO3c)로 정의될 수 있다. 예비 개재막(pILc) 및 예비 채널막(pCLc)이 식각되어, 제2 홀(HO2c)이 확장될 수 있다. 예비 개재막(pILc)이 식각되어, 예비 개재막(pILc)이 제1 및 제2 개재막들(IL1c, IL2c)로 분리될 수 있다. 식각된 예비 채널막(pCLc)은 제3 홀(HO3c)을 통해 노출되는 측벽들(pCLc_S)을 포함할 수 있다.
도 10d를 참조하면, 예비 채널막(pCLc)이 선택적으로 식각될 수 있다. 예비 채널막(pCLc)의 식각에 따라, 예비 채널막(pCLc)이 제1 및 제2 채널막들(CL1c, CL2c)로 분리될 수 있다. 예비 채널막(pCLc)이 식각되어 형성된 빈 공간이 제1 캐비티(CA1c)로 정의될 수 있다.
이어서, 제3 홀(HO3c) 및 제1 캐비티들(CA1c) 내에 내에 필링막(FIc)이 형성될 수 있다(도 9 참조).
도 11은 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 11에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 2a 내지 2d에 따른 반도체 장치와 유사할 수 있다.
도 11을 참조하면, 반도체 장치는 적층체(STAd)를 관통하는 셀 플러그(CEPd)를 포함할 수 있다. 셀 플러그(CEPd)는 필링막(FId), 필링막(FId)과 연결되는 개재막들(ILd), 필링막(FId)과 연결되는 채널막들(CLd), 필링막(FId), 개재막들(ILd) 및 채널막들(CLd)을 둘러싸는 메모리막(MLd)을 포함할 수 있다. 메모리막(MLd)은 터널 절연막(TLd), 데이터 저장막(DLd) 및 블로킹막(BKLd)을 포함할 수 있다.
채널막들(CLd)은 셀 플러그(CEPd)의 중심(CE)으로부터 동일한 간격으로 이격될 수 있다. 채널막들(CLd)은 셀 플러그(CEPd)의 중심(CE)을 원점으로 하여 균일한 각도를 이루도록 배치될 수 있다. 일 예로, 서로 인접하는 채널막들(CLd)은 셀 플러그(CEPd)의 중심(CE)을 원점으로 하여 120°의 각도를 이루도록 배치될 수 있다.
개재막들(ILd)은 셀 플러그(CEPd)의 중심(CE)으로부터 동일한 간격으로 이격될 수 있다. 개재막들(ILd)은 셀 플러그(CEPd)의 중심(CE)을 원점으로 하여 균일한 각도를 이루도록 배치될 수 있다. 일 예로, 서로 인접하는 개재막들(ILd)은 셀 플러그(CEPd)의 중심(CE)을 원점으로 하여 120°의 각도를 이루도록 배치될 수 있다.
필링막(FId)은 베이스부(BAd), 채널막(CLd)에 연결되는 제1 및 제2 돌출부들(PT1d, PT2d), 및 제1 및 제2 돌출부들(PT1d, PT2d) 사이의 필링부(FPd)를 포함할 수 있다.
도 12a, 12b, 12c 및 12d는 도 11에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
설명의 간결함을 위해, 도 11을 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 11에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 11에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 12a를 참조하면, 적층체(STAd)를 관통하는 제1 홀(HO1d)을 형성할 수 있다. 도 12a에 따른 평면적 관점에서, 제1 홀(HO1d)은 제1 홀(HO1d)의 중심으로부터 3 방향으로 돌출된 형태를 가질 수 있다.
도 12b를 참조하면, 제1 홀(HO1d) 내에 메모리막(MLd), 예비 개재막(pILd) 및 예비 채널막(pCLd)을 형성할 수 있다. 메모리막(MLd), 예비 개재막(pILd) 및 예비 채널막(pCLd)이 형성되어, 제2 홀(HO2d)이 정의될 수 있다.
도 12c를 참조하면, 제2 홀(HO2d)을 확장시킬 수 있다. 확장된 제2 홀(HO2d)은 제3 홀(HO3d)로 정의될 수 있다. 예비 개재막(pILd)이 선택적으로 식각되어, 제2 홀(HO2d)이 확장될 수 있다. 예비 개재막(pILd)이 식각되어, 예비 개재막(pILc)이 복수개의 개재막들(ILd)로 분리될 수 있다. 예비 개재막(pILd)이 식각되어, 예비 채널막(pCLd)의 측벽들(pCLd_S)이 제3 홀(HO3d)을 통해 노출될 수 있다.
도 12d를 참조하면, 예비 채널막(pCLd)이 선택적으로 식각될 수 있다. 예비 채널막(pCLd)의 식각에 따라, 예비 채널막(pCLd)이 채널막들(CLd)로 분리될 수 있다. 예비 채널막(pCLc)이 식각되어 형성된 빈 공간이 제1 캐비티(CA1d)로 정의될 수 있다.
이어서, 제3 홀(HO3d) 및 제1 캐비티들(CA1d) 내에 내에 필링막(FId)이 형성될 수 있다(도 11 참조).
도 13은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIP), 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 것과 유사한 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
STAa: 적층체
CLa: 채널막
ILa: 개재막
FIa: 필링막
MLa: 메모리막

Claims (28)

  1. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 필링막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막;
    상기 적층체를 관통하고, 상기 제1 채널막 및 상기 필링막 사이에 개재되는 제1 개재막;
    상기 적층체를 관통하고, 상기 제2 채널막 및 상기 필링막 사이에 개재되는 제2 개재막;
    상기 필링막, 상기 제1 및 제2 채널막들 및 상기 제1 및 제2 개재막들을 둘러싸는 메모리막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 개재막은 상기 제1 채널막 및 상기 필링막에 의해 둘러싸이고,
    상기 제2 개재막은 상기 제2 채널막 및 상기 필링막에 의해 둘러싸이는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 채널막 및 상기 제2 채널막은 원호의 형태를 가지는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 채널막은 상기 필링막에 접하는 제1 접합면 및 제2 접합면을 포함하고,
    상기 제1 개재막은 상기 제1 접합면 및 상기 제2 접합면 사이에 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 필링막은 상기 제1 채널막에 접하는 제1 돌출부 및 제2 돌출부를 포함하고,
    상기 제1 개재막은 상기 제1 돌출부 및 상기 제2 돌출부 사이에 배치되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 필링막은 상기 제1 돌출부 및 상기 제2 돌출부 사이에 배치되는 필링부를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 필링부의 폭은 상기 제1 채널막에 가까워질수록 작아지는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 개재막은 상기 제1 돌출부 및 상기 필링부 사이에 배치되는 제1 부분 및 상기 제2 돌출부 및 상기 필링부 사이에 배치되는 제2 부분을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 개재막의 상기 제1 부분의 폭은 상기 제1 채널막에 가까워질수록 작아지고,
    상기 제1 개재막의 상기 제2 부분의 폭은 상기 제1 채널막에 가까워질수록 작아지는 반도체 장치.
  10. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 필링막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 및
    상기 필링막, 상기 제1 채널막 및 상기 제2 채널막을 둘러싸는 메모리막을 포함하고,
    상기 제1 채널막은 상기 필링막에 접하는 제1 접합면 및 제2 접합면을 포함하고,
    상기 제1 접합면 및 상기 제2 접합면은 서로 이격되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 접합면 및 상기 제2 접합면 사이에 배치되는 제1 개재막을 더 포함하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 필링막은 상기 제1 접합면에 접하는 제1 돌출부 및 상기 제2 접합면에 접하는 제2 돌출부를 포함하고,
    상기 제1 돌출부 및 상기 제2 돌출부는 서로 이격되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 접합면과 상기 제2 접합면 사이 및 상기 제1 돌출부와 상기 제2 돌출부 사이에 배치되는 제1 개재막을 더 포함하는 반도체 장치.
  14. 제10 항에 있어서,
    상기 제1 접합면 및 상기 제2 접합면은 서로 평행하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 필링막에 의해 둘러싸이는 제2 개재막을 더 포함하고,
    상기 필링막은 상기 제2 개재막을 둘러싸는 라운드부를 더 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 개재막의 최대 길이는 상기 제2 개재막의 최대 길이보다 큰 반도체 장치.
  17. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 필링막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제1 채널막;
    상기 적층체를 관통하고, 상기 필링막에 연결되는 제2 채널막; 및
    상기 필링막, 상기 제1 채널막 및 상기 제2 채널막을 둘러싸는 메모리막을 포함하고,
    상기 필링막은 상기 제1 채널막에 접하는 제1 돌출부 및 제2 돌출부를 포함하고,
    상기 제1 돌출부는 상기 메모리막에 접하는 제1 외측벽 및 상기 제1 채널막에 접하는 제1 접합면을 포함하고,
    상기 제2 돌출부는 상기 메모리막에 접하는 제2 외측벽 및 상기 제1 채널막에 접하는 제2 접합면을 포함하고,
    상기 제1 외측벽 및 상기 제2 외측벽은 서로 평행하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 외측벽 및 상기 제1 접합면은 서로 교차하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 외측벽 및 상기 제1 접합면은 서로 직교하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 접합면 및 상기 제2 접합면 사이에 배치되는 제1 개재막을 더 포함하는 반도체 장치.
  21. 적층체를 형성하는 단계;
    상기 적층체를 관통하는 제1 홀을 형성하는 단계;
    상기 제1 홀 내에 메모리막, 예비 채널막 및 예비 개재막을 순차적으로 형성하는 단계;
    상기 예비 개재막을 식각하여 상기 예비 개재막을 복수개의 개재막들로 분리하는 단계;
    상기 예비 채널막을 복수개의 채널막들로 분리하는 단계; 및
    상기 개재막들 및 상기 채널막들과 연결되는 필링막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 예비 개재막에 의해 제2 홀이 정의되고,
    상기 예비 개재막을 복수개의 상기 개재막들로 분리하는 단계는,
    상기 제2 홀을 확장시켜 제3 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 예비 채널막을 복수개의 상기 채널막들로 분리하는 단계는,
    상기 제3 홀을 통해 상기 예비 채널막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  24. 제22 항에 있어서,
    상기 제3 홀에 의해 상기 예비 채널막의 측벽이 노출되는 반도체 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 필링막을 형성하는 단계는,
    상기 메모리막과 상기 개재막 사이를 채우는 돌출부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 필링막을 형성하는 단계는,
    상기 개재막의 제1 부분 및 제2 부분 사이를 채우는 필링부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  27. 제21 항에 있어서,
    상기 개재막들은 서로 이격되는 제1 개재막들 및 상기 제1 개재막들 사이에 배치되는 제2 개재막들을 포함하고,
    상기 예비 채널막을 복수개의 채널막들로 분리하는 단계는,
    상기 제1 개재막들에 인접하는 상기 예비 채널막의 각각의 제1 인접부들의 일부들을 제거하고, 상기 제2 개재막들에 인접하는 상기 예비 채널막의 제2 인접부들을 완전히 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  28. 제22 항에 있어서,
    상기 예비 채널막을 복수개의 상기 채널막들로 분리하는 단계는,
    각각의 상기 개재막들과 상기 메모리막 사이에 제1 캐비티를 형성하는 단계를 포함하고,
    상기 제1 캐비티는 상기 제3 홀과 연결되는 반도체 장치의 제조 방법.







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