CN114335005A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体装置及其制造方法。所述半导体装置包括：堆叠体，其包括交替堆叠的导电图案和绝缘图案；填充层，其被配置为穿过所述堆叠体；第一沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第二沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第一插置层，其被配置为穿过所述堆叠体并且设置在所述第一沟道层和所述填充层之间；第二插置层，其被配置为穿过所述堆叠体并且设置在所述第二沟道层和所述填充层之间；以及存储器层，其围绕所述填充层、所述第一沟道层和所述第二沟道层以及所述第一插置层和所述第二插置层。

Description

半导体装置及其制造方法
技术领域
本公开的各种实施例总体上涉及半导体装置及其制造方法，更具体地，涉及三维(3D)半导体装置及其制造方法。
背景技术
半导体存储器装置包括可存储数据的存储器单元。三维(3D)半导体存储器装置包括三维布置的存储器单元，从而减少基板的由存储器单元占据的面积。
为了提高3D半导体存储器装置的集成度，可增加存储器单元的堆叠的数量。随着存储器单元的堆叠的数量增加，3D半导体存储器装置的操作可靠性可能降低。
发明内容
本公开的实施例可以提供半导体装置。该半导体装置可以包括：堆叠体，其包括交替堆叠的导电图案和绝缘图案；填充层，其被配置为穿过所述堆叠体；第一沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第二沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第一插置层，其被配置为穿过所述堆叠体并且设置在所述第一沟道层和所述填充层之间；第二插置层，其被配置为穿过所述堆叠体并且设置在所述第二沟道层和所述填充层之间；以及存储器层，其被配置为围绕所述填充层、所述第一沟道层和所述第二沟道层以及所述第一插置层和所述第二插置层。
本公开的实施例可以提供半导体装置。所述半导体装置可以包括：堆叠体，其包括交替堆叠的导电图案和绝缘图案；填充层，其被配置为穿过所述堆叠体；第一沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第二沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；以及存储器层，其被配置为围绕所述填充层、所述第一沟道层和所述第二沟道层，其中，所述第一沟道层包括均与所述填充层接触的第一接合表面和第二接合表面，并且其中，所述第一接合表面和所述第二接合表面彼此间隔开。
本公开的实施例可以提供半导体装置。所述半导体装置可以包括：堆叠体，其包括交替堆叠的导电图案和绝缘图案；填充层，其被配置为穿过所述堆叠体；第一沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第二沟道层，其被配置为穿过所述堆叠体且联接到所述填充层，以及存储器层，其被配置为围绕所述填充层、所述第一沟道层和所述第二沟道层，其中，所述填充层包括均与所述第一沟道层接触的第一突起和第二突起，其中，所述第一突起包括与所述存储器层接触的第一外壁和与所述第一沟道层接触的第一接合表面，其中，所述第二突起包括与所述存储器层接触的第二外壁和与所述第一沟道层接触的第二接合表面，并且其中，所述第一外壁和所述第二外壁基本上彼此平行。
本公开的实施例可以提供制造半导体装置的方法。该方法可包括：形成堆叠体；形成被配置为穿过所述堆叠体的第一孔；在所述第一孔中顺序地形成存储器层、初始沟道层和初始插置层；通过蚀刻所述初始插置层而将所述初始插置层分离成多个插置层；将所述初始沟道层分离成多个沟道层；以及形成联接到所述插置层和所述沟道层的填充层。
附图说明
图1是示出根据本公开的实施例的半导体装置的存储器单元阵列的图。
图2A是根据本公开的实施例的半导体装置的平面图。
图2B是沿图2A的线A1-A1’截取的截面图。
图2C是沿图2A的线B1-B1’截取的截面图。
图2D是图2A的区域C的放大图。
图3A、图4A、图5A和图6A是用于解释制造图2A至图2D中的半导体装置的方法的平面图。
图3B是沿图3A的线A2-A2’截取的截面图。
图4B是沿图4A的线A3-A3’截取的截面图。
图5B是沿图5A的线A4-A4’截取的截面图。
图6B是沿图6A的线A5-A5’截取的截面图。
图7是根据本公开的实施例的半导体装置的平面图。
图8A、图8B、图8C和图8D是用于解释制造图7的半导体装置的方法的平面图。
图9是根据本公开的实施例的半导体装置的平面图。
图10A、图10B、图10C和图10D是用于解释制造图9的半导体装置的方法的平面图。
图11是根据本公开的实施例的半导体装置的平面图。
图12A、图12B、图12C和图12D是用于解释制造图11的半导体装置的方法的平面图。
图13是示出根据本公开的实施例的存储器系统的配置的框图。
图14是示出根据本公开的实施例的计算系统的配置的框图。
具体实施方式
可以使用可以应用各种修改并且具有各种方面的实施例来实现本公开的技术精神。在下文中，将参考一些实施例来描述本公开，以使得本公开所属领域的技术人员可以容易地实践本公开。
本公开的各种实施例可以涉及具有提高的集成度的半导体装置。
图1是示出根据本公开实施例的半导体装置的存储器单元阵列的图。
参照图1，半导体装置的存储器单元阵列可以包括与源极线SL和位线BL联接的多个串ST。
每个串ST可以包括在源极线SL和位线BL之间彼此串联联接的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。在实施例中，包括在一个串ST中的源极选择晶体管SST的数量可以是两个或更多个。在实施例中，包括在一个串ST中的漏极选择晶体管DST的数量可以是两个或更多个。包括在一个串ST中的存储器单元MC的数量不限于图中所示的数量。
源极选择晶体管SST可联接到源极线SL，并且漏极选择晶体管DST可联接到位线BL。存储器单元MC可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。
源极选择晶体管SST可联接到源极选择线SSL。漏极选择晶体管DST可以联接到漏极选择线DSL。各个存储器单元MC可以分别联接到各条字线WL。根据半导体装置的操作，数据可以存储在每个存储器单元MC中。
图2A是根据本公开的实施例的半导体装置的平面图。图2B是沿图2A的线A1-A1’截取的截面图。图2C是沿图2A的线B1-B1’截取的截面图。图2D是图2A的区域C的放大图。
参照图2A至图2C，半导体装置可以包括堆叠体STAa，堆叠体STAa包括绝缘图案IP和导电图案CP。
堆叠体STAa可以形成在基板(未示出)上。基板可以物理地保持堆叠体STAa。在一个示例中，基板可以是半导体基板。基板可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一方向D1和第二方向D2可以彼此相交。例如，第一方向D1和第二方向D2可以彼此正交。
在实施例中，外围电路结构(未示出)可以设置在堆叠体STAa和基板之间。外围电路结构可以包括形成半导体装置的外围电路的晶体管和线路。
源极结构(未示出)可以设置在层叠体STAa和基板之间。源极结构可以用作半导体装置的源极线。源极结构可以包括导电材料。在一个示例中，源极结构可以包括掺杂多晶硅。源极结构可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。
堆叠体STAa的导电图案CP和绝缘图案IP可以交替地堆叠在彼此之上。例如，堆叠体STAa的导电图案CP和绝缘图案IP可以在第三方向D3上交替布置。第三方向D3可以与第一方向D1和第二方向D2相交。例如，第三方向D3可以与第一方向D1和第二方向D2正交。
绝缘图案IP可以包括绝缘材料。例如，绝缘图案IP可以包括氧化物。每个导电图案CP可以包括栅极导电层和屏障层。屏障层可以包围(enclose)栅极导电层的表面。例如，栅极导电层可以包括掺杂半导体材料、金属硅化物、钨、镍和钴中的至少一种。例如，屏障层可以包括氮化钛和氮化钽中的至少一种。每个导电图案CP可以用作半导体装置的字线、源极选择线或漏极选择线。在实施例中，屏障层可以围绕(surround)栅极导电层的表面。
可以设置穿过堆叠体STAa的单元插塞CEPa。单元插塞CEPa可以在第三方向D3上延伸，并且于是穿过堆叠体STAa。单元插塞CEPa可以联接到源极结构。半导体装置可以包括多个单元插塞CEPa。每个单元插塞CEPa可以包括填充层FIa、沟道层CLa、插置层(interposedlayer)ILa和存储器层MLa。填充层FIa、沟道层CLa、插置层ILa和存储器层MLa可以在第三方向D3上延伸，并且于是穿过堆叠体STAa。
填充层FIa可以设置在单元插塞CEPa的中心。填充层FIa可以包括绝缘材料。例如，填充层FIa可以包括氧化物。
沟道层CLa可以联接到填充层FIa。沟道层CLa可以与填充层FIa接触。沟道层CLa可以通过填充层FIa彼此间隔开。每个沟道层CLa可以是弯曲的。例如，从图2A中的平面的角度来看，每个沟道层CLa可以具有圆弧形(circular arc)形状。每个沟道层CLa可以电联接到源极结构。沟道层CLa可以包括半导体材料。例如，沟道层CLa可以包括多晶硅。
沟道层CLa可以包括第一沟道层CL1a、第二沟道层CL2a、第三沟道层CL3a和第四沟道层CL4a。沟道层CLa的数量不限于附图中所示的数量。例如，沟道层CLa的数量可以是三个或更少，或者可以是五个或更多。
插置层ILa可以联接到填充层FIa。插置层ILa可以与填充层FIa接触。插置层ILa可以通过填充层FIa彼此间隔开。每个插置层ILa可以设置在对应的沟道层CLa和填充层FIa之间。每个插置层ILa可以被对应的沟道层CLa和填充层FIa包围。在实施例中，每个插置层ILa可以包括针对对应的沟道层CLa具有蚀刻选择性的材料。例如，插置层ILa可以包括氧化物或氮化物。在实施例中，插置层Ila可以包括与填充层FIa的绝缘材料不同的绝缘材料。例如，插置层ILa可以包括氮化物，填充层FIa可以包括氧化物。在实施例中，每个插置层ILa可以被对应的沟道层CLa和填充层FIa围绕。
插置层ILa可以包括第一插置层IL1a、第二插置层IL2a、第三插置层IL3a和第四插置层IL4a。第一插置层IL1a可以联接到第一沟道层CL1a。第一插置层IL1a可以设置在第一沟道层CL1a和填充层FIa之间。第二插置层IL2a可以联接到第二沟道层CL2a。第二插置层IL2a可以设置在第二沟道层CL2a和填充层FIa之间。第三插置层IL3a可以联接到第三沟道层CL3a。第三插置层IL3a可以设置在第三沟道层CL3a和填充层FIa之间。第四插置层IL4a可以联接到第四沟道层CL4a。第四插置层IL4a可以设置在第四沟道层CL4a和填充层FIa之间。插置层ILa的数量不限于附图中所示的数量。例如，插置层ILa的数量可以是三个或更少，或者可以是五个或更多。
存储器层MLa可以包围填充层FIA、沟道层CLa和插置层ILa。存储器层MLa可以包括隧道绝缘层TLa、数据存储层DLa和阻挡层BKLa。在实施例中，存储器层MLa可以围绕填充层FIa、沟道层CLa和插置层ILa。
隧道绝缘层TLa可以包围填充层FIa、沟道层CLa和插置层ILa。隧道绝缘层TLa可以包括能够实现电荷隧穿的材料。例如，隧道绝缘层TLa可以包括氧化物。在实施例中，隧道绝缘层TLa可以围绕填充层FIa、沟道层CLa和插置层Ila。
数据存储层DLa可以包围隧道绝缘层TLa。在实施例中，数据存储层DLa可包括其中可俘获电荷的材料。在一个示例中，数据存储层DLa可以包括氮化物。在实施例中，数据存储层DLa可以根据数据存储方案包括各种类型的材料。在一个示例中，数据存储层DLa可以包括硅、相变材料或纳米点。在实施例中，数据存储层DLa可以围绕隧道绝缘层TLa。
阻挡层BKLa可以包括能够阻挡电荷移动的材料。例如，阻挡层BLKa可以包括氧化物。
可以设置联接到单元插塞CEPa的位线(未示出)。位线可以电联接到单元插塞CEPa的沟道层CLa。一个单元插塞CEPa的沟道层CLa可以联接到不同的位线。例如，第一沟道层CL1a、第二沟道层CL2a、第三沟道层CL3A和第四沟道层CL4a可以联接到不同的位线。在一个示例中，第一沟道层CL1a和第二沟道层CL2a可以联接到一条位线，第三沟道层CL3a和第四沟道层CL4a可以联接到另一条位线。
参照图2D，填充层FIa可以包括基部BAa、第一突起PT1a、第二突起PT2a和填充部FPa。基部BAa、第一突起PT1a、第二突起PT2a和填充部FPa可以在第三方向D3上延伸，并未于是穿过堆叠体STAa。基部BAa可以是布置在填充层FIa的中央处的部分。第一突起PT1a、第二突起PT2a和填充部FPa可以是从基部BAa的外壁突出的部分。
一对第一突起PT1a和第二突起PT2a可以联接到一个沟道层CLa。例如，一对第一突起PT1a和第二突起PT2a可以联接到第一沟道层CL1a。一对第一突起PT1a和第二突起PT2a可以与一个沟道层CLa接触。例如，一对第一突起PT1a和第二突起PT2a可以与第一沟道层CL1a接触。对应的插置层ILa可以设置在形成一对的第一突起PT1a和第二突起PT2a之间。在一个示例中，第一插置层IL1a可以设置在与第一沟道层CL1a联接的形成一对的第一突起PT1a和第二突起PT2a之间。
第一突起PT1a可以包括第一外侧壁OS1a、第一内侧壁IS1a和第一接合表面(firstjunction surface)JS1a。第一突起PT1a的第一外侧壁OS1a、第一内侧壁IS1a和第一接合表面JS1a可以是平坦的。第一外侧壁OS1a可以与存储器层MLa的隧道绝缘层TLa接触。第一内侧壁IS1a可以与插置层ILa接触。在一个示例中，与第一沟道层CL1a接触的第一突起PT1a的第一内侧壁IS1a可以与第一插置层IL1a接触。第一接合表面JS1a可以与沟道层CLa接触。例如，与第一沟道层CL1a接触的第一突起PT1a的第一接合表面JS1a可以与第一沟道层CL1a接触。
第一突起PT1a的第一外侧壁OS1a和第一内侧壁IS1a可以彼此平行。第一突起PT1a的第一外侧壁OS1a和第一接合表面JS1a可以彼此相交。例如，第一突起PT1a的第一外侧壁OS1a和第一接合表面JS1a可以彼此正交。第一突起PT1a的第一内侧壁IS1a和第一接合表面JS1a可以彼此相交。例如，第一突起PT1a的第一内侧壁IS1a和第一接合表面JS1a可以彼此正交。
例如，联接到第一沟道层CL1a的第一突起PT1a的第一外侧壁OS1a和第一内侧壁IS1a可以平行于第二方向D2。例如，联接到第一沟道层CL1a的第一突起PT1a的第一接合表面JS1a可以平行于第一方向D1。
第二突起PT2a可以包括第二外侧壁OS2a、第二内侧壁IS2a和第二接合表面JS2a。第二突起PT2a的第二外侧壁OS2a、第二内侧壁IS2a和第二接合表面JS2可以是平坦的。第二外侧壁OS2a可以与存储器层MLa的隧道绝缘层TLa接触。第二内侧壁IS2a可以与插置层ILa接触。例如，与第一沟道层CL1a接触的第二突起PT2a的第二内侧壁IS2a可以与第一插置层IL1a接触。第二接合表面JS2a可以与沟道层CLa接触。例如，与第一沟道层CL1a接触的第二突起PT2a的第二接合表面JS2a可以与第一沟道层CL1a接触。
第二突起PT2a的第二外侧壁OS2a和第二内壁IS2a可以彼此平行。第二突起PT2a的第二外侧壁OS2a和第二接合表面JS2a可以彼此相交。例如，第二突起PT2a的第二外侧壁OS2a和第二接合表面JS2a可以彼此正交。第二突起PT2a的第二内侧壁IS2a和第二接合表面JS2a可以彼此相交。例如，第二突起PT2a的第二内侧壁IS2a和第二接合表面JS2a可以彼此正交。
例如，联接到第一沟道层CL1a的第二突起PT2a的第二外侧壁OS2a和第二内侧壁IS2a可以平行于第二方向D2。例如，联接到第一沟道层CL1a的第二突起PT2a的第二接合表面JS2a可以平行于第一方向D1。
第一外侧壁OS1a、第一内侧壁IS1a、第二外侧壁OS2a和第二内侧壁IS2a可以彼此平行。第一突起PT1a的第一外侧壁OS1a和第二突起PT2a的第二外侧壁OS2a之间的最短距离可以被定义为第一距离L1。例如，第一距离L1可以是第一突起PT1a的第一外侧壁OS1a和第二突起PT2a的第二外侧壁OS2a之间在第一方向D1上的最短距离。第一距离L1可以是均匀的。
第一突起PT1a的第一内侧壁IS1a和第二突起PT2a的第二内侧壁IS2a之间的最短距离可以被定义为第二距离L2。例如，第二距离L2可以是第一突起PT1a的第一内侧壁IS1a和第二突起PT2a的第二内侧壁IS2a之间在第一方向D1上的最短距离。第二距离L2可以是均匀的。
第一突起PT1a的第一接合表面JS1a和第二突起PT2a的第二接合表面JS2a可以彼此平行。第一突起PT1a的第一接合表面JS1a和第二突起PT2a的第二接合表面JS2a可以彼此间隔开。第一突起PT1a的第一接合表面JS1a和第二突起PT2a的第二接合表面JS2a之间的最短距离可以等于第二距离L2。
填充部分FPa可以设置在形成一对的第一突起PT1a和第二突起PT2a之间。形成一对的第一突起PT1a和第二突起PT2a可以在填充部分FPa插置其间的情况下彼此间隔开。填充部分FPa的最大宽度可以与第二距离L2相同。例如，联接到第一插置层IL1a的填充部分FPa在第一方向D1上的最大宽度可以等于第二距离L2。填充部分FPa的宽度可以在更靠近沟道层CLa的方向上更小。例如，联接到第一插置层IL1a的填充部分FPa在第一方向D1上的宽度可以在更靠近第一沟道层CL1a的方向上更小。
沟道层CLa可以包括第三外侧壁OS3a、第三内侧壁IS3a、第三接合表面JS3a和第四接合表面JS4a。沟道层CLa的第三外侧壁OS3a可以与存储器层MLa的隧道绝缘层TLa接触。沟道层CLa的第三外侧壁OS3a可以是弯曲的。例如，从图2D的截面的角度来看，沟道层CLa的第三外侧壁OS3a可以具有圆弧形状。沟道层CLa的第三内侧壁IS3a可以与第一插置层IL1a接触。沟道层CLa的第三内侧壁IS3a可以是弯曲的。例如，从图2D的截面的角度来看，沟道层CLa的第三内侧壁IS3a可以具有圆弧形状。沟道层CLa的第三内侧壁IS3a可以与沟道层CLa的第三外侧壁OS3a间隔开。
沟道层CLa的第三接合表面JS3a可以与填充层FIa的第一突起PT1a接触。沟道层CLa的第三接合表面JS3a可以与填充层FIa的第一突起PT1a的第一接合表面JS1接触。沟道层CLa的第四接合表面JS4a可以与填充层FIa的第二突起PT2a接触。沟道层CLa的第四接合表面JS4a可以与填充层FIa的第二突起PT2a的第二接合表面JS2a接触。沟道层CLa的第三接合表面JS3a可以将沟道层CLa的第三内侧壁IS3a和第三外侧壁OS3a彼此联接。沟道层CLa的第四接合表面JS4a可以将沟道层CLa的第三内侧壁IS3a和第三外侧壁OS3a彼此联接。
沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以是平坦的。沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以彼此平行。沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以彼此间隔开。沟道层CLa的第三接合表面JS3a和第四接合表面JS4a之间的最短距离可以等于第二距离L2。插置层ILa可以设置在沟道层CLa的第三接合表面JS3a和第四接合表面JS4a之间。
沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以与沟道层CLa的第三外侧壁OS3a相交。沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以与沟道层CLa的第三内侧壁IS3a相交。
插置层ILa可以包括第一部分PO1a、第二部分PO2a和第三部分PO3a。
插置层ILa的第一部分PO1a可以是设置在填充层FIa的第一突起PT1a和填充部分FPa之间的部分。插置层ILa的第一部分PO1a可以联接到填充层FIa的第一突起PT1a和填充部分FPa。插置层ILa的第一部分PO1a可以与填充层FIa的第一突起PT1a和填充部分FPa接触。插置层ILa的第一部分PO1a的宽度可以在更靠近相邻沟道层CLa的方向上更大。例如，第一插置层IL1a的第一部分PO1a在第一方向D1上的宽度可以在更靠近第一沟道层CL1a的方向上更大。
插置层ILa的第二部分PO2a可以是设置在填充层FIa的第二突起PT2a和填充层FIa的填充部分FPa之间的部分。插置层ILa的第二部分PO2a可以联接到填充层FIa的第二突起PT2a和填充部分FPa。插置层ILa的第二部分PO2a可以与填充层FIa的第二突起PT2a和填充部分FPa接触。插置层ILa的第二部分PO2a的宽度可以在更靠近相邻沟道层CLa的方向上更大。例如，第一插置层IL1a的第二部分PO2a在第一方向D1上的宽度可以在更靠近第一沟道层CL1a的方向上更大。
插置层ILa的第一部分PO1a和第二部分PO2a可以设置在填充层FIa的第一突起PT1a和第二突起PT2a之间。填充层FIa的填充部分FPa可以设置在插置层ILa的第一部分PO1a和第二部分PO2a之间。
插置层ILa的第三部分PO3a可以是将插置层ILa的第一部分PO1a和第二部分PO2a彼此联接的部分。插置层ILa的第三部分PO3a可以是与沟道层CLa相邻的部分。插置层ILa的第三部分PO3a可以联接到沟道层CLa。插置层ILa的第三部分PO3a可以与沟道层CLa接触。插置层ILa的第三部分PO3a的外侧壁可以被定义为外侧壁OS4a。插置层ILa的第三部分PO3a的第四外侧壁OS4a可以与沟道层CLa的第三内侧壁IS3a接触。插置层ILa的第三部分PO3a的第四外侧壁OS4a可以根据沟道层CLa的第三内侧壁IS3a而弯曲。插置层ILa的第三部分PO3a的宽度可以在远离插置层ILa的第一部分PO1a和第二部分PO2a的方向上更小。例如，插置层ILa的第三部分PO3a在第一方向D1上的宽度可以在远离插置层ILa的第一部分PO1a和第二部分PO2a的方向上更小。
根据本公开的实施例的半导体装置可以被配置为使得一个存储器层MLa包围多个沟道层CLa，并且因此一个单元插塞CEPa可以包括多个沟道层CLa。因此，可以使用一个单元插塞CEPa来配置多个串。在实施例中，根据本公开实施例的半导体装置可以被配置为使得一个存储器层MLa围绕多个沟道层CLa，并且因此一个单元插塞CEPa可以包括多个沟道层CLa。
因为使用一个单元插塞CEPa来配置多个串，所以可以提高半导体装置的集成度，并且可以提高每单位面积的制造效率。
根据本公开的实施例的半导体装置可以被配置为使得一个单元插塞CEPa包括多个沟道层CLa，并且因此单元插塞CEPa的平面面积可以相对较大。由于单元插塞CEPa的平面面积相对较大，因此单元插塞CEPa可以相对容易地制造，并且因此可以增加堆叠体STAa的堆叠的数量。
图3A、图4A、图5A和图6A是用于解释制造图2A至图2D的半导体装置的方法的平面图。图3B是沿图3A的线A2-A2’截取的截面图。图4B是沿图4A中的线A3-A3’截取的截面图。图5B是沿图中5A的线A4-A4’截取的截面图。图6B是沿图6A的线A5-A5’截取的截面图。
为了简化描述，使用相同的附图标记来表示参考图2A至图2D描述的部件，并且将省略其重复的描述。
下面将描述的制造方法是制造图2A至图2D的半导体装置的方法的一个实施例，并且制造图2A至图2D的半导体装置的方法不限于下面将描述的制造方法。
参照图3A和图3B，可以形成堆叠体STAa。堆叠体STAa可以被形成为使得堆叠牺牲层和堆叠绝缘层在第三方向D3上交替堆叠。
接下来，可以形成穿过堆叠体STAa的第一孔HO1a。第一孔HO1a可以在第三方向D3上延伸，并且于是穿过堆叠体STAa。可以通过蚀刻已交替堆叠的堆叠牺牲层和堆叠绝缘层来形成第一孔HO1a。从图3A中的平面的角度来看，第一孔HO1a可以具有十字形(cross)形状。
当形成第一孔HO1a时，可以将经蚀刻的堆叠牺牲层定义为牺牲图案SP，并且可以将经蚀刻的堆叠绝缘层定义为绝缘图案IP。
参照图4A和图4B，可以在第一孔HO1a中形成存储器层MLa、初始沟道层pCLa和初始插置层pILa。形成存储器层MLa可以包括在第一孔HO1a中顺序地形成阻挡层BKLa、数据存储层DLa和隧道绝缘层TLa。在形成存储器层MLa之后，可以顺序地形成覆盖存储器层MLa的初始沟道层pCLa和覆盖初始沟道层pCLa的初始插置层pILa。
存储器层MLa的阻挡层BKLa、数据存储层DLa和隧道绝缘层TLa，初始沟道层pCLa和初始插置层pILa可以共形地形成在第一孔HO1a中。因此，第一孔HO1a可以不被存储器层MLa的阻挡层BKLa、数据存储层DLa和隧道绝缘层TLa，初始沟道层pCLa和初始插置层pILa完全填充。第一孔HO1a的没有被存储器层MLa的阻挡层BKLa、数据存储层DLa和隧道绝缘层TLa，初始沟道层pCLa和初始插置层pILa完全填充的部分可以被定义为第二孔HOL2a。第二孔HO2a可以由初始插置层pILa限定。第二孔HO2a可以被限定在初始插置层pILa中。
参照图5A和图5B，可以扩大第二孔HO2a。扩大的第二孔HO2a可以被定义为第三孔HO3a。
扩大第二孔HO2a可以包括蚀刻初始插置层pILa和初始沟道层pCLa。初始插置层pILa可以被蚀刻，并且于是可以被分离成多个插置层ILa。每个插置层ILa的第一部分PO1a和第二部分PO2a可以通过第三孔HO3a暴露。伴随初始插置层pILa的蚀刻，可暴露并蚀刻初始沟道层pCLa。经蚀刻的初始沟道层pCLa可以包括通过第三孔HO3a暴露的侧壁pCLa_S。可以使用针对初始插置层pILa具有相对较高蚀刻速率的第一蚀刻材料来蚀刻初始插置层pILa和初始沟道层pCLa。
在实施例中，在扩大第二孔HO2a的步骤中，初始沟道层pCLa可以被分成多个初始沟道层pCLa。
在实施例中，与附图中所示的配置不同，第二孔HO2a的扩大可以进一步包括选择性地蚀刻初始插置层pILa。在这种情况下，当扩大第二孔HO2a时，可以不蚀刻初始沟道层pCLa。
参照图6A和图6B，可以蚀刻通过第三孔HO3a暴露的初始沟道层pCLa。可以使用使得能够选择性地蚀刻初始沟道层pCLa的第二蚀刻材料来蚀刻初始沟道层pCLa。随着初始沟道层pCLa被蚀刻，可以去除与初始沟道层pCLa的侧壁pCLa_S相邻的部分。通过去除与初始沟道层pCLa的侧壁pCLa_S相邻的部分而形成的空的空间可以由第一空腔(cavity)CA1a限定。第一空腔CA1a可以联接到第三孔HO3a。第一空腔CA1a可以被限定在存储器层MLa的隧道绝缘层TLa与插置层ILa之间。
初始沟道层pCLa可以被蚀刻，并且于是可以被分离成多个沟道层CLa。沟道层CLa的第三接合表面JS3a和第四接合表面JS4a可以通过第一空腔CA1a暴露。
然后，可以在第三孔HO3a和第一空腔CA1a中形成填充层FIa(参见图2A至图2D)。在一个示例中，填充层FIa可以完全填充第三孔HO3a和第一空腔。填充层FIa的填充第一空腔CA1a的部分可以被定义为第一突起PT1a和第二突起PT2a(参见图2A至图2D)。
此后，可以用导电图案CP代替牺牲图案SP(参见图2A至图2D)。
根据本公开的实施例的制造半导体装置的方法可以使用一个第一孔HO1a形成多个沟道层CLa。因此，可以提高半导体装置的集成度，并且可以提高单位面积的制造效率。
根据本公开的实施例的制造半导体装置的方法使用一个第一孔HO1a形成多个沟道层CLa，因此第一孔HO1a的平面面积可以相对较大。由于第一孔HO1a的平面面积相对较大，因此可以相对容易地制造第一孔HO1a中的部件，并且可以增加堆叠体STAa的堆叠的数量。
图7是根据本公开的实施例的半导体装置的平面图。
除了下面将要描述的配置之外，根据图7的半导体装置可以类似于图2A至图2D中所示的半导体装置。
参照图7，半导体装置可以包括穿过堆叠体STAb的单元插塞CEPb。单元插塞CEPb可以包括填充层FIb、联接到填充层FIb的插置层ILb、联接到填充层FIb的沟道层CLb、以及包围填充层FIb、插置层ILb和沟道层CLb的存储器层MLb。存储器层MLb可以包括隧道绝缘层TLb、数据存储层DLb和阻挡层BKLb。
每个沟道层CLb可以包括在第一方向D1上延伸的延伸部EXb和将延伸部EXb彼此联接的连接件CNb。延伸部EXb可以在第二方向D2上彼此间隔开。连接件CNb可以是弯曲的。例如，从图7中的平面的角度来看，连接件CNb可以具有圆弧形形状。
填充层FIb可包括基部BAb、联接到基部BAb的第一突起PT1b和第二突起PT2b、以及联接到基部BAb的第一填充部分FP1b。第一突起PT1b和第二突起PT2b可以是联接到沟道层CLb的部分，第一填充部分FP1b可以是设置在第一突起PT1b和第二突起PT2b之间的部分。
插置层ILb可以包括第一插置层IL1b和第二插置层IL2b。第一插置层IL1b可以联接到沟道层CLb。第一插置层ILb可以设置在沟道层CLb的延伸部EXb之间。第一插置层IL1b可以包括位于填充层FIb的第一突起PT1b与第一填充部分FP1b之间的第一部分PO1b、位于填充层FIb的第二突起PT2b与第一填充部分FP1b之间的第二部分PO2b、以及用于将第一部分PO1b联接到第二部分PO2b的第三部分PO3b。
填充层FIb还可以包括联接到基部BAb的圆形部分(round part)RPb和第二突起FP2b。圆形部分RPb和第二突起FP2b可以包围第二插置层IL2b。第二突起FP2b可以设置在圆形部分RPb中。第二插置层IL2b可以设置在圆形部分RPb中。第一插置层IL1b可以被沟道层CLb、第一突起PT1b和第二突起PT2b以及第一填充部分FP1b包围。在实施例中，圆形部分RPb和第二突起FP2b可以围绕第二插置层IL2b。
第二插置层IL2b可以包括位于填充层FIb的圆形部分RPb与第二突起FP2b之间的第四部分PO4b和第五部分PO5b以及用于将第四部分PO4b联接到第五部分PO5b的第六部分PO6b。第二填充部分FP2b可以设置在第二插置层IL2b的第四部分PO4b和第五部分PO5b之间。
第一插置层IL1b的最大长度可以大于第二插置层IL2b的最大长度。例如，第一插置层IL1b在第一方向D1上的最大长度可以大于第二插置层IL2b在第二方向D2上的最大长度。
沟道层CLb可以彼此间隔开。例如，沟道层CLb可以在第一方向D1上彼此间隔开。第二插置层IL2b可以设置在沟道层CLb之间。第一插置层IL1b可以彼此间隔开。例如，第一插置层1L1b可以在第一方向D1上彼此间隔开。第二插置层IL2b可以设置在第一插置层1L1b之间。第二插置层1L2b可以彼此间隔开。例如，第二插置层1L2b可以在第二方向D2上彼此间隔开。沟道层CLb和第一插置层IL1b可以设置在第二插置层IL2b之间。
图8A、图8B、图8C和图8D是用于解释制造图7的半导体装置的方法的平面图。
为了简化描述，使用相同的附图标记来表示参照图7描述的部件，并且将省略其重复的描述。
下面将描述的制造方法是制造图7的半导体装置的方法的一个实施例，并且制造图7的半导体装置的方法不限于下面将描述的制造方法。
参照图8A，可以形成穿过堆叠体STAb的第一孔HO1b。从图8A中的平面的角度来看，第一孔HO1b可以具有十字形形状。例如，第一孔HO1b在第一方向D1上的最大宽度W1可以大于其在第二方向D2上的最大宽度W2。
参照图8B，可以在第一孔HO1b中形成存储器层MLb、初始插置层pILb和初始沟道层pCLb。可以形成存储器层MLb、初始插置层pILb和初始沟道层pCLb，并且由此可以限定第二孔HO2b。
参照图8C，可以扩大第二孔HO2b。扩大的第二孔HO2b可以被定义为第三孔HO3b。可以蚀刻初始插置层pILb和初始沟道层pCLb，并且由此可以扩大第二孔HO2b。可以蚀刻初始插置层pILb，并且于是可以将初始插置层pILb分离成第一插置层IL1b和第二插置层IL2b。经蚀刻的初始沟道层pCLb可以包括通过第三孔HO3b暴露的侧壁pCLb_S。初始沟道层pCLb可以包括与第一插置层IL1b相邻的第一相邻部分AD1b和与第二插置层IL2b相邻的第二相邻部分AD2b。
参照图8D，可以选择性地蚀刻初始沟道层pCLb。随着初始沟道层pCLb被蚀刻，初始沟道层pCLb的第一相邻部分AD1b的一部分可以被去除，并且初始沟道层pCLb的第一相邻部分AD1b的另一部分可以保留。初始沟道层pCLb的第一相邻部分AD1b的剩余部分可以被定义为沟道层CLb。通过去除初始沟道层pCLb的第一相邻部分AD1b的上述一部分而形成的空的空间可以被定义为第一空腔CA1b。第一空腔CA1b可以限定在存储器层MLb的隧道绝缘层TLb与第一插置层IL1b之间。
随着初始沟道层pCLb被蚀刻，可以去除初始沟道层pCLb的第二相邻部分AD2b。通过去除初始沟道层pCLb的第二相邻部分AD2b而形成的空的空间可以被定义为第二空腔CA2b。第二空腔CA2b可以限定在存储器层MLb的隧道绝缘层TLb与第二插置层IL2b之间。第二插置层IL2b可以被第二空腔CA2b和第三孔HO3b包围。在实施例中，第二插置层IL2b可以被第二空腔CA2b和第三孔HO3b围绕。
然后，可以在第三孔HO3b、第一空腔CA1b和第二空腔CA2b中形成填充层FIb(参见图7)。例如，填充层FIb可以完全填充第三孔HO3b、第一空腔CA1b和第二空腔CA2b。填充层FIb的填充第一空腔CA1b的部分可以被定义为第一突起PT1b和第二突起PT2b，填充层FIb的填充第二空腔CA2b的部分可以被定义为圆形部分RPb(参见图7)。
图9是根据本公开实施例的半导体装置的平面图。
除了下面将要描述的配置之外，根据图9的半导体装置类似于图2A至图2D4中所示的半导体装置。
参照图9，半导体装置可以包括穿过堆叠体STAc的单元插塞CEPc。单元插塞CEPc可以包括填充层FIc、联接到填充层FIc的插置层ILc、联接到填充层FIc的沟道层CLc、以及被配置为包围填充层FIc、插置层ILc和沟道层CLc的存储器层MLc。存储器层MLc可以包括隧道绝缘层TLc、数据存储层DLc和阻挡层BKLc。在实施例中，单元插塞CEPc可包括填充层FIc、联接到填充层FIc的插置层ILc、联接到填充层FIc的沟道层CLc、以及被配置为围绕填充层FIc、插置层ILc和沟道层CLc的存储器层MLc。
沟道层CLc可以包括第一沟道层CL1c和第二沟道层CL2c。第一沟道层CL1c可以彼此间隔开。在一个示例中，第一沟道层CL1c可以在第一方向D1上彼此间隔开。第二沟道层CL2c可以布置在第一沟道层CL1c之间。第二沟道层CL2c可以彼此间隔开。在一个示例中，第二沟道层CL2c可以在第二方向D2上彼此间隔开。第一沟道层CL1c可以布置在第二沟道层CL2c之间。
每个第一沟道层CL1c可以包括在第一方向D1上延伸的第一延伸部EX1c和将第一延伸部EX1c彼此联接的第一连接件CN1c。每个第二沟道层CL2c可以包括在第二方向D2上延伸的第二延伸部EX2c和将第二延伸部EX2c彼此联接的第二连接件CN2c。
第一沟道层CL1c的最大长度可以大于第二沟道层CL2c的最大长度。例如，第一沟道层CL1c在第一方向D1上的最大长度可以大于第二沟道层CL2c在第二方向D2上的最大长度。第一沟道层CL1c的第一延伸部EX1c的最大长度可以大于第二沟道层CL2c的第二延伸部EX2c的最大长度。例如，第一沟道层CL1c的第一延伸部EX1c在第一方向D1上的最大长度可以大于第二沟道层CL2c的第二延伸部EX2c在第二方向D2上的最大长度。
插置层ILC可以包括第一插置层IL1c和第二插置层IL2c。第一插置层IL1c可以联接到第一沟道层CL1c。第二插置层IL2c可以联接到第二沟道层CL2c。第一插置层IL1c可以彼此间隔开。在一个示例中，第一插置层IL1c可以在第一方向D1上彼此间隔开。第二插置层IL2c可以设置在第一插置层IL1c之间。第二沟道层CL2c可以布置在第一插置层IL1c之间。第二插置层IL2c可以彼此间隔开。例如，第二插置层IL2c可以在第二方向D2上彼此间隔开。第一插置层IL1c可以设置在第二插置层IL2c之间。第一沟道层CL1c可以设置在第二插置层IL2c之间。
第一插置层IL1c的最大长度可以大于第二插置层IL2c的最大长度。例如，第一插置层IL1c在第一方向D1上的最大长度可以大于第二插置层IL2c在第二方向D2上的最大长度。
图10A、图10B、图10C和图10D是用于解释制造图9的半导体装置的方法的平面图。
为了简化描述，使用相同的附图标记来表示参照图9描述的部件，并且将省略其重复的描述。
下面将描述的制造方法是制造图9的半导体装置的方法的一个实施例，并且制造图9的半导体装置的方法不限于下面将描述的制造方法。
参照图10A，可以形成穿过堆叠体STAc的第一孔HO1c。从图10A中的平面的角度来看，第一孔HO1c可以具有十字形形状。例如，第一孔HO1c在第一方向D1上的最大宽度W3可以大于其在第二方向D2上的最大宽度W4。
参照图10B，可以在第一孔HO1c中形成存储器层MLa、初始插置层pILc和初始沟道层pCLc。可以形成存储器层MLb、初始插置层pILc和初始沟道层pCLc，并且由此可以限定第二孔HO2c。
参照图10C，可以扩大第二孔HO2c。扩大的第二孔HO2c可以被定义为第三孔HO3c。可以蚀刻初始插置层pILc和初始沟道层pCLc，并且由此可以扩大第二孔HO2c。可以蚀刻初始插置层pILc，并且于是可以将初始插置层pILc分离成第一插置层IL1c和第二插置层IL2c。经蚀刻的初始沟道层pCLc可以包括通过第三孔HO3c暴露的侧壁pCLc_S。
参照图10D，可以选择性地蚀刻初始沟道层pCLc。随着初始沟道层pCLc被蚀刻，初始沟道层pCLc可以被分离成第一沟道层CL1c和第二沟道层CL2c。通过蚀刻初始沟道层pCLc形成的空的空间可以被定义为第一空腔CA1c。
然后，可以在第三孔HO3c和第一空腔CA1c中形成填充层FIc(参见图9)。
图11是根据本公开的实施例的半导体装置的平面图。
除了下面将要描述的配置之外，图11中的半导体装置可以类似于图2A至图2D中所示的半导体装置。
参照图11，半导体装置可以包括穿过堆叠体STAd的单元插塞CEPd。单元插塞CEPd可以包括填充层FId、联接到填充层FId的插置层ILd、联接到填充层FId的沟道层CLd以及被配置为包围填充层FId、插置层ILd和沟道层CLd的存储器层MLd。存储器层MLd可以包括隧道绝缘层TLd、数据存储层DLd和阻挡层BKLd。在实施例中，单元插塞CEPd可以包括填充层FId、联接到填充层FId的插置层ILd、联接到填充层FId的沟道层CLd以及被配置为围绕填充层FId、插置层ILd和沟道层CLd的存储器层MLd。
各个沟道层CLd可以以相同的间隔与单元插塞CEPd的中心CE间隔开。各个沟道层CLd可以被设置为以单元插塞CEPd的中心CE为原点形成均匀的角度。例如，彼此相邻的沟道层CLd可以被设置为以单元插塞CEPd的中心CE为原点形成120°的角度。
各个插置层ILd可以以相同的间隔与单元插塞CEPd的中心CE间隔开。插置层ILd可以被设置为以单元插塞CEPd的中心CE为原点形成均匀的角度。例如，彼此相邻的插置层ILd可以被设置为以单元插塞CEPd的中心CE为原点形成120°的角度。
填充层FId可以包括基部BAd、联接到沟道层CLd的第一突起PT1d和第二突起PT2d、以及联接到第一突起PT1d和第二突起PT2d的填充部分FPd。
图12A、图12B、图12C和图12D是用于解释制造图11的半导体装置的方法的平面图。
为了简化描述，使用相同的附图标记来表示参照图11描述的部件，并且将省略重复的描述。
下面将描述的制造方法是制造图11的半导体装置的方法的一个实施例，并且制造图11的半导体装置的方法不限于下面将描述的制造方法。
参照图12A，可以形成穿过堆叠体STAd的第一孔HO1d。从图12A中的平面的角度来看，第一孔HO1d可以具有从第一孔HO1d的中心沿三个方向突出的形状。
参照图12B，可以在第一孔HO1d中形成存储器层MLd、初始插置层pILd和初始沟道层pCLd。可以形成存储器层MLd、初始插置层pILd和初始沟道层pCLd，并且由此可以限定第二孔HO2d。
参照图12C，可以扩大第二孔HO2d。扩大的第二孔HO2d可以被定义为第三孔HO3d。可以选择性地蚀刻初始插置层pILd，并且由此可以扩大第二孔HO2d。初始插置层pILd可以被蚀刻，并且于是可以被分离成多个插置层ILd。可以蚀刻初始插置层pILd，并且于是可以通过第三孔HO3d暴露初始沟道层pCLd的侧壁pCLd_S。
参照图12D，可以选择性地蚀刻初始沟道层pCLd。随着初始沟道层pCLd被蚀刻，初始沟道层pCLd可以被分离成多个沟道层CLd。通过蚀刻初始沟道层pCLd形成的空的空间可以被定义为第一空腔CA1d。
然后，可以在第三孔HO3d和第一空腔CA1d中形成填充层FId(参见图11)。
图13是示出根据本公开的实施例的存储器系统的配置的框图。
参照图13，根据本公开的实施例的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括根据本公开的实施例的半导体装置。存储器装置1120可以是由多个闪存存储器芯片构成的多芯片封装。
存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111被用作CPU 1112的工作存储器，CPU 1112执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113设置有联接到存储器系统1100的主机的数据交换协议。此外，ECC电路1114检测并校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120对接。另外，存储器控制器1110还可以包括存储用于与主机对接的代码数据的只读存储器(ROM)等。
上述存储器系统1100可以是其中存储器装置1120和存储器控制器1110彼此组合的存储器卡或固态驱动器(SSD)。例如，当存储器系统1100为SSD时，存储器控制器1110可经由各种接口协议(例如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互连Express(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)或集成驱动电子设备(IDE))中的一个与外部装置(例如，主机)通信。
图14是示出根据本公开的实施例的计算系统的配置的框图。
参照图14，根据本公开的实施例的计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动设备时，其可进一步包括用于向计算系统1200供应操作电压的电池，并且可进一步包括应用芯片组、相机图像处理器(CIP)、移动DRAM等。
存储器系统1210可使用与参照图13所描述的存储器装置和存储器控制器相似的存储器装置1212和存储器控制器1211来配置。
本说明书和附图中公开的实施例仅旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。应当理解，本文描述的基本构思的许多变型和修改仍将落入所附权利要求及其等同物所限定的本公开的精神和范围内。
在根据本公开的实施例的半导体装置中，可以使用一个单元插塞配置多个串，从而提高半导体装置的集成度。
相关申请的交叉引用
本申请要求2020年9月29日向韩国知识产权局提交的韩国专利申请No.10-2020-0126712的优先权，该韩国专利申请的全部公开内容通过引用合并于此。

Claims (28)

1.一种半导体装置，该半导体装置包括：
堆叠体，所述堆叠体包括交替堆叠的导电图案和绝缘图案；
填充层，所述填充层穿过所述堆叠体；
第一沟道层，所述第一沟道层穿过所述堆叠体并且联接到所述填充层；
第二沟道层，所述第二沟道层穿过所述堆叠体并且联接到所述填充层；
第一插置层，所述第一插置层穿过所述堆叠体并且设置在所述第一沟道层和所述填充层之间；
第二插置层，所述第二插置层穿过所述堆叠体并且设置在所述第二沟道层和所述填充层之间；以及
存储器层，所述存储器层围绕所述填充层、所述第一沟道层和所述第二沟道层以及所述第一插置层和所述第二插置层。
2.根据权利要求1所述的半导体装置，其中，
所述第一插置层被所述第一沟道层和所述填充层围绕，并且
所述第二插置层被所述第二沟道层和所述填充层围绕。
3.根据权利要求1所述的半导体装置，其中，
所述第一沟道层和所述第二沟道层中的每一个具有圆弧形的形状。
4.根据权利要求1所述的半导体装置，其中，
所述第一沟道层包括均与所述填充层接触的第一接合表面和第二接合表面，并且
所述第一插置层设置在所述第一接合表面和所述第二接合表面之间。
5.根据权利要求1所述的半导体装置，其中，
所述填充层包括均与所述第一沟道层接触的第一突起和第二突起，并且
所述第一插置层设置在所述第一突起和所述第二突起之间。
6.根据权利要求5所述的半导体装置，其中，所述填充层还包括设置在所述第一突起和所述第二突起之间的填充部分。
7.根据权利要求6所述的半导体装置，其中，
所述填充部分的宽度在越靠近所述第一沟道层的位置处越小。
8.根据权利要求6所述的半导体装置，其中，所述第一插置层包括设置在所述第一突起和所述填充部分之间的第一部分以及设置在所述第二突起和所述填充部分之间的第二部分。
9.根据权利要求8所述的半导体装置，其中，
所述第一插置层的所述第一部分的宽度在越靠近所述第一沟道层的位置处越大，并且
所述第一插置层的所述第二部分的宽度在越靠近所述第一沟道层的位置处越大。
10.一种半导体装置，该半导体装置包括：
堆叠体，所述堆叠体包括交替堆叠的导电图案和绝缘图案；
填充层，所述填充层穿过所述堆叠体；
第一沟道层，所述第一沟道层穿过所述堆叠体并且联接到所述填充层；
第二沟道层，所述第二沟道层穿过所述堆叠体并且联接到所述填充层；以及
存储器层，所述存储器层围绕所述填充层、所述第一沟道层和所述第二沟道层，
其中，所述第一沟道层包括均与所述填充层接触的第一接合表面和第二接合表面，并且
其中，所述第一接合表面和所述第二接合表面彼此间隔开。
11.根据权利要求10所述的半导体装置，该半导体装置还包括：
第一插置层，所述第一插置层设置在所述第一接合表面和所述第二接合表面之间。
12.根据权利要求10所述的半导体装置，其中，
所述填充层包括与所述第一接合表面接触的第一突起和与所述第二接合表面接触的第二突起，并且
所述第一突起和所述第二突起彼此间隔开。
13.根据权利要求12所述的半导体装置，该半导体装置还包括：
第一插置层，所述第一插置层设置在所述第一接合表面和所述第二接合表面之间以及所述第一突起和所述第二突起之间。
14.根据权利要求10所述的半导体装置，其中，所述第一接合表面和所述第二接合表面彼此平行。
15.根据权利要求11所述的半导体装置，该半导体装置还包括：
被所述填充层围绕的第二插置层，
其中，所述填充层还包括围绕所述第二插置层的圆形部分。
16.根据权利要求15所述的半导体装置，其中，所述第一插置层的最大长度大于所述第二插置层的最大长度。
17.一种半导体装置，该半导体装置包括：
堆叠体，所述堆叠体包括交替堆叠的导电图案和绝缘图案；
填充层，所述填充层穿过所述堆叠体；
第一沟道层，所述第一沟道层穿过所述堆叠体并且联接到所述填充层；
第二沟道层，所述第二沟道层穿过所述堆叠体并且联接到所述填充层；以及
存储器层，所述存储器层围绕所述填充层、所述第一沟道层和所述第二沟道层，
其中，所述填充层包括均与所述第一沟道层接触的第一突起和第二突起，
其中，所述第一突起包括与所述存储器层接触的第一外侧壁和与所述第一沟道层接触的第一接合表面，
其中，所述第二突起包括与所述存储器层接触的第二外侧壁和与所述第一沟道层接触的第二接合表面，并且
其中，所述第一外侧壁和所述第二外侧壁彼此平行。
18.根据权利要求17所述的半导体装置，其中，所述第一外侧壁和所述第一接合表面彼此相交。
19.根据权利要求18所述的半导体装置，其中，所述第一外侧壁和所述第一接合表面彼此正交。
20.根据权利要求17所述的半导体装置，该半导体装置还包括：
第一插置层，所述第一插置层设置在所述第一接合表面和所述第二接合表面之间。
21.一种制造半导体装置的方法，该方法包括以下步骤：
形成堆叠体；
形成穿过所述堆叠体的第一孔；
在所述第一孔中顺序地形成存储器层、初始沟道层和初始插置层；
通过蚀刻所述初始插置层而将所述初始插置层分离成多个插置层；
将所述初始沟道层分离成多个沟道层；以及
形成联接到所述插置层和所述沟道层的填充层。
22.根据权利要求21所述的方法，其中，
通过所述初始插置层限定第二孔，并且
将所述初始插置层分离成所述多个插置层的步骤包括通过扩大所述第二孔而形成第三孔的步骤。
23.根据权利要求22所述的方法，其中，将所述初始沟道层分离成所述多个沟道层的步骤包括通过所述第三孔蚀刻所述初始沟道层的步骤。
24.根据权利要求22所述的方法，其中，所述初始沟道层的侧壁通过所述第三孔暴露。
25.根据权利要求21所述的方法，其中，形成所述填充层的步骤包括以下步骤：
形成填充所述存储器层与对应的插置层之间的空间的突起。
26.根据权利要求21所述的方法，其中，形成所述填充层的步骤包括以下步骤：
形成填充部分，所述填充部分填充对应的插置层的第一部分和第二部分之间的空间。
27.根据权利要求21所述的方法，其中，
所述插置层包括第一插置层和第二插置层，所述第一插置层彼此间隔开，并且所述第二插置层设置在所述第一插置层之间，并且
将所述初始沟道层分离成所述多个沟道层的步骤包括以下步骤：
去除所述初始沟道层的与所述第一插置层相邻的第一相邻部分的一部分，以及去除所述初始沟道层的与所述第二插置层相邻的第二相邻部分。
28.根据权利要求22所述的方法，其中，
将所述初始沟道层分离成所述多个沟道层的步骤包括在相应插置层与所述存储器层之间形成第一空腔的步骤，并且
所述第一空腔联接到所述第三孔。
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