CN117395994A - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

半导体存储器装置和半导体存储器装置的制造方法 Download PDF

Info

Publication number
CN117395994A
CN117395994A CN202310238097.9A CN202310238097A CN117395994A CN 117395994 A CN117395994 A CN 117395994A CN 202310238097 A CN202310238097 A CN 202310238097A CN 117395994 A CN117395994 A CN 117395994A
Authority
CN
China
Prior art keywords
layer
hollow
insulating layer
contact
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310238097.9A
Other languages
English (en)
Inventor
金镇河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117395994A publication Critical patent/CN117395994A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种半导体存储器装置和半导体存储器装置的制造方法。该半导体存储器装置的制造方法包括以下步骤：在初步掺杂半导体结构上方层叠多个第一材料层和多个第二材料层；形成穿透多个第一材料层和多个第二材料层并延伸到初步掺杂半导体结构的内部的阻挡绝缘层、数据存储层、隧道绝缘层和沟道层；形成穿透多个第一材料层和多个第二材料层的狭缝；在狭缝的侧壁上作为双层或单层形成保护结构；以及形成在与沟道层交叉的方向上穿透初步掺杂半导体结构的一部分并与沟道层接触的掺杂沟道接触层。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体上涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置可包括能够存储数据的多个存储器单元。三维半导体存储器装置的多个存储器单元可三维布置。在三维半导体存储器装置中，多个存储器单元可通过穿透栅极层叠结构的沟道结构串联连接。三维半导体存储器装置的沟道层可电连接到与栅极层叠结构交叠的掺杂半导体结构。
发明内容
根据本公开的实施方式，可提供一种制造半导体存储器装置的方法，该方法可包括以下步骤：在初步掺杂半导体结构上方在第一方向上交替地层叠多个第一材料层和多个第二材料层；形成穿透多个第一材料层和多个第二材料层的中空阻挡绝缘层，该中空阻挡绝缘层延伸到初步掺杂半导体结构的内部；在设置多个第二材料层的高度上形成多个数据存储图案，其中，中空阻挡绝缘层的内壁被多个数据存储图案部分地覆盖；形成中空隧道绝缘层以覆盖多个数据存储图案和中空阻挡绝缘层的内壁；在中空隧道绝缘层内形成沟道层；形成穿透多个第一材料层和多个第二材料层的狭缝；在狭缝的侧壁上作为双层和单层之一形成保护结构；以及形成在与沟道层交叉的方向上穿透初步掺杂半导体结构的一部分的掺杂沟道接触层，该掺杂沟道接触层与沟道层接触。
根据本公开的实施方式，可提供一种半导体存储器装置，该半导体存储器装置包括：掺杂半导体结构；栅极层叠结构，其包括在第一方向上层叠在掺杂半导体结构上方的多个导电层；沟道层，其包括第一部分以及在第一方向上从第一部分延伸以穿透栅极层叠结构的第二部分；第一隧道绝缘图案，其沿着沟道层的第二部分的外壁延伸；多个数据存储图案，其插置在多个导电层和第一隧道绝缘图案之间；以及第一阻挡绝缘图案，其插置在多个数据存储图案中的每一个和栅极层叠结构之间，其中，第一部分的至少一部分位于掺杂半导体结构内，其中，掺杂半导体结构包括与沟道层接触的接触表面，并且其中，第一阻挡绝缘图案延伸到多个导电层当中的与掺杂半导体结构相邻的最下导电层与接触表面之间的第一区域，并且在第一区域中与第一隧道绝缘图案接触。
附图说明
现在将在下文参照附图更充分地描述实施方式的各种示例；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本领域技术人员将能够理解本公开。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在附加中间元件。贯穿附图，相似的标号表示相似的元件。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
图2是根据本公开的实施方式的存储器单元阵列的电路图。
图3是示出根据本公开的实施方式的半导体存储器装置的立体图。
图4是图3所示的半导体存储器装置的一部分的放大截面图。
图5A、图5B、图5C和图5D是示出根据本公开的实施方式的半导体存储器装置的制造方法的一些工艺的截面图。
图6A、图7A、图8A和图9A是示出在图5D所示的工艺之后执行的后续工艺的实施方式的放大截面图。
图6B、图7B、图8B和图9B是示出在图5D所示的工艺之后执行的后续工艺的实施方式的放大截面图。
图10A和图10B是示出在图9A或图9B所示的工艺之后执行的后续工艺的实施方式的截面图。
图11是示出根据本公开的实施方式的存储器系统的配置的框图。
图12是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构和功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，它们不应被解释为限于本文所阐述的具体实施方式。
将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，并非暗示元件的数量或顺序。将理解，当结构、元件或层等被称为“在”另一结构、元件或层等“上”、“连接到”或“联接到”另一结构、元件或层等时，其可直接在另一结构、元件或层等上、连接到或联接到另一结构、元件或层等，或者可存在中间结构、元件或层等。相比之下，当结构、元件或层等被称为“直接在”另一结构、元件或层等“上”、“直接连接到”或“直接联接到”另一结构、元件或层等时，不存在中间结构、元件或层等。在一些实施方式中，将理解，当层、结构或元件等被称为穿透另一层、结构或元件等时，其可通过延伸到另一层、结构或元件等的一部分中而部分地穿透另一层、结构或元件等，或者通过穿过整个层、结构或元件等而完全穿透另一层、结构或元件等。
各种实施方式提供了半导体存储器装置和半导体存储器装置的制造方法，其可简化制造工艺。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
参照图1，半导体存储器装置可包括掺杂半导体结构DPS、多个存储器单元阵列MCA1和MCA2以及多条位线BL。多个存储器单元阵列MCA1和MCA2可设置在掺杂半导体结构DPS和多条位线BL之间。
多个存储器单元阵列MCA1和MCA2中的每一个可包括连接到掺杂半导体结构DPS的多个存储器单元串。各个存储器单元串可连接到与之对应的栅极层叠结构的多个导电层。多个存储器单元阵列MCA1和MCA2可包括在平行于掺杂半导体结构DPS的顶表面的平面上彼此相邻的第一存储器单元阵列MCA1和第二存储器单元阵列MCA2。第一存储器单元阵列MCA1的栅极层叠结构和第二存储器单元阵列MCA2的栅极层叠结构可通过狭缝彼此隔离。
各条位线BL可连接到第一存储器单元阵列MCA1的存储器单元串和第二存储器单元阵列MCA2的存储器单元串。各个存储器单元串可包括连接到与之对应的位线BL和掺杂半导体结构DPS的沟道层。
尽管图中未示出，半导体存储器装置还可包括用于控制多个存储器单元阵列MCA1和MCA2、多条位线BL和掺杂半导体结构DPS的外围电路结构。在实施方式中，外围电路结构可与多条位线BL相邻设置。互连件可设置在外围电路结构和多条位线BL之间，或者互连件和结合结构可设置在外围电路结构和多条位线BL之间。在另一实施方式中，外围电路结构可与掺杂半导体结构DPS相邻设置。互连件可设置在外围电路结构和掺杂半导体结构DPS之间，或者互连件和结合结构可设置在外围电路结构和掺杂半导体结构DPS之间。
半导体存储器装置的制造工艺可各种各样。在实施方式中，可对外围电路结构(未示出)执行形成掺杂半导体结构DPS的工艺、形成多个存储器单元阵列MCA1和MCA2的工艺以及形成多条位线BL的工艺。在另一实施方式中，包括多个存储器单元阵列MCA1和MCA2的第一结构可与包括外围电路结构(未示出)的第二结构分开形成。第一结构和第二结构可通过结合结构在结构上彼此连接。结合结构可包括设置在第一结构处的第一结合绝缘层、设置在第二结构处的第二结合绝缘层、在第一结合绝缘层内的第一导电结合焊盘以及在第二结合绝缘层内的第二导电结合焊盘。第一结合绝缘层可联接到第二结合绝缘层，第一导电结合焊盘可联接到第二导电结合焊盘。第一导电结合焊盘可经由与之对应的互连件电连接到外围电路结构，第二导电结合焊盘可经由与之对应的互连件电连接到与之对应的存储器单元阵列。
图2是根据本公开的实施方式的存储器单元阵列的电路图。
参照图2，存储器单元阵列的多个存储器单元串CS可并联连接到公共源极线CSL。公共源极线CSL可经由图1所示的掺杂半导体结构DPS连接到多个存储器单元串CS。
各个存储器单元串CS可包括至少一个源极选择晶体管SST、多个存储器单元MC1至MCn和至少一个漏极选择晶体管DST。多个存储器单元MC1至MCn可串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST、多个存储器单元MC1至MCn以及漏极选择晶体管DST可通过沟道层串联连接。
各个存储器单元串CS可连接到多条位线BL当中的与之对应的位线。公共源极线CSL和多条位线BL可连接到多个存储器单元串CS的沟道层。
存储器单元串CS的多个存储器单元MC1至MCn可经由图1所示的源极选择晶体管SST和掺杂半导体结构DPS连接到公共源极线CSL。存储器单元串CS的多个存储器单元MC1至MCn可经由漏极选择晶体管DST连接到与之对应的位线BL。
存储器单元串CS可连接到源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL1或DSL2。源极选择线SSL可用作源极选择晶体管SST的栅电极。多条字线WL1至WLn可用作多个存储器单元MC1至MCn的栅电极。漏极选择线DSL1或DSL2可用作漏极选择晶体管DST的栅电极。
多个存储器单元串CS可由多条字线WL1至WLn中的每一条控制。可由各条位线BL控制两个或更多个存储器单元串CS。在实施方式中，第一存储器单元串组CS[A]的一个存储器单元串CS和第二存储器单元串组CS[B]的一个存储器单元串CS可连接到各条位线BL。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可由彼此隔离的漏极选择线或彼此隔离的源极选择线单独地控制。在实施方式中，第一存储器单元串组CS[A]可连接到第一漏极选择线DSL1，第二存储器单元串组CS[B]可连接到第二漏极选择线DSL2。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可连接到同一源极选择线SSL。然而，本公开的实施方式不限于此。在其它实施方式中，连接到同一位线BL的两个或更多个存储器单元串组可连接到同一漏极选择线，并且单独地连接到彼此隔离的两条或更多条源极选择线。在其它实施方式中，连接到同一位线BL的两个或更多个存储器单元串组可单独地连接到彼此隔离的两条或更多条漏极选择线，并且单独地连接到彼此隔离的两条或更多条源极选择线。
用于对与各条位线BL对应的存储器单元串CS的沟道层进行预充电的操作电压可施加到位线BL。位线BL可通过位线连接结构连接到存储器单元串CS的沟道层。
用于对存储器单元串CS的沟道层的电位进行放电的操作电压可施加到公共源极线CSL。
图3是示出根据本公开的实施方式的半导体存储器装置的立体图。图4是图3所示的半导体存储器装置的一部分的放大截面图。
参照图3和图4，半导体存储器装置可包括设置在掺杂半导体结构100上方的多个栅极层叠结构GST以及穿透多个栅极层叠结构GST并延伸到掺杂半导体结构100的内部的多个沟道层131。第一隧道绝缘图案125A、第一阻挡绝缘图案121A和多个数据存储图案123P可插置在各个栅极层叠结构GST和与之对应的沟道层之间。多条位线187可设置在多个栅极层叠结构GST上方。
掺杂半导体结构100可包括与沟道层131接触的接触表面CTS。更具体地，掺杂半导体结构100可包括下层101、掺杂沟道接触层161和上层109。掺杂沟道接触层161可包括与接触表面CTS对应的侧壁161SW。掺杂沟道接触层161可设置在下层101上。上层109可设置在栅极层叠结构GST和掺杂沟道接触层161之间。上层109可在第一方向DR1上与下层101间隔开，并且掺杂沟道接触层161插置在二者间。在一些实施方式中可省略上层109。
下层101、掺杂沟道接触层161和上层109中的每一个可包括掺杂半导体层。下层101、掺杂沟道接触层161和上层109中的每一个可包括n型杂质和p型杂质中的至少一种。
半导体存储器装置可包括在狭缝153内的源极接触结构163。源极接触结构163可与掺杂沟道接触层161接触并且可在第一方向DR1上延伸。源极接触结构163可由与掺杂沟道接触层161相同的材料形成，或者由包括金属的各种导电材料形成。源极接触结构163可被设置为将掺杂半导体结构100电连接到图2所示的公共源极线CSL。
多个栅极层叠结构GST可设置在掺杂半导体结构100和多条位线187之间。多个栅极层叠结构GST可通过狭缝153分隔。图3和图4示出各个栅极层叠结构GST的与狭缝153相邻的部分。多个栅极层叠结构GST中的每一个可包括多个导电层155。多个导电层155可被设置为与之对应的存储器单元阵列的多个栅电极。在实施方式中，半导体存储器装置可包括设置在狭缝153的两侧的第一存储器单元阵列10A和第二存储器单元阵列10B。第一存储器单元阵列10A和第二存储器单元阵列10B中的每一个的栅极层叠结构GST可包括层叠在掺杂半导体结构100上方的多个导电层155。在实施方式中，栅极绝缘层GI可位于多个导电层155和掺杂半导体结构100之间，例如，如图4所示。侧壁绝缘层157可设置在源极接触结构163和栅极层叠结构GST之间。源极接触结构163可通过侧壁绝缘层157与栅极层叠结构GST的多个导电层155绝缘。
多个导电层155可被层叠为在第一方向DR1上彼此间隔开。各个导电层155可具有在第二方向DR2和第三方向DR3上延伸的平板形状。在实施方式中，第二方向DR2和第三方向DR3可分别对应于X轴方向和Y轴方向，第一方向DR1可对应于Z轴方向。
多个导电层155可用作图2所示的源极选择线SSL、多条字线WL1至WLn和漏极选择线DSL1或DSL2。多个导电层155当中的与掺杂半导体结构100相邻的至少一个导电层155可用作源极选择线。在实施方式中，多个导电层155当中的与掺杂半导体结构100相邻的最下导电层155B可用作源极选择线。多个导电层155当中的与位线187相邻的至少一个导电层可用作漏极选择线。在实施方式中，多个导电层155当中的与位线187相邻的最上导电层155T可用作漏极选择线。用作漏极选择线的导电层(例如，155T)和用作源极选择线的导电层(例如，155B)之间的其它导电层可用作字线。最下导电层155B可通过栅极绝缘层GI与掺杂半导体结构100间隔开。
栅极层叠结构GST还可包括在第一方向DR1上与多个导电层155交替地设置的多个层间绝缘层111。在第一方向DR1上彼此相邻的多个导电层155可通过多个层间绝缘层111彼此绝缘。各个导电层155可包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个。掺杂半导体层可包括掺杂硅层。金属层可包括钨、铜、钼等。导电金属氮化物层可包括氮化钛、氮化钽等。
沟道层131可由诸如硅或锗的半导体材料形成。在实施方式中，沟道层131可包括基本上本征半导体。沟道层131的形成与掺杂半导体结构100的接触表面CTS的部分区域和沟道层131的与之相邻的部分区域可被定义为源结。源结可包括具有与沟道接触层161相同的导电类型的杂质作为多数载流子。在实施方式中，源结可包括n型杂质。另外，沟道层131的另一部分区域可被定义为漏结。沟道层131的与位线187相邻的顶端可被定义为漏结。漏结可包括n型杂质和p型杂质中的至少一种。在实施方式中，漏结可包括n型杂质作为多数载流子。
沟道层131可形成为各种结构，例如柱结构和中空结构。当沟道层131形成为中空结构时，芯绝缘层133和封盖半导体层135可设置在沟道层131的中空部分内，例如，如图3所示。封盖半导体层135可设置在沟道层131的中空部分的与位线187相邻的顶端，并且与芯绝缘层133交叠。封盖半导体层135可包括具有与漏结相同的导电类型的杂质。在实施方式中，封盖半导体层135可包括n型杂质。
沟道层131可用作与之对应的存储器单元串的沟道区域，并且沟道层131内的沟道的电位可通过施加到多个导电层155的电压而改变。
沟道层131可包括掺杂半导体结构100内的第一部分P1和栅极层叠结构GST内的第二部分P2。第一部分P1可穿透掺杂半导体结构100的上层109和掺杂沟道接触层161，并且延伸到掺杂半导体结构100的下层101的内部。另外，第一部分P1可穿透栅极绝缘层GI。第一部分P1可与掺杂沟道接触层161形成接触表面CTS。因此，掺杂半导体结构100可通过沟道接触层161电连接到沟道层131。第二部分P2可在第一方向DR1上从第一部分P1延伸以穿透栅极层叠结构GST。
第一隧道绝缘图案125A可插置在沟道层131和栅极层叠结构GST之间，以沿着沟道层131的第二部分P2的外壁延伸。第一隧道绝缘图案125可由电荷可隧穿的绝缘材料形成。在实施方式中，第一隧道绝缘图案125A可包括氧化硅。
多个数据存储图案123P可插置在多个导电层155和第一隧道绝缘图案125A之间。多个数据存储图案123P可由能够存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿改变的数据的材料层形成。为此，各个数据存储图案123P可包括电荷捕获层、浮栅层和包括导电纳米点的绝缘层中的至少一个。电荷捕获层可包括氮化硅，浮栅层可包括硅层。
多个数据存储图案123P可被分成用作存储器单元的电荷存储层的图案和作为栅极绝缘层的图案。多个数据存储图案123P当中的与用作字线的导电层对应的图案可用作电荷存储层，多个数据存储图案123P当中的与用作漏极选择线和源极选择线的导电层对应的图案可用作栅极绝缘层。
多个数据存储图案123P可设置在掺杂半导体结构100和沟道层131的第一部分P1之间。在实施方式中，多个数据存储图案123P中的每一个可分别设置在栅极层叠结构GST的多个导电层155所设置的高度处。为此，与多个导电层155相比，多个层间绝缘层111可朝着沟道层131进一步突出。多个数据存储图案123P可设置在多个层间绝缘层111的突出部分之间，并且通过多个层间绝缘层111在第一方向DR1上彼此隔离。用于在掺杂半导体结构100和沟道层131之间设置多个数据存储图案123P的结构不限于上述实施方式。尽管图中未示出，由绝缘材料形成的多个数据存储图案123P可在栅极绝缘层GI和多个层间绝缘层111中的每一个与第一隧道绝缘图案125A之间延伸，以在掺杂半导体结构100上方彼此连接。以下，为了描述方便，基于多个数据存储图案123P在第一方向DR1上彼此间隔开的各种实施方式来描述本公开。
第一阻挡绝缘图案121A可插置在多个数据存储图案123P中的每一个与栅极层叠结构GST之间。第一阻挡绝缘图案121A可延伸到接触表面CTS和最下导电层155B之间的第一区域AR1。第一阻挡绝缘图案121A可在第一区域AR1中与第一隧道绝缘图案125接触。更具体地，第一阻挡绝缘图案121A和第一隧道绝缘图案125A可在沟道层131的第一部分P1与掺杂半导体结构100的上层109之间延伸，并且在沟道层131的第一部分P1与上层109之间彼此接触。第一阻挡绝缘图案121A可延伸到第一方向DR1上彼此相邻的导电层155之间的第二区域AR2。当多个数据存储图案123P被设置为在第一方向DR1上彼此间隔开时，第一阻挡绝缘图案121A和第一隧道绝缘图案125A可在第二区域AR2中彼此接触。即，第一阻挡绝缘图案121A和第一隧道绝缘图案125A可在多个层间绝缘层111和沟道层131的第二部分P2之间彼此接触。
第一阻挡绝缘图案121A可包括能够阻挡电荷的绝缘材料。在实施方式中，第一阻挡绝缘图案121A可包括氧化硅和金属氧化物中的至少一种。第一阻挡绝缘图案121A可延伸到接触表面CTS和最下导电层155B之间的第一区域AR1。
半导体存储器装置还可包括插置在掺杂半导体结构100的下层101和沟道层131的第一部分P1之间的第二阻挡绝缘图案121B和第二隧道绝缘图案125B。第二阻挡绝缘图案121B可由与第一阻挡绝缘图案121A相同的材料形成，并且可通过掺杂沟道接触层161与第一阻挡绝缘图案121A间隔开。第二隧道绝缘图案125B可由与第一隧道绝缘图案125A相同的材料形成，并且可通过掺杂沟道接触层161与第一隧道绝缘图案125A间隔开。
第二隧道绝缘图案125B可插置在沟道层131的第一部分P1和下层101之间。第二阻挡绝缘图案121B可插置在第二隧道绝缘图案125B和下层101之间。第二隧道绝缘图案125B和第二阻挡绝缘图案121B可彼此接触。
多条位线187可以是导电图案。多条位线187可在与多个栅极层叠结构GST交叉的方向上延伸。在实施方式中，多个栅极层叠结构GST可通过在第三方向DR3上延伸的狭缝153在第二方向DR2上彼此间隔开，并且多条位线187可在第二方向DR2上延伸。多条位线187可与源极接触结构163间隔开。尽管图中未示出，多条位线187中的每一条可通过由导电材料形成的位线连接结构连接到与之对应的沟道层131和封盖半导体层135。
可在制造上述半导体存储器装置的工艺中在狭缝153的侧壁上形成保护结构。可通过考虑插置在沟道层131和掺杂半导体结构100之间的材料层来设计保护结构。在本公开的实施方式中，基于氧化物的材料层(例如，第一隧道绝缘图案125A、第一阻挡绝缘图案121A、第二隧道绝缘图案125B和第二阻挡绝缘图案121)可插置在掺杂半导体结构100和沟道层131之间，并且可在保护结构中排除相对于数据存储图案123P具有蚀刻选择性的材料。考虑到这一点，尽管保护结构被简化为双层或单层，但本公开的各种实施方式可提供一种半导体存储器装置的制造方法，其可稳定地执行工艺。将参照以下附图更详细地描述根据本公开的实施方式的半导体存储器装置的制造方法。
图5A至图5D是示出根据本公开的实施方式的半导体存储器装置的制造方法的一些工艺的截面图。
参照图5A，可在下结构(未示出)上形成初步掺杂半导体结构300。尽管图中未示出，下结构可以是外围电路结构或牺牲基板。
初步掺杂半导体结构300可包括在第一方向DR1上层叠的下层301、牺牲层305和上层309。初步掺杂半导体结构300还可包括位于下层301和牺牲层305之间的下保护层303以及位于牺牲层305和上层309之间的上保护层307。下保护层303和上保护层307可由基于氧化物的材料形成。牺牲层305可由相对于下保护层303和上保护层307具有蚀刻选择性的材料形成。在实施方式中，牺牲层305可由未掺杂硅层形成。当牺牲层305相对于下保护层303和上保护层307具有蚀刻选择性时，可省略下保护层303和上保护层307。在实施方式中，牺牲层305可包括相对于下保护层303和上保护层307具有蚀刻选择性的金属。
下层301可由掺杂半导体层形成。上层309可由相对于随后要形成的初步栅极层叠结构310具有蚀刻选择性的材料形成。在实施方式中，上层309可由诸如硅的半导体层形成。
随后，可在初步掺杂半导体结构300上方在第一方向DR1上交替地层叠多个第一材料层201和311和多个第二材料层313。多个第一材料层201和311可包括栅极绝缘层201和多个层间绝缘层311。栅极绝缘层201和多个层间绝缘层311可包括诸如氧化硅层的氧化物。栅极绝缘层201可形成为具有比多个层间绝缘层311中的每一个的厚度更薄的厚度。多个第二材料层313可由与多个第一材料层201和311的材料不同的材料形成。在实施方式中，第二材料层313可以是包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个的导电层。在另一实施方式中，第二材料层313可被设置为相对于多个第一材料层201和311具有蚀刻选择性的牺牲材料。第二材料层313可由氮化硅形成。多个层间绝缘层311和多个第二材料层313可被设置为初步栅极层叠结构310。
参照图5B，可形成多个孔H。多个孔H可穿透多个第一材料层201和311和多个第二材料层313，并且可延伸到初步掺杂半导体结构300的内部。为此，多个第一材料层201和311、多个第二材料层313、上层309、上保护层307、牺牲层305和下保护层303中的每一个可使用光刻工艺通过蚀刻工艺被局部地蚀刻。可控制蚀刻工艺，使得多个孔H可延伸到下层301的内部。
随后，可通过使用选择性蚀刻工艺使通过多个孔H暴露的多个第二材料层313凹陷来在多个第一材料层201和311之间形成多个凹陷区域R。
参照图5C，可沿着各个孔H和多个凹陷区域(图5B所示的R)的表面形成中空阻挡绝缘层321。中空阻挡绝缘层321可适形地形成，使得图5B所示的多个凹陷区域R可敞开。随后，可在中空阻挡绝缘层321内形成中空数据存储层323，使得通过中空阻挡绝缘层321敞开的多个凹陷区域(图5B所示的R)被填充。
中空阻挡绝缘层321可包括氧化物。在实施方式中，中空阻挡绝缘层321可包括氧化硅和金属氧化物中的至少一种。中空数据存储层323可包括至少一个绝缘层，其包括电荷捕获层、浮栅层和导电纳米点。电荷捕获层可包括氮化硅，浮栅层可包括硅层。
参照图5D，可通过去除图5C所示的中空数据存储层323在孔H内的部分来将图5C所示的中空数据存储层323隔离成多个数据存储图案323P。多个数据存储图案323P可分别对应于第二材料层313，并且保留在图5B所示的多个凹陷区域R内。
随后，可在隔离成多个数据存储图案323P的中空数据存储层内形成中空隧道绝缘层325。中空隧道绝缘层325可包括介电常数低于中空阻挡绝缘层321的介电常数的氧化物。在实施方式中，中空隧道绝缘层325可包括氧化硅。
随后，可在中空隧道绝缘层325内形成沟道层331。沟道层331可包括诸如硅或锗的半导体层。当中空隧道绝缘层325的中央区域通过沟道层331敞开时，可在中空隧道绝缘层325的中央区域中形成芯绝缘层333和封盖半导体层335。
根据上述工艺，中空阻挡绝缘层321可包括在初步掺杂半导体结构300内的第一部分321P1以及在第一方向DR1上从第一部分321P1延伸的第二部分321P2。第二部分321P2可穿透多个第一材料层201和311和多个第二材料层313。中空隧道绝缘层325可与中空阻挡绝缘层321的第一部分321P1接触。在实施方式中，中空隧道绝缘层325和中空阻挡绝缘层321可在下层301、牺牲层305和上层309中的每一个内彼此接触。另外，中空隧道绝缘层325可与中空阻挡绝缘层321的第二部分321P2局部接触。在实施方式中，中空隧道绝缘层325可在多个材料层201和311中的每一个所设置的高度处与中空阻挡绝缘层321的第二部分321P2接触。因此，可在初步掺杂半导体结构300所设置的高度处在中空阻挡绝缘层321和中空隧道绝缘层325之间排除数据存储图案323P。
在沟道层331、芯绝缘层333和封盖半导体层335中的至少一个形成在中空隧道绝缘层325内部之后，可形成狭缝353以穿透初步栅极层叠结构310、栅极绝缘层201和上层309。
形成狭缝353的工艺可包括蚀刻多个第一材料层201和311和多个第二材料层313的第一蚀刻工艺以及蚀刻上层309的第二蚀刻工艺。上层309可在第一蚀刻工艺期间用作蚀刻停止层。因此，在实施方式中，可精确地控制狭缝353的深度。
图6A、图7A、图8A和图9A是示出在图5D所示的工艺之后执行的后续工艺的实施方式的放大截面图。图6B、图7B、图8B和图9B是示出在图5D所示的工艺之后执行的后续工艺的实施方式的放大截面图。图6A至图9A和图6B至图9B放大并示出图5D所示的区域A。
参照图6A和图6B，可沿着狭缝353的表面形成保护结构350A或350B。
参照图6A，在实施方式中，保护结构305A可形成为包括第一保护层357和第二保护层359的双层。第一保护层357可沿着狭缝353的侧壁和底表面延伸，并且第二保护层359可沿着第一保护层357延伸。第一保护层357可包括相对于中空阻挡绝缘层321和中空隧道绝缘层325具有蚀刻选择性的材料。在实施方式中，第一保护层357可包括氮化物。类似于中空阻挡绝缘层321和中空隧道绝缘层325，第二保护层359可包括基于氧化物的材料。
参照图6B，在实施方式中，保护结构350B可形成为单层。作为单层的保护结构350B可包括相对于中空阻挡绝缘层321和中空隧道绝缘层325具有蚀刻选择性的材料。在实施方式中，保护结构350B可包括氮化物。作为单层的保护结构350B可形成为具有比中空阻挡绝缘层321和中空隧道绝缘层325中的每一个的厚度厚的厚度。
参照图7A和图7B，可通过诸如回蚀的毯式蚀刻工艺去除保护结构350A或350B的一部分，使得狭缝353的底表面可暴露。保护结构350A或350B可保留在狭缝353的侧壁上。
当初步掺杂半导体结构300包括上保护层307时，可通过经由狭缝353蚀刻上保护层307来暴露牺牲层305。
参照图8A和图8B，可选择性地去除图7A或图7B所示的牺牲层305。因此，下保护层303、上保护层307和中空阻挡绝缘层321可暴露。
参照图9A和图9B，可使用保护结构350A或350B作为蚀刻屏障来通过蚀刻工艺经由去除了牺牲层的区域蚀刻中空阻挡绝缘层321和中空隧道绝缘层325。在基于氧化物的中空阻挡绝缘层321和基于氧化物的中空隧道绝缘层325被蚀刻时，图8A或图8B所示的基于氧化物的下保护层303和基于氧化物的上保护层307可被去除。因此，沟道层331可通过下层301和上层309之间的水平空间HSP暴露。
中空阻挡绝缘层321可被水平空间HSP隔离成第一阻挡绝缘图案321A和第二阻挡绝缘图案321B。中空隧道绝缘层325可被水平空间HSP隔离成第一隧道绝缘图案325A和第二隧道绝缘图案325B。
根据实施方式，可通过图8A所示的第二保护层359防止或减小保护结构350A的第一保护层357的厚度损失。因为图8A所示的第二保护层359是基于氧化物的层，所以在中空阻挡绝缘层321和中空隧道绝缘层325被蚀刻的同时第二保护层359可被去除。因此，第一保护层357可暴露。在实施方式中，第一保护层357可保留，从而保护初步栅极层叠结构310。
根据另一实施方式，相对于中空阻挡绝缘层321和中空隧道绝缘层325具有蚀刻选择性的保护结构350B的部分厚度可能损失。然而，在实施方式中，保护结构350B未被完全去除，而是可保留，从而保护初步栅极层叠结构310。
图10A和图10B是示出在图9A或图9B所示的工艺之后执行的后续工艺的实施方式的截面图。
参照图10A，可在图9A或图9B所示的水平空间HSP内形成掺杂半导体层。因此，可形成与沟道层331接触的掺杂沟道接触层361。掺杂沟道接触层361可在上层309和下层301之间在与沟道层331交叉的方向(例如，DR2)上延伸。掺杂沟道接触层361可穿透图5D所示的初步掺杂半导体结构300的牺牲层305，并且可穿透图5D所示的中空阻挡绝缘层321和中空隧道绝缘层325中的每一个的一部分。
随后，可通过去除图9A或图9B所示的保护结构350A或350B来暴露图9A或图9B所示的初步栅极层叠结构310的多个第二材料层313。当图9A或图9B所示的多个第二材料层313中的每一个是牺牲材料时，可通过狭缝353利用多个导电层355替换多个第二材料层313。
参照图10B，可在狭缝353的侧壁上形成侧壁绝缘层360以覆盖多个导电层355。随后，可形成连接到掺杂沟道接触层361的源极接触结构363。
图11是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图11，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可包括：栅极层叠结构，其在掺杂半导体结构上方；沟道层，其穿透栅极层叠结构并且延伸到掺杂半导体结构的内部；以及阻挡绝缘图案和隧道绝缘图案，其从沟道层和栅极层叠结构之间在沟道层和掺杂半导体结构之间延伸，并且具有彼此接触的区域。另外，存储器装置1120可包括数据存储图案，该数据存储图案设置在沟道层和掺杂半导体结构之间，并且在栅极层叠结构所设置的高度处插置在阻挡绝缘图案和隧道绝缘图案之间。
存储控制器1110控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中所包括的错误，并且纠正所检测到的错误。存储器接口1115与存储器装置1120接口。存储控制器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与存储控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1110可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议之一来与外部(例如，主机)通信。
图12是示出根据本公开的实施方式的计算系统的配置的框图。
参照图12，计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可进一步包括用于向计算系统1200供应操作电压的电池，并且可进一步包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可具有与存储器装置1212和存储控制器1211相同的配置。存储器装置1212可与上面参照图11描述的存储器装置1120相同地配置。存储控制器1211可具有与上面参照图11描述的存储控制器1110相同的配置。
根据本公开，在各种实施方式中，可使用设置在狭缝的侧壁上的作为双层或单层的保护结构来保护多个材料层的层叠结构，以使得与引入作为包括三层或更多层的多层的保护结构的情况相比，制造工艺可简化。
相关申请的交叉引用
本申请要求2022年7月12日提交于韩国知识产权局的韩国专利申请号10-2022-0085345的优先权，其完整公开通过引用并入本文。

Claims (15)

1.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在初步掺杂半导体结构上方在第一方向上交替地层叠多个第一材料层和多个第二材料层；
形成穿透所述多个第一材料层和所述多个第二材料层的中空阻挡绝缘层，该中空阻挡绝缘层延伸到所述初步掺杂半导体结构的内部；
在所述多个第二材料层所设置的高度上形成多个数据存储图案，其中，所述中空阻挡绝缘层的内壁被所述多个数据存储图案部分地覆盖；
形成中空隧道绝缘层以覆盖所述多个数据存储图案和所述中空阻挡绝缘层的所述内壁；
在所述中空隧道绝缘层内形成沟道层；
形成穿透所述多个第一材料层和所述多个第二材料层的狭缝；
在所述狭缝的侧壁上作为双层和单层之一形成保护结构；以及
形成在与所述沟道层交叉的方向上穿透所述初步掺杂半导体结构的一部分的掺杂沟道接触层，该掺杂沟道接触层与所述沟道层接触。
2.根据权利要求1所述的方法，其中，所述双层包括沿着所述狭缝的所述侧壁延伸的第一保护层和沿着所述第一保护层延伸的第二保护层，
其中，所述第一保护层包括相对于所述中空阻挡绝缘层和所述中空隧道绝缘层具有蚀刻选择性的材料，并且
其中，所述中空阻挡绝缘层、所述中空隧道绝缘层和所述第二保护层中的每一个包括氧化物。
3.根据权利要求2所述的方法，其中，所述第一保护层包括氮化物。
4.根据权利要求1所述的方法，其中，所述单层包括相对于所述中空阻挡绝缘层和所述中空隧道绝缘层具有蚀刻选择性的材料。
5.根据权利要求4所述的方法，其中，所述单层包括氮化物。
6.根据权利要求1所述的方法，其中，所述初步掺杂半导体结构包括在所述第一方向上层叠的下层、牺牲层和上层，并且
其中，所述中空阻挡绝缘层和所述中空隧道绝缘层在所述下层、所述牺牲层和所述上层中的每一个内彼此接触。
7.根据权利要求6所述的方法，其中，所述狭缝穿透所述上层，并且
其中，形成所述掺杂沟道接触层的步骤包括以下步骤：
通过所述狭缝去除所述牺牲层，使得所述中空阻挡绝缘层暴露；
使用所述保护结构作为蚀刻屏障来通过蚀刻工艺经由所述牺牲层被去除的区域蚀刻所述中空阻挡绝缘层和所述中空隧道绝缘层；以及
在所述中空阻挡绝缘层和所述中空隧道绝缘层被蚀刻的区域和所述牺牲层被去除的区域中形成掺杂半导体层。
8.根据权利要求1所述的方法，其中，所述中空阻挡绝缘层包括在所述初步掺杂半导体结构内的第一部分以及从所述第一部分延伸以穿透所述多个第一材料层和所述多个第二材料层的第二部分，并且
其中，所述中空隧道绝缘层与所述中空阻挡绝缘层的所述第一部分接触。
9.根据权利要求8所述的方法，其中，所述中空隧道绝缘层在所述多个第一材料层中的每一个所设置的高度处与所述中空阻挡绝缘层的所述第二部分接触。
10.根据权利要求1所述的方法，该方法还包括以下步骤：
通过所述狭缝利用多个导电层替换所述多个第二材料层；
在所述狭缝的所述侧壁上形成侧壁绝缘层以覆盖所述多个导电层；以及
在所述狭缝内形成连接到所述掺杂沟道接触层的源极接触结构。
11.一种半导体存储器装置，该半导体存储器装置包括：
掺杂半导体结构；
栅极层叠结构，该栅极层叠结构包括在所述掺杂半导体结构上方在第一方向上层叠的多个导电层；
沟道层，该沟道层包括第一部分以及在所述第一方向上从所述第一部分延伸以穿透所述栅极层叠结构的第二部分；
第一隧道绝缘图案，该第一隧道绝缘图案沿着所述沟道层的所述第二部分的外壁延伸；
多个数据存储图案，所述多个数据存储图案插置在所述多个导电层与所述第一隧道绝缘图案之间；以及
第一阻挡绝缘图案，该第一阻挡绝缘图案插置在所述多个数据存储图案中的每一个与所述栅极层叠结构之间，
其中，所述第一部分的至少一部分位于所述掺杂半导体结构内，
其中，所述掺杂半导体结构包括与所述沟道层接触的接触表面，并且
其中，所述第一阻挡绝缘图案延伸到所述多个导电层当中的与所述掺杂半导体结构相邻的最下导电层和所述接触表面之间的第一区域，并且在所述第一区域中与所述第一隧道绝缘图案接触。
12.根据权利要求11所述的半导体存储器装置，其中，所述第一阻挡绝缘图案延伸到在所述第一方向上彼此相邻的所述多个导电层之间的第二区域，并且在所述第二区域中与所述第一隧道绝缘图案接触。
13.根据权利要求11所述的半导体存储器装置，其中，所述掺杂半导体结构包括：
掺杂沟道接触层，该掺杂沟道接触层具有与所述接触表面对应的侧壁；
上层，该上层位于所述掺杂沟道接触层和所述栅极层叠结构之间；以及
下层，该下层与所述上层间隔开，并且所述掺杂沟道接触层插置在所述上层与所述下层之间，并且
其中，所述第一隧道绝缘图案和所述第一阻挡绝缘图案在所述上层和所述沟道层之间彼此接触。
14.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
第二隧道绝缘图案，该第二隧道绝缘图案位于所述沟道层的所述第一部分和所述下层之间；以及
第二阻挡绝缘图案，该第二阻挡绝缘图案插置在所述第二隧道绝缘图案和所述下层之间，该第二阻挡绝缘图案与所述第二隧道绝缘图案接触。
15.根据权利要求11所述的半导体存储器装置，其中，所述栅极层叠结构还包括在所述第一方向上与所述多个导电层交替地设置的多个层间绝缘层，并且
其中，所述第一阻挡绝缘图案和所述第一隧道绝缘图案在所述多个层间绝缘层和所述沟道层的所述第二部分之间彼此接触。
CN202310238097.9A 2022-07-12 2023-03-13 半导体存储器装置和半导体存储器装置的制造方法 Pending CN117395994A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220085345A KR20240008464A (ko) 2022-07-12 2022-07-12 반도체 메모리 장치 및 그 제조방법
KR10-2022-0085345 2022-07-12

Publications (1)

Publication Number Publication Date
CN117395994A true CN117395994A (zh) 2024-01-12

Family

ID=89465467

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310238097.9A Pending CN117395994A (zh) 2022-07-12 2023-03-13 半导体存储器装置和半导体存储器装置的制造方法

Country Status (3)

Country Link
US (1) US20240023330A1 (zh)
KR (1) KR20240008464A (zh)
CN (1) CN117395994A (zh)

Also Published As

Publication number Publication date
US20240023330A1 (en) 2024-01-18
KR20240008464A (ko) 2024-01-19

Similar Documents

Publication Publication Date Title
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
US11195852B2 (en) Semiconductor memory device having wiring line structure
US11302626B2 (en) Semiconductor memory device having capacitor spaced apart from a gate stack structure
US11488976B2 (en) Semiconductor memory device and manufacturing method thereof
CN110718241A (zh) 半导体存储器装置
US11527544B2 (en) Three-dimensional memory device and manufacturing method thereof
US20230337433A1 (en) Semiconductor memory device and manufacturing method thereof
US10396168B2 (en) Semiconductor device and manufacturing method thereof
US20240162148A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
CN112310102B (zh) 半导体存储器装置
US20220399365A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
CN117395994A (zh) 半导体存储器装置和半导体存储器装置的制造方法
US20230016278A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US11943915B2 (en) Three-dimensional memory device with vias connected to staircase structure
US20240032296A1 (en) Semiconductor memory device
US20230049165A1 (en) Semiconductor devices and data storage systems including the same
KR20240010292A (ko) 반도체 메모리 장치
CN117355140A (zh) 半导体存储器装置及半导体存储器装置的制造方法
CN116782659A (zh) 半导体存储器装置
CN116193857A (zh) 半导体存储器装置的制造方法
CN115715090A (zh) 半导体存储器装置及制造半导体存储器装置的方法
CN115346996A (zh) 半导体存储器装置和制造半导体存储器装置的方法
CN117119805A (zh) 半导体存储器装置和半导体存储器装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination