CN110931494A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备衬底、多层配线层、阻挡绝缘膜、电荷蓄积膜、隧道绝缘膜及半导体膜。多层配线层介隔多层绝缘层积层在衬底的上方，具有沿与衬底垂直的方向延伸的开口部，且分别具有：第1面，朝与衬底的表面平行的第1方向凹陷；第2面，朝与衬底的表面平行且与第1方向不同的第2方向凹陷；第3面，朝与衬底的表面平行且与第1及第2方向不同的第3方向凹陷；以及第4面，朝与衬底的表面平行且与第1至第3方向不同的第4方向凹陷。阻挡绝缘膜以与第1至第4面各面相接的方式设置。电荷蓄积膜设置在阻挡绝缘膜的侧面。隧道绝缘膜设置在电荷蓄积膜的侧面。半导体膜设置在隧道绝缘膜的侧面。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2018-175851号(申请日：2018年9月20日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式大致涉及一种半导体存储装置。
背景技术
作为半导体存储装置的一种，已知NAND(Not AND，与非)型闪速存储器。另外，已知具备三维积层的多个存储单元的NAND型闪速存储器。
发明内容
实施方式提供一种能够实现高集成化的半导体存储装置。
实施方式的半导体存储装置具备衬底、多层配线层、阻挡绝缘膜、电荷蓄积膜、隧道绝缘膜及半导体膜。多层配线层介隔多层绝缘层积层在衬底的上方，具有沿与衬底垂直的方向延伸的开口部，且分别具有：第1面，朝与衬底的表面平行的第1方向凹陷；第2面，朝与衬底的表面平行且与第1方向不同的第2方向凹陷；第3面，朝与衬底的表面平行且与第1及第2方向不同的第3方向凹陷；以及第4面，朝与衬底的表面平行且与第1至第3方向不同的第4方向凹陷。阻挡绝缘膜以与第1至第4面各面相接的方式设置。电荷蓄积膜设置在阻挡绝缘膜的侧面。隧道绝缘膜设置在电荷蓄积膜的侧面。半导体膜设置在隧道绝缘膜的侧面。
附图说明
图1是实施方式的半导体存储装置的框图。
图2是存储单元阵列中包含的1个块BLK的电路图。
图3是存储单元阵列的剖视图。
图4是图3的位置P1处的存储单元阵列的俯视图。
图5是图3的位置P2处的存储单元阵列的俯视图。
图6是提取图4所示的配线层24所得的俯视图。
图7是说明半导体膜与位线的连接关系的一例的图。
图8是说明存储单元阵列的制造方法的剖视图。
图9是说明继图8后的存储单元阵列的制造方法的俯视图。
图10是说明继图8后的存储单元阵列的制造方法的剖视图。
图11(a)～(c)是说明继图10后的存储单元阵列的制造方法的图。
图12(a)～(c)是说明继图11后的存储单元阵列的制造方法的图。
图13(a)～(c)是说明继图12后的存储单元阵列的制造方法的图。
图14(a)～(c)是说明继图13后的存储单元阵列的制造方法的图。
图15(a)～(c)是说明继图14后的存储单元阵列的制造方法的图。
图16(a)～(c)是说明继图15后的存储单元阵列的制造方法的图。
图17(a)～(c)是说明继图16后的存储单元阵列的制造方法的图。
图18(a)～(c)是说明继图17后的存储单元阵列的制造方法的图。
图19(a)～(c)是说明继图18后的存储单元阵列的制造方法的图。
图20(a)～(c)是说明继图19后的存储单元阵列的制造方法的图。
图21(a)～(c)是说明继图20后的存储单元阵列的制造方法的图。
图22(a)～(c)是说明继图21后的存储单元阵列的制造方法的图。
图23(a)～(c)是说明继图22后的存储单元阵列的制造方法的图。
图24(a)～(c)是说明继图23后的存储单元阵列的制造方法的图。
图25(a)～(c)是说明继图24后的存储单元阵列的制造方法的图。
图26(a)～(c)是说明继图25后的存储单元阵列的制造方法的图。
图27是说明继图26后的存储单元阵列的制造方法的剖视图。
图28是其它实施方式的存储单元阵列的俯视图。
图29是说明其它实施方式的存储单元阵列的开口部的俯视图。
具体实施方式
以下，参考附图对实施方式进行说明。以下所示的几个实施方式是例示用于将本发明的技术构思具体化的装置及方法的实施方式，并非通过构成零件的形状、构造、配置等指定本发明的技术构思。附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等并非必须与实际情况相同。另外，在表示相同部分的情况下，也有根据附图而将相互的尺寸或比率差别表示的情况。在以下的说明中，对于具有相同功能及构成的要素标注相同符号并适当省略详细的说明，对不同部分进行说明。
[1]半导体存储装置1的构成
[1-1]半导体存储装置1的整体构成
对半导体存储装置1的整体构成进行说明。本实施方式的半导体存储装置1是能够将数据非易失地存储的NAND型闪速存储器。图1是本实施方式的半导体存储装置1的框图。
半导体存储装置1具备存储单元阵列10、行解码器11、列解码器12、感测放大器13、输入输出电路14、指令寄存器15、地址寄存器16及定序器(控制电路)17等。
存储单元阵列10具备j个块BLK0～BLK(j-1)。j是1以上的整数。多个块BLK各自具备多个存储单元晶体管。存储单元晶体管包括能够电改写的存储单元。为了控制施加在存储单元晶体管的电压，而在存储单元阵列10配设多条位线、多条字线及源极线等。块BLK的具体构成会在下文进行叙述。
行解码器11从地址寄存器16接收行地址，并将此行地址解码。行解码器11基于经解码的行地址进行字线等的选择动作。并且，行解码器11向存储单元阵列10传送写入动作、读出动作及擦除动作所需的多个电压。
列解码器12从地址寄存器16接收列地址，并将此列地址解码。列解码器12基于经解码的列地址进行位线的选择动作。
感测放大器13在读出动作时，检测及放大从存储单元晶体管读出至位线的数据。另外，感测放大器13在写入动作时将写入数据传送至位线。
输入输出电路14经由多条输入输出线(DQ线)与外部装置(主机装置)连接。输入输出电路14从外部装置接收指令CMD及地址ADD。由输入输出电路14接收的指令CMD被送至指令寄存器15。由输入输出电路14接收的地址ADD被送至地址寄存器16。另外，输入输出电路14在与外部装置之间，进行数据DAT的收发。
定序器17从外部装置接收控制信号CNT。控制信号CNT中包括芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读出使能信号REn等。对信号名附注的“n”表示低电平有效(active low)。定序器17基于保存在指令寄存器15的指令CMD及控制信号CNT来控制半导体存储装置1整体的动作。
[1-2]存储单元阵列10的电路构成
接下来，对存储单元阵列10的电路构成进行说明。图2是存储单元阵列10中包含的1个块BLK的电路图。
多个块BLK各自具备多个串组件SU。在图2中，例示4个串组件SU0～SU3。1个块BLK中包含的串组件SU的数量能够任意设定。
多个串组件SU各自具备多个NAND串(存储器串)NS。1个串组件SU中包含的NAND串NS的数量能够任意设定。
多个NAND串NS各自具备多个存储单元晶体管MT及两个选择晶体管ST1、ST2。多个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。本说明书中，也有将存储单元晶体管称为存储单元或单元的情况。图2为了简化而示出了NAND串NS具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND串NS所具备的存储单元晶体管MT的数量实际上多于该数量，另外，能够任意设定。存储单元晶体管MT具备控制栅电极与电荷蓄积层，将数据非易失地存储。存储单元晶体管MT能够存储1比特数据或2比特以上的数据。
串组件SU0中包含的多个选择晶体管ST1的栅极共通连接在选择栅极线SGD0，同样地，在串组件SU1～SU3分别连接着选择栅极线SGD1～SGD3。串组件SU0中包含的多个选择晶体管ST2的栅极共通连接在选择栅极线SGS0，同样地，在串组件SU1～SU3分别连接着选择栅极线SGS1～SGS3。此外，在各块BLK中包含的串组件SU0～SU3可连接着共通的选择栅极线SGS。各块BLK的存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。
在各块BLK内以矩阵状配置的NAND串NS之中，位于同一列的多个NAND串NS的选择晶体管ST1的漏极共通连接在位线BL0～BL(m-1)的任一个。“m”是1以上的整数。进而，各位线BL共通连接在多个块BLK，并连接在位于多个块BLK各自所包含的各串组件SU内的1个NAND串NS。各块BLK中包含的多个选择晶体管ST2的源极共通连接在源极线SL。源极线SL例如共通连接在多个块BLK。
各块BLK中包含的多个存储单元晶体管MT的数据例如统一擦除。对共通连接在被配设在1个串组件SU的1条字线WL的多个存储单元晶体管MT，统一进行读出及写入。将在1个串组件SU内共用字线WL的存储单元晶体管MT的组称为单元组件CU。将单元组件CU中包含的多个存储单元晶体管MT分别存储的1比特数据的集合称为页。即，对单元组件CU的写入动作及读出动作以页为单位进行。
此外，NAND串NS可具备虚设单元晶体管。具体地说，在选择晶体管ST2与存储单元晶体管MT0之间例如串联连接着两个虚设单元晶体管(未图示)。在存储单元晶体管MT7与选择晶体管ST1之间例如串联连接着两个虚设单元晶体管(未图示)。在多个虚设单元晶体管的栅极分别连接着多条虚设字线。虚设单元晶体管的构造与存储单元晶体管相同。虚设单元晶体管并非用于存储数据，而是具有在写入动作或擦除动作中缓解存储单元晶体管或选择晶体管所受到的干扰的功能。
[1-3]存储单元阵列10的构成
接下来，对存储单元阵列10的构成进行说明。图3是存储单元阵列10的剖视图。图4是图3的位置P1处的存储单元阵列10的俯视图。图5是图3的位置P2处的存储单元阵列10的俯视图。此外，图3的剖视图相当于切断图4及图5的A-A′线所得的图。在本说明书中，X方向及Y方向在水平面内正交，Z方向是积层方向。
在衬底(例如硅衬底)20上，依次积层着例如含有氧化硅(SiO2)的绝缘层21及例如含有多晶硅的导电层22。导电层22作为源极线SL发挥功能。源极线SL例如以在XY平面展开的方式形成。源极线SL可由含有多晶硅的导电层、例如含有钨(W)的金属层及含有多晶硅的导电层依次积层而成的积层膜构成。
在导电层22的上方，作为选择栅极线SGS发挥功能的例如1层配线层24、作为字线WL发挥功能的多层配线层24及作为选择栅极线SGD发挥功能的例如1层配线层24分别介置多层层间绝缘层23地依次积层。作为层间绝缘层23，例如使用氧化硅。作为配线层24，例如使用钨(W)。配线层24可具备覆盖含有钨(W)的主体部的上表面、侧面及底面的阻挡金属膜(例如氮化钛(TiN))。图3所示的字线WL的积层数量是一例，实际上积层着多于该数量的字线WL。选择栅极线SGS并非限定于1层，例如可由3层配线层24构成。选择栅极线SGD并非限定于1层，例如可由3层配线层24构成。
如图4所示，在多层配线层24分别设置着十字形的开口部(存储孔)AH1。即，配线层24具有第1至第4面(曲面)SF1～SF4。在图4中，为了规定4个方向，将朝向X轴右侧的方向称为+X方向，将朝向X轴左侧的方向称为-X方向，将朝向Y轴上侧的方向称为+Y方向，将朝向Y轴下侧的方向称为-Y方向。第1面SF1由朝+X方向凹陷的曲面构成。第2面SF2由朝-Y方向凹陷的曲面构成。第3面SF3由朝-X方向凹陷的曲面构成。第4面SF4由朝+Y方向凹陷的曲面构成。由这4个曲面(第1至第4面SF1～SF4)，形成十字形的开口部AH1。
图6是提取图4所示的配线层24所得的俯视图。
第1面SF1及第3面SF3在X方向上相对。第2面SF2及第4面SF4在Y方向上相对。第4面SF4在X方向上位于第1面SF1与第3面SF3之间，在+Y方向上与第1面SF1及第3面SF3不同。第2面SF2在X方向上位于第1面SF1与第3面SF3之间，在-Y方向上与第1面SF1及第3面SF3不同。
第5面SF5位于第1面SF1与第4面SF4之间。第5面SF5与第1面SF1及第4面SF4连续连接，位于+X方向与+Y方向之间的方向。
第6面SF6位于第2面SF2与第3面SF3之间。第6面SF6与第2面SF2及第3面SF3连续连接，位于-X方向与-Y方向之间的方向。
第7面SF7位于第1面SF1与第2面SF2之间。第7面SF7与第1面SF1及第2面SF2连续连接，位于+X方向与-Y方向之间的方向。
第8面SF8位于第3面SF3与第4面SF4之间。第8面SF8与第3面SF3及第4面SF4连续连接，位于-X方向与+Y方向之间的方向。
第1面SF1至第8面SF8以通过同一平面的方式设置。另外，第1面SF1至第8面SF8是同一层。
从第1面SF1朝第5面SF5曲率发生变化。进而从第5面SF5朝第4面SF4曲率发生变化。第1面SF1、第4面SF4及第5面SF5的曲率具有从第1面SF1朝第5面SF5增加的部分及从第5面SF5朝第4面SF4减少的部分。曲率是表示曲线的弯曲程度的量。例如半径r的圆周的曲率是1/r，曲率半径是r。曲率增加是指曲率半径变小，曲率减少是指曲率半径变大。
从第2面SF2朝第6面SF6曲率发生变化。进而从第6面SF6朝第3面SF3曲率发生变化。第2面SF2、第6面SF6及第3面SF3的曲率具有从第2面SF2朝第6面SF6增加的部分及从第6面SF6朝第3面SF3减少的部分。
从第1面SF1朝第7面SF7曲率发生变化。进而从第7面SF7朝第2面SF2曲率发生变化。第1面SF1、第7面SF7及第2面SF2的曲率具有从第1面SF1朝第7面SF7增加的部分及从第7面SF7朝第2面SF2减少的部分。
从第3面SF3朝第8面SF8曲率发生变化。进而从第8面SF8朝第4面SF4曲率发生变化。第3面SF3、第8面SF8及第4面SF4的曲率具有从第3面SF3朝第8面SF8增加的部分及从第8面SF8朝第4面SF4减少的部分。
第1面SF1与第3面SF3的距离D1大于第5面SF5与第6面SF6的距离D2以及第7面SF7与第8面SF8的距离。同样地，第2面SF2与第4面SF4的距离大于第5面SF5与第6面SF6的距离D2以及第7面SF7与第8面SF8的距离。
第1面SF1与第1信号线29-1相对。第2面SF2与第2信号线29-2相对。第3面SF3与第3信号线29-3相对。第4面SF4与第4信号线29-4相对。此外，第1至第4信号线会在下文进行叙述。
第1面SF1包括具有凹的曲率的第1部分。第2面SF2包括具有凹的曲率的第2部分。第3面SF3包括具有凹的曲率的第3部分。第4面SF4包括具有凹的曲率的第4部分。
第5面SF5包括具有凸的曲率的第5部分。第6面SF6包括具有凸的曲率的第6部分。第7面SF7包括具有凸的曲率的第7部分。第8面SF8包括具有凸的曲率的第8部分。
另外，换种表现方式来说，配线层24包括：第1点SF1；第3点SF3，在第X方向上与第1点SF1相对；第2点SF2，在X方向上设置在第1点SF1与第3点SF3之间，在-Y方向上设置在不同的位置；以及第4点SF4，在+Y方向上与第2点SF2相对。
配线层24在描绘通过第1点SF1、第2点SF2、第3点SF3及第4点SF4的圆时，在表面具有：第7点SF7，以随着从第1点SF1朝第2点SF2而与圆的距离变大的方式存在于圆的内部；第6点SF6，以随着从第2点SF2朝第3点SF3而与圆的距离变大的方式存在于圆的内部；第8点SF8，以随着从第3点SF3朝第4点SF4而与圆的距离变大的方式存在于圆的内部；第5点SF5，以随着从第4点SF4朝第1点SF1而与圆的距离变大的方式存在于圆的内部。
在配线层24的表面，在第1点SF1与第2点SF2的中点(第7点SF7)、第2点SF2与第3点SF3的中点(第6点SF)、第3点SF3与第4点SF4的中点(第8点SF8)及第4点SF4与第1点SF1的中点(第5点SF5)，与圆的距离最大。
在配线层24的开口部AH1内设置着4个存储单元晶体管MTa、MTb、MTc、MTd。
存储单元晶体管MTa具备阻挡绝缘膜25-1、电荷蓄积膜(电荷捕获膜)26-1、浮栅电极27-1、隧道绝缘膜28-1、半导体膜(通道膜)29-1及覆盖膜30-1。在配线层24的第1面SF1设置着阻挡绝缘膜25-1。在阻挡绝缘膜25-1的侧面设置着电荷蓄积膜26-1。在电荷蓄积膜26-1的侧面设置着浮栅电极27-1。在浮栅电极27-1的侧面设置着隧道绝缘膜28-1。在隧道绝缘膜28-1的侧面设置着半导体膜29-1。在半导体膜29-1的侧面设置着覆盖膜30-1。本说明书中，半导体膜29也称为信号线。
电荷蓄积膜26-1及浮栅电极27-1分别具有蓄积电荷的功能。也有将电荷蓄积膜26-1及浮栅电极27-1统称为电荷蓄积膜的情况。半导体膜29-1是供形成存储单元晶体管MTa的通道的区域。覆盖膜30-1在下述的制造步骤中是必要的构件。
作为阻挡绝缘膜25-1，例如使用氧化硅。作为电荷蓄积膜26-1，使用绝缘膜，例如使用氮化硅(SiN)或金属氧化物(氧化铪等)。作为浮栅电极27-1，例如使用多晶硅。作为隧道绝缘膜28-1，例如使用氧化硅。作为半导体膜29-1，例如使用多晶硅。作为覆盖膜30-1，例如使用氮化硅(SiN)或氧化硅。
存储单元晶体管MTb设置在配线层24的第2面SF2，具备阻挡绝缘膜25-2、电荷蓄积膜26-2、浮栅电极27-2、隧道绝缘膜28-2、半导体膜29-2及覆盖膜30-2。存储单元晶体管MTc设置在配线层24的第3面SF3，具备阻挡绝缘膜25-3、电荷蓄积膜26-3、浮栅电极27-3、隧道绝缘膜28-3、半导体膜29-3及覆盖膜30-3。存储单元晶体管MTd设置在配线层24的第4面SF4，具备阻挡绝缘膜25-4、电荷蓄积膜26-4、浮栅电极27-4、隧道绝缘膜28-4、半导体膜29-4及覆盖膜30-4。存储单元晶体管MTb～MTd的构成与存储单元晶体管MTa相同。另外，选择晶体管ST1、ST2的构成也与存储单元晶体管MTa相同。
本说明书中，在无需对标注着分支编号的参考符号(“25-1～25-4”等)的构件彼此进行区分的情况下，以省略分支编号的参考符号进行标记，关于省略此分支编号的参考符号的说明与标注着分支编号的参考符号共通。
阻挡绝缘膜25-1～25-4例如在XY平面上由连续膜构成。电荷蓄积膜26及浮栅电极27设置在每个存储单元晶体管MT。即，电荷蓄积膜26及浮栅电极27在Z方向上按存储单元晶体管MT分离。隧道绝缘膜28沿Z方向延伸，共通设置在NAND串NS。半导体膜29沿Z方向延伸，共通设置在NAND串NS。覆盖膜30沿Z方向延伸，共通设置在NAND串NS。
如图5所示，在多层层间绝缘层23分别设置着十字形的开口部AH2。开口部AH2的尺寸小于开口部AH1的尺寸。
在层间绝缘层23的朝+X方向凹陷的凹部设置着隧道绝缘膜28-1。在隧道绝缘膜28-1的侧面设置着半导体膜29-1。在半导体膜29-1的侧面设置着覆盖膜30-1。
在层间绝缘层23的朝-Y方向凹陷的凹部设置着隧道绝缘膜28-2。在隧道绝缘膜28-2的侧面设置着半导体膜29-2。在半导体膜29-2的侧面设置着覆盖膜30-2。
在层间绝缘层23的朝-X方向凹陷的凹部设置着隧道绝缘膜28-3。在隧道绝缘膜28-3的侧面设置着半导体膜29-3。在半导体膜29-3的侧面设置着覆盖膜30-3。
在层间绝缘层23的朝+Y方向凹陷的凹部设置着隧道绝缘膜28-4。在隧道绝缘膜28-4的侧面设置着半导体膜29-4。在半导体膜29-4的侧面设置着覆盖膜30-4。
如图3所示，半导体膜29-1～29-4在它们的下端部相连，另外，与作为源极线SL的导电层22相接且电连接。开口部AH1、AH2的间隙被芯层31嵌埋。作为芯层31，例如使用氧化硅。
在最上层的层间绝缘层23及芯层31上设置着绝缘层32。作为绝缘层32，例如使用氧化硅。
在绝缘层32上设置着多条位线BL。位线BL使用接触插塞33与半导体膜29电连接。作为位线BL，例如使用钨(W)。
图7是说明半导体膜29与位线BL的连接关系的一例的图。半导体膜29-1～29-4分别与位线BL0～BL3电连接。多个半导体膜29与多条位线BL的连接关系能够任意设计。另外，位线BL的物理配置等也能够任意设计。
如以上，构成形成在积层膜的开口部AH1(及AH2)内所配置的4个NAND串NS。并且，通过将开口部AH1配置为格子状或错位状(锯齿状)，以配置多个NAND串NS。
[2]存储单元阵列10的制造方法
接下来，对存储单元阵列10的制造方法进行说明。图8至图27是说明存储单元阵列10的制造方法的俯视图及剖视图。图8、图10及图27是对应于图4的A-A′线的位置的剖视图。
首先，准备硅衬底20。然后，如图8所示，在硅衬底20上依次形成绝缘层21及导电层22(源极线SL)。导电层22可由积层多层导电层而成的积层膜构成。例如，导电层22可由依次积层含有多晶硅的导电层、例如含有钨(W)的金属层及含有多晶硅的导电层而成的积层膜构成。
然后，例如通过CVD(chemical vapor deposition，化学气相沉积)法，在导电层22上将多层层间绝缘层23与多层牺牲层40逐层交替积层而形成积层膜。在积层膜的最下层与最上层配置着层间绝缘层23。作为层间绝缘层23，例如使用氧化硅。作为牺牲层40，例如使用氮化硅(SiN)。牺牲层40为相对于层间绝缘层23能够充分获得湿式蚀刻的选择比的材料即可，可使用硅氮氧化物(SiON)等。
然后，如图9及图10所示，通过光刻法，在积层膜上形成掩模层41，该掩模层41露出形成着十字状的开口部(存储孔)AH的区域。然后，以掩模层41为掩模，通过RIE(reactiveion etching，反应性离子蚀刻)等各向异性蚀刻，在积层膜形成十字状的开口部AH。开口部AH露出导电层22。
以后，以图10的区域AR的剖视图为中心来说明制造方法。图11(a)是图10所示的区域AR的剖视图。图11(b)是图11(a)的位置P1处的存储单元阵列10的俯视图。图11(c)是图11(a)的位置P2处的存储单元阵列10的俯视图。即，图11(a)是对应于图11(b)及图11(c)的B-B′线的剖视图。
然后，如图12所示，经由开口部AH，对牺牲层40实施各向同性蚀刻。作为各向同性蚀刻，例如使用将磷酸(H3PO4)用作蚀刻剂的湿式蚀刻。由此，面对开口部AH的牺牲层40的露出面后退(牺牲层40凹陷)，在开口部AH的侧面形成凹部。
然后，如图13所示，在牺牲层40的侧面形成氧化硅膜25。氧化硅膜例如通过使牺牲层40的侧面氧化而形成。由此，在牺牲层40的侧面形成阻挡绝缘膜25。
然后，如图14所示，例如通过CVD法，在开口部AH的侧面形成电荷蓄积膜26。作为电荷蓄积膜26，例如使用氮化硅或金属氧化物(氧化铪等)。然后，例如通过CVD法，在电荷蓄积膜26的侧面形成多晶硅膜27a。由此，形成在牺牲层40的凹部被电荷蓄积膜26及多晶硅膜27a嵌埋。
然后，如图15所示，通过各向同性蚀刻回蚀多晶硅膜27a。由此，多晶硅膜27a按牺牲层40被分断。即，在对应于位置P2的俯视图(图15(c))中，未设置多晶硅膜27a。
然后，如图16所示，通过各向同性蚀刻回蚀电荷蓄积膜26。由此，电荷蓄积膜26按牺牲层40被分断。即，在对应于位置P2的俯视图(图16(c))中，未设置电荷蓄积膜26。
然后，如图17所示，例如通过CVD法，在开口部AH的侧面再次形成多晶硅膜27b。由此，多晶硅膜27a上下的间隙被多晶硅膜27b嵌埋。
然后，如图18所示，例如通过CVD法，在开口部AH的侧面形成覆盖膜42。作为覆盖膜42，使用绝缘膜，例如使用氮化硅或氧化硅。
然后，如图19所示，通过各向同性蚀刻回蚀覆盖膜42，按十字形的开口部AH的凸部将覆盖膜42分断。由此，在十字形的开口部AH的4个凸部分别残存覆盖膜42。另外，在相邻的两个凸部之间的凹部，露出多晶硅膜27b。
然后，如图20所示，通过各向同性蚀刻回蚀多晶硅膜27b，按开口部AH的凸部将多晶硅膜27b分断。在图20的回蚀步骤中，在开口部AH的凸部存在有覆盖膜42，所以形成在开口部AH的凸部的多晶硅膜27b未被蚀刻而残存。
然后，如图21所示，去除覆盖膜42。然后，通过各向同性蚀刻回蚀多晶硅膜27b。由此，多晶硅膜27b按牺牲层40被分断。即，在开口部AH中，露出层间绝缘层23。另外，由多晶硅膜27a、27b形成浮栅电极27。
然后，如图22所示，例如通过CVD法，在开口部AH的侧面例如形成氧化硅膜。由此，形成与浮栅电极27相接的隧道绝缘膜28。然后，虽省略图示，但去除形成在导电层22上的氧化硅膜。
然后，例如通过CVD法，在隧道绝缘膜28的侧面形成半导体膜29。作为半导体膜29，使用多晶硅膜。另外，在导电层22上也形成半导体膜29。
然后，如图23所示，例如通过CVD法，在半导体膜29的侧面形成覆盖膜30。作为覆盖膜30，使用绝缘膜，例如使用氮化硅或氧化硅。
然后，如图24所示，通过各向同性蚀刻回蚀覆盖膜30，按开口部AH的凸部将覆盖膜30分断。由此，在开口部AH的4个凸部分别残存覆盖膜30。另外，在相邻的两个凸部之间的凹部，露出半导体膜29。
然后，如图25所示，通过各向同性蚀刻回蚀半导体膜29，按开口部AH的凸部将半导体膜29分断。在图25的回蚀步骤中，在开口部AH的凸部存在有覆盖膜30，所以形成在开口部AH的凸部的半导体膜29未被蚀刻而残存。
然后，如图26所示，通过各向同性蚀刻回蚀隧道绝缘膜28，按开口部AH的凸部将隧道绝缘膜28分断。在开口部AH的凸部存在有覆盖膜30，所以形成在开口部AH的凸部的隧道绝缘膜28未被蚀刻而残存。
然后，通过各向同性蚀刻回蚀电荷蓄积膜26，按开口部AH的凸部将电荷蓄积膜26分断。在开口部AH的凸部存在有覆盖膜30，所以形成在开口部AH的凸部的电荷蓄积膜26未被蚀刻而残存。
然后，如图27所示，例如通过CVD法，例如用氧化硅嵌埋开口部AH(AH1、AH2)的间隙。由此，在开口部AH的中央形成芯层31。然后，例如通过CMP(Chemical mechanicalpolishing，化学机械研磨)，去除形成在最上层的层间绝缘层23上的多余的膜，并且使最上层的层间绝缘层23及芯层31平坦化。
然后，进行多层牺牲层40与多层配线层24(字线WL、选择栅极线SGS、SGD)的更换。具体地说，通过经由露出多层牺牲层40的侧面的区域或开口部，实施将磷酸(H3PO4)用作蚀刻剂的湿式蚀刻，从而去除多层牺牲层40。由此，阻挡绝缘膜25露出在曾形成有多层牺牲层40的凹槽。
然后，例如通过CVD法，以嵌埋曾形成有多层牺牲层40的凹槽的方式，在阻挡绝缘膜25的侧面形成配线层24。例如，配线层24由主体部(钨(W)等)与覆盖主体部的上表面、侧面及底面的阻挡金属膜(氮化钛(TiN)等)构成。
然后，如图3至图5所示，例如通过CVD法，在最上层的层间绝缘层23及芯层31上形成例如含有氧化硅的绝缘层32。然后，在半导体膜29上且绝缘层32内形成电连接在半导体膜29的接触插塞33。然后，在接触插塞33及绝缘层32上形成电连接在接触插塞33的位线BL。
如以上，形成实施方式的存储单元阵列10。
[3]实施方式的效果
如以上详细叙述般，本实施方式中，半导体存储装置1具备在衬底20的上方介隔多层层间绝缘层23积层的多层配线层24(包括字线WL、选择栅极线SGD及选择栅极线SGS)。多层配线层24各自具有十字形的开口部AH。即，配线层24具有：第1面SF1，朝与衬底20的表面平行的第1方向凹陷；第2面SF2，朝与衬底20的表面平行且与第1方向不同的第2方向凹陷；第3面SF3，朝与衬底20的表面平行且与第1及第2方向不同的第3方向凹陷；第4面SF4，朝与衬底20的表面平行且与第1至第3方向不同的第4方向凹陷。在配线层24的第1至第4面SF1～SF4分别设置着存储单元晶体管MTa、MTb、MTc、MTd。各存储单元晶体管MT具备：阻挡绝缘膜25；电荷蓄积膜26，设置在阻挡绝缘膜的侧面；浮栅电极27，设置在电荷蓄积膜26的侧面；隧道绝缘膜28，设置在浮栅电极27的侧面；以及半导体膜29，设置在隧道绝缘膜28的侧面。
因此，根据本实施方式，能够在同一平面上的1个开口部AH配置4个存储单元晶体管MT。由此，可实现能够高集成化的半导体存储装置1。
另外，组合各向同性成膜及各向同性蚀刻(湿式蚀刻或CDE(chemical dryetching，化学干式蚀刻))，能够不使用高纵横比加工而实现单元分割。
另外，根据本实施方式，能够实现可靠性高的半导体存储装置及其制造方法。
[4]其它实施方式
图28是其它实施方式的存储单元阵列10的俯视图。存储单元阵列10的剖视图与图3相同。另外，图28相当于图3的位置P1处的俯视图。
在多层配线层24分别设置着开口部AH1。开口部AH1是具有6个凸部的六角形状(6个花瓣形状)。即，配线层24具有从开口部AH1的中心朝外侧凹陷的6个曲面SF。在配线层24的6个曲面SF分别设置着6个存储单元晶体管MTa～MTf。各存储单元晶体管MT具备阻挡绝缘膜25、电荷蓄积膜26、浮栅电极27、隧道绝缘膜28、半导体膜(通道膜)29及覆盖膜30。
如此，在相同级层中，可在六角形状的开口部AH1设置6个存储单元晶体管MT。
另外，如图29所示，形成在配线层24的开口部AH1也可为具有8个凸部的八角形状(8个花瓣形状)。即，配线层24具有从开口部AH1的中心朝外侧凹陷的8个曲面SF。此实施例中，在开口部AH1设置着8个存储单元晶体管MT。
进而，开口部所具有的凸部的个数并非限定于4个、6个或8个，只要为3个以上，就能够任意设定。同样地，配置在相同级层的存储单元晶体管的数量并非限定于4个、6个或8个，只要为3个以上，就能够任意设定。
[5]变化例
所述实施方式中，以电荷蓄积层使用导电层的FG(floating gate，浮栅)型存储单元晶体管为例进行说明，但电荷蓄积层可为由绝缘层构成的MONOS(metal-oxide-nitride-oxide-silicon，金属氧化氮氧化硅)型。MONOS型存储单元晶体管具有在阻挡绝缘膜25与隧道绝缘膜28之间设置着含有绝缘材料的电荷蓄积膜26而省略浮栅电极27的构造。
另外，FG型存储单元晶体管也可为在阻挡绝缘膜25与隧道绝缘膜28之间设置着浮栅电极27而省略电荷蓄积膜26的构造。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (18)

1.一种半导体存储装置，具备：
衬底；
多层配线层，介隔多层绝缘层积层在所述衬底的上方，具有沿与所述衬底垂直的方向延伸的开口部，且分别具有朝与所述衬底的表面平行的第1方向凹陷的第1面、朝与所述衬底的表面平行且与所述第1方向不同的第2方向凹陷的第2面、朝与所述衬底的表面平行且与所述第1及第2方向不同的第3方向凹陷的第3面、朝与所述衬底的表面平行且与所述第1至第3方向不同的第4方向凹陷的第4面；
阻挡绝缘膜，以与所述第1至第4面各面相接的方式设置；
电荷蓄积膜，设置在所述阻挡绝缘膜的侧面；
隧道绝缘膜，设置在所述电荷蓄积膜的侧面；以及
半导体膜，设置在所述隧道绝缘膜的侧面。
2.根据权利要求1所述的半导体存储装置，其还具备浮栅电极，所述浮栅电极设置在所述电荷蓄积膜与所述隧道绝缘膜之间。
3.根据权利要求1所述的半导体存储装置，其中所述开口部具有十字形状。
4.根据权利要求1所述的半导体存储装置，其还具备覆盖膜，所述覆盖膜设置在所述半导体膜的侧面，由绝缘材料构成。
5.根据权利要求1所述的半导体存储装置，其还具备绝缘层，所述绝缘层以嵌埋所述开口部的方式设置。
6.根据权利要求1所述的半导体存储装置，其还具备：
源极线，连接在所述半导体膜的一端；以及
位线，连接在所述半导体膜的另一端。
7.根据权利要求1所述的半导体存储装置，其中以分别与所述第1至第4面相接的方式设置的第1至第4阻挡绝缘膜由连续膜构成。
8.一种半导体存储装置，具备：
衬底；
配线层，具有第1面至第8面，其中，
第2面是在第1方向上与所述第1面相对，
第3面是在所述第1方向上设置在所述第1面与所述第2面之间，在与所述第1方向交叉的第2方向上设置在不同的位置，
第4面是在所述第2方向上与所述第3面相对，
第5面是连续连接在所述第1面与所述第3面之间，位于朝向所述第1方向与所述第2方向之间的第3方向，
第6面是在所述第3方向上与所述第5面相对，连续连接在所述第2面与所述第4面之间，
第7面是连续连接在所述第1面与所述第4面之间，位于朝向所述第1方向与所述第2方向之间且与所述第3方向不同的第4方向，
第8面是在所述第4方向上与所述第7面相对，且连续连接在所述第2面与所述第3面之间；
第1绝缘层，设置在所述第1至第8面之间；
第1信号线，设置在所述第1面与所述第1绝缘层之间，沿与所述衬底垂直的方向延伸；
第2信号线，设置在所述第2面与所述第1绝缘层之间，沿与所述衬底垂直的方向延伸；
第3信号线，设置在所述第3面与所述第1绝缘层之间，沿与所述衬底垂直的方向延伸；
第4信号线，设置在所述第4面与所述第1绝缘层之间，沿与所述衬底垂直的方向延伸；
第1存储单元，设置在所述第1信号线与所述配线层之间，存储第1信息；
第2存储单元，设置在所述第2信号线与所述配线层之间，存储第2信息；
第3存储单元，设置在所述第3信号线与所述配线层之间，存储第3信息；以及
第4存储单元，设置在所述第4信号线与所述配线层之间，存储第4信息。
9.根据权利要求8所述的半导体存储装置，其中所述第1存储单元包括：第2绝缘层，设置在所述第1面与所述第1信号线之间；电荷蓄积膜，设置在所述第2绝缘层与所述第1信号线之间；以及第3绝缘层，设置在所述电荷蓄积膜与所述第1信号线之间。
10.根据权利要求8所述的半导体存储装置，其中在贯通所述第1存储单元至所述第4存储单元的截面上，
所述第1面与所述第2面的距离大于所述第5面与所述第6面的距离以及所述第7面与所述第8面的距离，
所述第3面与所述第4面的距离大于所述第5面与所述第6面的距离以及所述第7面与所述第8面的距离。
11.根据权利要求8所述的半导体存储装置，其中所述第1面至所述第8面以通过同一平面的方式设置。
12.根据权利要求8所述的半导体存储装置，其中在通过所述第1面至所述第8面的平面上，所述第1面、所述第5面及所述第3面的曲率以具有从所述第1面朝所述第5面增加的部分及从所述第5面朝所述第3面减少的部分的方式变动。
13.一种半导体存储装置，具备：
配线层，在表面具有第1点至第5点，其中，
第2点是在第1方向上与所述第1点相对；
第3点是在所述第1方向上设置在所述第1点与所述第2点之间，在与所述第1方向交叉的第2方向上设置在不同的位置；
第4点是在所述第2方向上与所述第3点相对；
第5点是在描绘通过所述第1点、所述第2点、所述第3点及所述第4点的圆时，以随着从所述第1点朝所述第3点而与所述圆的距离变大的方式存在于所述圆的内部；
第1绝缘层；
第1信号线，设置在所述绝缘层与所述第1点之间，沿与所述第1方向及所述第2方向交叉的第3方向延伸；
第2信号线，设置在所述绝缘层与所述第2点之间，沿所述第3方向延伸；
第3信号线，设置在所述绝缘层与所述第3点之间，沿所述第3方向延伸；
第4信号线，设置在所述绝缘层与所述第4点之间，沿所述第3方向延伸；
第1存储单元，设置在所述第1信号线与所述配线层之间，存储第1信息；
第2存储单元，设置在所述第2信号线与所述配线层之间，存储第2信息；
第3存储单元，设置在所述第3信号线与所述配线层之间，存储第3信息；以及
第4存储单元，设置在所述第4信号线与所述配线层之间，存储第4信息。
14.根据权利要求13所述的半导体存储装置，在所述配线层的表面，在所述第1点与所述第3点的中点，与所述圆的距离最大。
15.根据权利要求13所述的半导体存储装置，其中所述第1存储单元包括：第2绝缘层，设置在所述第1点与所述第1信号线之间；电荷蓄积膜，设置在所述第2绝缘层与所述第1信号线之间；以及第3绝缘层，设置在所述电荷蓄积膜与所述第1信号线之间。
16.根据权利要求13所述的半导体存储装置，其中在贯通所述第1存储单元至所述第4存储单元的截面上，
所述第1点与所述第2点的距离大于所述第5点与所述第6点的距离以及所述第7点与所述第8点的距离，
所述第3点与所述第4点的距离大于所述第5点与所述第6点的距离以及所述第7点与所述第8点的距离。
17.根据权利要求13所述的半导体存储装置，其中所述第1点至所述第8点以通过同一平面的方式设置。
18.一种半导体存储装置，具备：
配线层，设置在衬底的上方；
第1绝缘层，沿与所述衬底垂直的第1方向延伸，以通过被所述配线层包围的区域的方式设置；
第1信号线，沿所述第1方向延伸，设置在所述配线层与所述第1绝缘层之间；
第2信号线，沿所述第1方向延伸，设置在所述配线层与所述第1绝缘层之间；
第3信号线，沿所述第1方向延伸，设置在所述配线层与所述第1绝缘层之间；
第4信号线，沿所述第1方向延伸，设置在所述配线层与所述第1绝缘层之间；
第1存储单元，设置在所述第1信号线与所述配线层之间，存储第1信息；
第2存储单元，设置在所述第2信号线与所述配线层之间，存储第2信息；
第3存储单元，设置在所述第3信号线与所述配线层之间，存储第3信息；以及
第4存储单元，设置在所述第4信号线与所述配线层之间，存储第4信息。
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