TWI692085B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備基板、複數層配線層、阻擋絕緣膜、電荷蓄積膜、隧道絕緣膜、及半導體膜。複數層配線層介隔複數層絕緣層積層於基板之上方，具有沿與基板垂直之方向延伸之開口部，且分別具有：第1面，其朝與基板之表面平行之第1方向凹陷；第2面，其朝與基板之表面平行且與第1方向不同之第2方向凹陷；第3面，其朝與基板之表面平行且與第1及第2方向不同之第3方向凹陷；及第4面，其朝與基板之表面平行且與第1至第3方向不同之第4方向凹陷。阻擋絕緣膜以與第1至第4面之各者相接之方式設置。電荷蓄積膜設置於阻擋絕緣膜之側面。隧道絕緣膜設置於電荷蓄積膜之側面。半導體膜設置於隧道絕緣膜之側面。

Description

半導體記憶裝置
本發明之實施形態係大致關於一種半導體記憶裝置。
作為半導體記憶裝置之一種，已知NAND(Not AND，反及)型快閃記憶體。又，已知具備三維積層之複數個記憶胞之NAND型快閃記憶體。
實施形態提供一種能夠實現高積體化之半導體記憶裝置。
實施形態之半導體記憶裝置具備基板、複數層配線層、阻擋絕緣膜、電荷蓄積膜、隧道絕緣膜、及半導體膜。複數層配線層介隔複數層絕緣層積層於基板之上方，具有沿與基板垂直之方向延伸之開口部，且分別具有：第1面，其朝與基板之表面平行之第1方向凹陷；第2面，其朝與基板之表面平行且與第1方向不同之第2方向凹陷；第3面，其朝與基板之表面平行且與第1及第2方向不同之第3方向凹陷；及第4面，其朝與基板之表面平行且與第1至第3方向不同之第4方向凹陷。阻擋絕緣膜以與第1至第4面之各者相接之方式設置。電荷蓄積膜設置於阻擋絕緣膜之側面。隧道絕緣膜設置於電荷蓄積膜之側面。半導體膜設置於隧道絕緣膜之側面。
以下，參照圖式對實施形態進行說明。以下所示之若干實施形態係例示用於將本發明之技術構思具體化之裝置及方法者，並非藉由構成零件之形狀、構造、配置等特定出本發明之技術構思。圖式係模式圖或概念圖，各部分之厚度與寬度之關係、部分間之大小之比率等並非必須與實際情形相同。又，於表示相同部分之情形時，亦有根據圖式而將相互之尺寸或比率差別表示之情形。在以下之說明中，對於具有相同功能及構成之要素標註相同符號並適當省略詳細之說明，對不同部分進行說明。
[1]半導體記憶裝置1之構成 [1-1]半導體記憶裝置1之整體構成 對半導體記憶裝置1之整體構成進行說明。本實施形態之半導體記憶裝置1係能夠將資料非揮發地記憶之NAND型快閃記憶體。圖1係本實施形態之半導體記憶裝置1之方塊圖。
半導體記憶裝置1具備記憶胞陣列10、列解碼器11、行解碼器12、感測放大器13、輸入輸出電路14、指令暫存器15、位址暫存器16、及定序器(控制電路)17等。
記憶胞陣列10具備j個區塊BLK0~BLK(j-1)。j係1以上之整數。複數個區塊BLK之各者具備複數個記憶胞電晶體。記憶胞電晶體包括能夠電性覆寫之記憶胞。為了控制施加於記憶胞電晶體之電壓，而在記憶胞陣列10配設複數條位元線、複數條字元線、及源極線等。區塊BLK之具體構成會於下文進行敍述。
列解碼器11從位址暫存器16接收列位址，並將此列位址解碼。列解碼器11基於經解碼之列位址進行字元線等之選擇動作。並且，列解碼器11向記憶胞陣列10傳送寫入動作、讀出動作、及抹除動作所需之複數個電壓。
行解碼器12從位址暫存器16接收行位址，並將此行位址解碼。行解碼器12基於經解碼之行位址進行位元線之選擇動作。
感測放大器13於讀出動作時，檢測及放大從記憶胞電晶體讀出至位元線之資料。又，感測放大器13於寫入動作時將寫入資料傳送至位元線。
輸入輸出電路14經由複數條輸入輸出線(DQ線)與外部裝置(主機裝置)連接。輸入輸出電路14從外部裝置接收指令CMD及位址ADD。由輸入輸出電路14接收之指令CMD被送至指令暫存器15。由輸入輸出電路14接收之位址ADD被送至位址暫存器16。又，輸入輸出電路14在與外部裝置之間，進行資料DAT之收發。
定序器17從外部裝置接收控制信號CNT。控制信號CNT中包括晶片賦能信號CEn、指令鎖存賦能信號CLE、位址閂賦能信號ALE、寫入賦能信號Wen、及讀出賦能信號REn等。對信號名附註之“n”表示低態有效(active low)。定序器17基於保存在指令暫存器15中之指令CMD及控制信號CNT來控制半導體記憶裝置1整體之動作。
[1-2]記憶胞陣列10之電路構成 接下來，對記憶胞陣列10之電路構成進行說明。圖2係記憶胞陣列10中包含之1個區塊BLK之電路圖。
複數個區塊BLK之各者具備複數個串單元SU。在圖2中，例示4個串單元SU0~SU3。1個區塊BLK中包含之串單元SU之數量能夠任意設定。
複數個串單元SU之各者具備複數個NAND串(記憶體串)NS。1個串單元SU中包含之NAND串NS之數量能夠任意設定。
複數個NAND串NS之各者具備複數個記憶胞電晶體MT及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。本說明書中，亦有將記憶胞電晶體稱為記憶胞或胞之情形。圖2為了簡化而示出了NAND串NS具備8個記憶胞電晶體MT(MT0~MT7)之構成例，但NAND串NS所具備之記憶胞電晶體MT之數量實際上多於該數量，又，能夠任意設定。記憶胞電晶體MT具備控制閘極電極與電荷蓄積層，將資料非揮發地記憶。記憶胞電晶體MT能夠記憶1位元資料或2位元以上之資料。
串單元SU0中包含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，於串單元SU1~SU3分別連接有選擇閘極線SGD1~SGD3。串單元SU0中包含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS0，同樣地，於串單元SU1~SU3分別連接有選擇閘極線SGS1~SGS3。再者，於各區塊BLK中包含之串單元SU0~SU3可連接有共通之選擇閘極線SGS。各區塊BLK中包含之記憶胞電晶體MT0~MT7之控制閘極分別連接於字元線WL0~WL7。
在各區塊BLK內以矩陣狀配置之NAND串NS之中，位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL0~BL(m-1)之任一個。“m”係1以上之整數。進而，各位元線BL共通連接於複數個區塊BLK，並連接於位於複數個區塊BLK之各者所包含之各串單元SU內之1個NAND串NS。各區塊BLK中包含之複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL例如共通連接於複數個區塊BLK。
各區塊BLK中包含之複數個記憶胞電晶體MT之資料例如統一抹除。對共通連接於被配設在1個串單元SU之1條字元線WL之複數個記憶胞電晶體MT，統一進行讀出及寫入。將在1個串單元SU內共用字元線WL之記憶胞電晶體MT之組稱為胞單元CU。將胞單元CU中包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。即，對胞單元CU之寫入動作及讀出動作以頁為單位進行。
再者，NAND串NS可具備虛設胞電晶體。具體而言，於選擇電晶體ST2與記憶胞電晶體MT0之間例如串聯連接有2個虛設胞電晶體(未圖示)。於記憶胞電晶體MT7與選擇電晶體ST1之間例如串聯連接有2個虛設胞電晶體(未圖示)。於複數個虛設胞電晶體之閘極分別連接有複數條虛設字元線。虛設胞電晶體之構造與記憶胞電晶體相同。虛設胞電晶體並非用於記憶資料，而係具有在寫入動作或抹除動作中緩解記憶胞電晶體或選擇電晶體所受到之干擾之功能。
[1-3]記憶胞陣列10之構成 接下來，對記憶胞陣列10之構成進行說明。圖3係記憶胞陣列10之剖視圖。圖4係圖3之位置P1處之記憶胞陣列10之俯視圖。圖5係圖3之位置P2處之記憶胞陣列10之俯視圖。再者，圖3之剖視圖相當於切斷圖4及圖5之A-A´線所得之圖。於本說明書中，X方向及Y方向於水平面內正交，Z方向係積層方向。
於基板(例如矽基板)20上，依序積層有例如含有矽氧化物(SiO 2)之絕緣層21、及例如含有多晶矽之導電層22。導電層22作為源極線SL發揮功能。源極線SL例如以於XY平面展開之方式形成。源極線SL可由含有多晶矽之導電層、例如含有鎢(W)之金屬層、及含有多晶矽之導電層依序積層而成之積層膜構成。
於導電層22之上方，作為選擇閘極線SGS發揮功能之例如1層配線層24、作為字元線WL發揮功能之複數層配線層24、及作為選擇閘極線SGD發揮功能之例如1層配線層24分別介置複數層層間絕緣層23地依序積層。作為層間絕緣層23，例如使用矽氧化物。作為配線層24，例如使用鎢(W)。配線層24可具備覆蓋含有鎢(W)之本體部之上表面、側面、及底面之阻擋金屬膜(例如鈦氮化物(TiN))。圖3所示之字元線WL之積層數量係一例，實際上積層有多於該數量之字元線WL。選擇閘極線SGS並非限定於1層，例如可由3層配線層24構成。選擇閘極線SGD並非限定於1層，例如可由3層配線層24構成。
如圖4所示，於複數層配線層24之各者設置有十字形之開口部(記憶孔)AH1。即，配線層24具有第1至第4面(曲面)SF1~SF4。於圖4中，為了規定4個方向，將朝向X軸右側之方向稱為+X方向，將朝向X軸左側之方向稱為-X方向，將朝向Y軸上側之方向稱為+Y方向，將朝向Y軸下側之方向稱為-Y方向。第1面SF1由朝+X方向凹陷之曲面構成。第2面SF2由朝-Y方向凹陷之曲面構成。第3面SF3由朝-X方向凹陷之曲面構成。第4面SF4由朝+Y方向凹陷之曲面構成。由該4個曲面(第1至第4面SF1~SF4)，形成十字形之開口部AH1。
圖6係提取圖4所示之配線層24所得之俯視圖。
第1面SF1及第3面SF3於X方向上對向。第2面SF2及第4面SF4於Y方向上對向。第4面SF4在X方向上位於第1面SF1與第3面SF3之間，在+Y方向上與第1面SF1及第3面SF3不同。第2面SF2在X方向上位於第1面SF1與第3面SF3之間，在-Y方向上與第1面SF1及第3面SF3不同。
第5面SF5位於第1面SF1與第4面SF4之間。第5面SF5與第1面SF1及第4面SF4連續連接，位於+X方向與+Y方向之間之方向。
第6面SF6位於第2面SF2與第3面SF3之間。第6面SF6與第2面SF2及第3面SF3連續連接，位於-X方向與-Y方向之間之方向。
第7面SF7位於第1面SF1與第2面SF2之間。第7面SF7與第1面SF1及第2面SF2連續連接，位於+X方向與-Y方向之間之方向。
第8面SF8位於第3面SF3與第4面SF4之間。第8面SF8與第3面SF3及第4面SF4連續連接，位於-X方向與+Y方向之間之方向。
第1面SF1至第8面SF8以通過同一平面之方式設置。又，第1面SF1至第8面SF8為同一層。
從第1面SF1朝第5面SF5曲率發生變化。進而從第5面SF5朝第4面SF4曲率發生變化。第1面SF1、第4面SF4及第5面SF5之曲率具有從第1面SF1朝第5面SF5增加之部分、及從第5面SF5朝第4面SF4減少之部分。曲率係表示曲線之彎曲程度之量。例如半徑r之圓周之曲率係1/r，曲率半徑係r。曲率增加係指曲率半徑變小，曲率減少係指曲率半徑變大。
從第2面SF2朝第6面SF6曲率發生變化。進而從第6面SF6朝第3面SF3曲率發生變化。第2面SF2、第6面SF6及第3面SF3之曲率具有從第2面SF2朝第6面SF6增加之部分、及從第6面SF6朝第3面SF3減少之部分。
從第1面SF1朝第7面SF7曲率發生變化。進而從第7面SF7朝第2面SF2曲率發生變化。第1面SF1、第7面SF7及第2面SF2之曲率具有從第1面SF1朝第7面SF7增加之部分、及從第7面SF7朝第2面SF2減少之部分。
從第3面SF3朝第8面SF8曲率發生變化。進而從第8面SF8朝第4面SF4曲率發生變化。第3面SF3、第8面SF8及第4面SF4之曲率具有從第3面SF3朝第8面SF8增加之部分、及從第8面SF8朝第4面SF4減少之部分。
第1面SF1與第3面SF3之距離D1大於第5面SF5與第6面SF6之距離D2以及第7面SF7與第8面SF8之距離。同樣地，第2面SF2與第4面SF4之距離大於第5面SF5與第6面SF6之距離D2以及第7面SF7與第8面SF8之距離。
第1面SF1與第1信號線29-1對向。第2面SF2與第2信號線29-2對向。第3面SF3與第3信號線29-3對向。第4面SF4與第4信號線29-4對向。再者，第1至第4信號線會於下文進行敍述。
第1面SF1包括具有凹之曲率之第1部分。第2面SF2包括具有凹之曲率之第2部分。第3面SF3包括具有凹之曲率之第3部分。第4面SF4包括具有凹之曲率之第4部分。
第5面SF5包括具有凸之曲率之第5部分。第6面SF6包括具有凸之曲率之第6部分。第7面SF7包括具有凸之曲率之第7部分。第8面SF8包括具有凸之曲率之第8部分。
又，換種表現方式而言，配線層24包括：第1點SF1；第3點SF3，其於第X方向上與第1點SF1對向；第2點SF2，其於X方向上設置於第1點SF1與第3點SF3之間，於-Y方向上設置於不同之位置；及第4點SF4，其於+Y方向上與第2點SF2對向。
配線層24在描繪通過第1點SF1、第2點SF2、第3點SF3及第4點SF4之圓時，於表面具有：第7點SF7，其以隨著從第1點SF1朝第2點SF2而與圓之距離變大之方式存在於圓之內部；第6點SF6，其以隨著從第2點SF2朝第3點SF3而與圓之距離變大之方式存在於圓之內部；第8點SF8，其以隨著從第3點SF3朝第4點SF4而與圓之距離變大之方式存在於圓之內部；第5點SF5，其以隨著從第4點SF4朝第1點SF1而與圓之距離變大之方式存在於圓之內部。
在配線層24之表面，於第1點SF1與第2點SF2之中點(第7點SF7)、第2點SF2與第3點SF3之中點(第6點SF)、第3點SF3與第4點SF4之中點(第8點SF8)、及第4點SF4與第1點SF1之中點(第5點SF5)，與圓之距離最大。
於配線層24之開口部AH1內設置有4個記憶胞電晶體MTa、MTb、MTc、MTd。
記憶胞電晶體MTa具備阻擋絕緣膜25-1、電荷蓄積膜(電荷捕獲膜)26-1、浮動閘極電極27-1、隧道絕緣膜28-1、半導體膜(通道膜)29-1、及覆蓋膜30-1。於配線層24之第1面SF1設置有阻擋絕緣膜25-1。於阻擋絕緣膜25-1之側面設置有電荷蓄積膜26-1。於電荷蓄積膜26-1之側面設置有浮動閘極電極27-1。於浮動閘極電極27-1之側面設置有隧道絕緣膜28-1。於隧道絕緣膜28-1之側面設置有半導體膜29-1。於半導體膜29-1之側面設置有覆蓋膜30-1。本說明書中，亦將半導體膜29稱為信號線。
電荷蓄積膜26-1及浮動閘極電極27-1分別具有蓄積電荷之功能。亦有將電荷蓄積膜26-1及浮動閘極電極27-1統稱為電荷蓄積膜之情形。半導體膜29-1係供形成記憶胞電晶體MTa之通道之區域。覆蓋膜30-1於下述之製造步驟中係必要之構件。
作為阻擋絕緣膜25-1，例如使用矽氧化物。作為電荷蓄積膜26-1，使用絕緣膜，例如使用矽氮化物(SiN)或金屬氧化物(鉿氧化物等)。作為浮動閘極電極27-1，例如使用多晶矽。作為隧道絕緣膜28-1，例如使用矽氧化物。作為半導體膜29-1，例如使用多晶矽。作為覆蓋膜30-1，例如使用矽氮化物(SiN)或矽氧化物。
記憶胞電晶體MTb設置於配線層24之第2面SF2，具備阻擋絕緣膜25-2、電荷蓄積膜26-2、浮動閘極電極27-2、隧道絕緣膜28-2、半導體膜29-2、及覆蓋膜30-2。記憶胞電晶體MTc設置於配線層24之第3面SF3，具備阻擋絕緣膜25-3、電荷蓄積膜26-3、浮動閘極電極27-3、隧道絕緣膜28-3、半導體膜29-3、及覆蓋膜30-3。記憶胞電晶體MTd設置於配線層24之第4面SF4，具備阻擋絕緣膜25-4、電荷蓄積膜26-4、浮動閘極電極27-4、隧道絕緣膜28-4、半導體膜29-4、及覆蓋膜30-4。記憶胞電晶體MTb~MTd之構成與記憶胞電晶體MTa相同。又，選擇電晶體ST1、ST2之構成亦與記憶胞電晶體MTa相同。
本說明書中，在無需對標註著分支編號之參照符號(“25-1~25-4”等)之構件彼此進行區分之情形時，以省略分支編號之參照符號進行標記，關於省略此分支編號之參照符號之說明與標註著分支編號之參照符號共通。
阻擋絕緣膜25-1~25-4例如於XY平面上由連續膜構成。電荷蓄積膜26及浮動閘極電極27設置於每個記憶胞電晶體MT。即，電荷蓄積膜26及浮動閘極電極27於Z方向上按記憶胞電晶體MT分離。隧道絕緣膜28沿Z方向延伸，共通設置於NAND串NS。半導體膜29沿Z方向延伸，共通設置於NAND串NS。覆蓋膜30沿Z方向延伸，共通設置於NAND串NS。
如圖5所示，於複數層層間絕緣層23之各者設置有十字形之開口部AH2。開口部AH2之尺寸小於開口部AH1之尺寸。
於層間絕緣層23之朝+X方向凹陷之凹部設置有隧道絕緣膜28-1。於隧道絕緣膜28-1之側面設置有半導體膜29-1。於半導體膜29-1之側面設置有覆蓋膜30-1。
於層間絕緣層23之朝-Y方向凹陷之凹部設置有隧道絕緣膜28-2。於隧道絕緣膜28-2之側面設置有半導體膜29-2。於半導體膜29-2之側面設置有覆蓋膜30-2。
於層間絕緣層23之朝-X方向凹陷之凹部設置有隧道絕緣膜28-3。於隧道絕緣膜28-3之側面設置有半導體膜29-3。於半導體膜29-3之側面設置有覆蓋膜30-3。
於層間絕緣層23之朝+Y方向凹陷之凹部設置有隧道絕緣膜28-4。於隧道絕緣膜28-4之側面設置有半導體膜29-4。於半導體膜29-4之側面設置有覆蓋膜30-4。
如圖3所示，半導體膜29-1~29-4於其等之下端部相連，又，與作為源極線SL之導電層22相接且電性連接。開口部AH1、AH2之間隙被核心層31掩埋。作為核心層31，例如使用矽氧化物。
於最上層之層間絕緣層23及核心層31上設置有絕緣層32。作為絕緣層32，例如使用矽氧化物。
於絕緣層32上設置有複數條位元線BL。位元線BL使用接觸插塞33與半導體膜29電性連接。作為位元線BL，例如使用鎢(W)。
圖7係說明半導體膜29與位元線BL之連接關係之一例之圖。半導體膜29-1~29-4分別與位元線BL0~BL3電性連接。複數個半導體膜29與複數條位元線BL之連接關係能夠任意設計。又，位元線BL之物理配置等亦能夠任意設計。
如以上所述，構成形成於積層膜之開口部AH1(及AH2)內所配置之4個NAND串NS。並且，藉由將開口部AH1配置為格子狀或錯位狀(鋸齒狀)，而配置複數個NAND串NS。
[2]記憶胞陣列10之製造方法 接下來，對記憶胞陣列10之製造方法進行說明。圖8至圖27係說明記憶胞陣列10之製造方法之俯視圖及剖視圖。圖8、圖10及圖27係對應於圖4之A-A´線之位置之剖視圖。
首先，準備矽基板20。然後，如圖8所示，於矽基板20上依序形成絕緣層21及導電層22(源極線SL)。導電層22可由積層複數層導電層而成之積層膜構成。例如，導電層22可由依序積層含有多晶矽之導電層、例如含有鎢(W)之金屬層、及含有多晶矽之導電層而成之積層膜構成。
然後，例如藉由CVD(chemical vapor deposition，化學氣相沈積)法，於導電層22上將複數層層間絕緣層23與複數層犧牲層40逐層交替積層而形成積層膜。於積層膜之最下層與最上層配置有層間絕緣層23。作為層間絕緣層23，例如使用矽氧化物。作為犧牲層40，例如使用矽氮化物(SiN)。犧牲層40為相對於層間絕緣層23能夠充分獲得濕式蝕刻之選擇比之材料即可，可使用矽氮氧化物(SiON)等。
然後，如圖9及圖10所示，藉由微影術，於積層膜上形成遮罩層41，該遮罩層41露出形成有十字狀之開口部(記憶孔)AH之區域。然後，以遮罩層41為遮罩，藉由RIE(reactive ion etching，反應性離子蝕刻)等各向異性蝕刻，於積層膜形成十字狀之開口部AH。開口部AH露出導電層22。
以下，以圖10之區域AR之剖視圖為中心而說明製造方法。圖11(a)係圖10所示之區域AR之剖視圖。圖11(b)係圖11(a)之位置P1處之記憶胞陣列10之俯視圖。圖11(c)係圖11(a)之位置P2處之記憶胞陣列10之俯視圖。即，圖11(a)係對應於圖11(b)及圖11(c)之B-B´線之剖視圖。
然後，如圖12所示，經由開口部AH，對犧牲層40實施各向同性蝕刻。作為各向同性蝕刻，例如使用將磷酸(H 3PO 4)用作蝕刻劑之濕式蝕刻。藉此，面對開口部AH之犧牲層40之露出面後退(犧牲層40凹陷)，於開口部AH之側面形成凹部。
然後，如圖13所示，於犧牲層40之側面形成矽氧化物膜25。矽氧化物膜例如藉由使犧牲層40之側面氧化而形成。藉此，於犧牲層40之側面形成阻擋絕緣膜25。
然後，如圖14所示，例如藉由CVD法，於開口部AH之側面形成電荷蓄積膜26。作為電荷蓄積膜26，例如使用矽氮化物或金屬氧化物(鉿氧化物等)。然後，例如藉由CVD法，於電荷蓄積膜26之側面形成多晶矽膜27a。藉此，形成於犧牲層40之凹部被電荷蓄積膜26及多晶矽膜27a掩埋。
然後，如圖15所示，藉由各向同性蝕刻回蝕多晶矽膜27a。藉此，多晶矽膜27a按犧牲層40被分斷。即，在對應於位置P2之俯視圖(圖15(c))中，未設置多晶矽膜27a。
然後，如圖16所示，藉由各向同性蝕刻回蝕電荷蓄積膜26。藉此，電荷蓄積膜26按犧牲層40被分斷。即，在對應於位置P2之俯視圖(圖16(c))中，未設置電荷蓄積膜26。
然後，如圖17所示，例如藉由CVD法，於開口部AH之側面再次形成多晶矽膜27b。藉此，多晶矽膜27a上下之間隙被多晶矽膜27b掩埋。
然後，如圖18所示，例如藉由CVD法，於開口部AH之側面形成覆蓋膜42。作為覆蓋膜42，使用絕緣膜，例如使用矽氮化物或矽氧化物。
然後，如圖19所示，藉由各向同性蝕刻回蝕覆蓋膜42，按十字形之開口部AH之凸部將覆蓋膜42分斷。藉此，於十字形之開口部AH之4個凸部分別殘存覆蓋膜42。又，於相鄰之2個凸部之間之凹部，露出多晶矽膜27b。
然後，如圖20所示，藉由各向同性蝕刻回蝕多晶矽膜27b，按開口部AH之凸部將多晶矽膜27b分斷。在圖20之回蝕步驟中，於開口部AH之凸部存在有覆蓋膜42，故形成於開口部AH之凸部之多晶矽膜27b未被蝕刻而殘存。
然後，如圖21所示，去除覆蓋膜42。然後，藉由各向同性蝕刻回蝕多晶矽膜27b。藉此，多晶矽膜27b按犧牲層40被分斷。即，於開口部AH中，露出層間絕緣層23。又，由多晶矽膜27a、27b形成浮動閘極電極27。
然後，如圖22所示，例如藉由CVD法，於開口部AH之側面例如形成矽氧化物膜。藉此，形成與浮動閘極電極27相接之隧道絕緣膜28。然後，雖省略圖示，但去除形成於導電層22上之矽氧化物膜。
然後，例如藉由CVD法，於隧道絕緣膜28之側面形成半導體膜29。作為半導體膜29，使用多晶矽膜。又，於導電層22上亦形成半導體膜29。
然後，如圖23所示，例如藉由CVD法，於半導體膜29之側面形成覆蓋膜30。作為覆蓋膜30，使用絕緣膜，例如使用矽氮化物或矽氧化物。
然後，如圖24所示，藉由各向同性蝕刻回蝕覆蓋膜30，按開口部AH之凸部將覆蓋膜30分斷。藉此，於開口部AH之4個凸部分別殘存覆蓋膜30。又，於相鄰之2個凸部之間之凹部，露出半導體膜29。
然後，如圖25所示，藉由各向同性蝕刻回蝕半導體膜29，按開口部AH之凸部將半導體膜29分斷。於圖25之回蝕步驟中，於開口部AH之凸部存在有覆蓋膜30，故形成於開口部AH之凸部之半導體膜29未被蝕刻而殘存。
然後，如圖26所示，藉由各向同性蝕刻回蝕隧道絕緣膜28，按開口部AH之凸部將隧道絕緣膜28分斷。於開口部AH之凸部存在有覆蓋膜30，故形成於開口部AH之凸部之隧道絕緣膜28未被蝕刻而殘存。
然後，藉由各向同性蝕刻回蝕電荷蓄積膜26，按開口部AH之凸部將電荷蓄積膜26分斷。於開口部AH之凸部存在有覆蓋膜30，故形成於開口部AH之凸部之電荷蓄積膜26未被蝕刻而殘存。
然後，如圖27所示，例如藉由CVD法，例如用矽氧化物掩埋開口部AH(AH1、AH2)之間隙。藉此，於開口部AH之中央形成核心層31。然後，例如藉由CMP(Chemical mechanical polishing，化學機械研磨)，去除形成於最上層之層間絕緣層23上之多餘之膜，並且使最上層之層間絕緣層23及核心層31平坦化。
然後，進行複數層犧牲層40與複數層配線層24(字元線WL、選擇閘極線SGS、SGD)之更換。具體而言，藉由經由露出複數層犧牲層40之側面之區域或開口部，實施將磷酸(H 3PO 4)用作蝕刻劑之濕式蝕刻，從而去除複數層犧牲層40。藉此，阻擋絕緣膜25露出於曾形成有複數層犧牲層40之凹槽。
然後，例如藉由CVD法，以掩埋曾形成有複數層犧牲層40之凹槽之方式，於阻擋絕緣膜25之側面形成配線層24。例如，配線層24由本體部(鎢(W)等)與覆蓋本體部之上表面、側面及底面之阻擋金屬膜(鈦氮化物(TiN)等)構成。
然後，如圖3至圖5所示，例如藉由CVD法，於最上層之層間絕緣層23及核心層31上形成例如含有矽氧化物之絕緣層32。然後，於半導體膜29上且絕緣層32內形成電性連接於半導體膜29之接觸插塞33。然後，於接觸插塞33及絕緣層32上形成電性連接於接觸插塞33之位元線BL。
如以上所述，形成本實施形態之記憶胞陣列10。
[3]實施形態之效果 如以上詳細敍述般，本實施形態中，半導體記憶裝置1具備於基板20之上方介隔複數層層間絕緣層23積層之複數層配線層24(包括字元線WL、選擇閘極線SGD及選擇閘極線SGS)。複數層配線層24之各者具有十字形之開口部AH。即，配線層24具有：第1面SF1，其朝與基板20之表面平行之第1方向凹陷；第2面SF2，其朝與基板20之表面平行且與第1方向不同之第2方向凹陷；第3面SF3，其朝與基板20之表面平行且與第1及第2方向不同之第3方向凹陷；第4面SF4，其朝與基板20之表面平行且與第1至第3方向不同之第4方向凹陷。於配線層24之第1至第4面SF1~SF4分別設置有記憶胞電晶體MTa、MTb、MTc、MTd。各記憶胞電晶體MT具備：阻擋絕緣膜25；電荷蓄積膜26，其設置於阻擋絕緣膜之側面；浮動閘極電極27，其設置於電荷蓄積膜26之側面；隧道絕緣膜28，其設置於浮動閘極電極27之側面；及半導體膜29，其設置於隧道絕緣膜28之側面。
因此，根據本實施形態，能夠於同一平面上之1個開口部AH配置4個記憶胞電晶體MT。藉此，可實現能夠高積體化之半導體記憶裝置1。
又，藉由組合各向同性成膜及各向同性蝕刻(濕式蝕刻或CDE(chemical dry etching，化學乾式蝕刻))，能夠不使用高縱橫比加工而實現胞分割。
又，根據本實施形態，能夠實現可靠性較高之半導體記憶裝置及其製造方法。
[4]其他實施形態 圖28係其他實施形態之記憶胞陣列10之俯視圖。記憶胞陣列10之剖視圖與圖3相同。又，圖28相當於圖3之位置P1處之俯視圖。
於複數層配線層24之各者設置有開口部AH1。開口部AH1係具有6個凸部之六角形狀(6個花瓣形狀)。即，配線層24具有從開口部AH1之中心朝外側凹陷之6個曲面SF。於配線層24之6個曲面SF分別設置有6個記憶胞電晶體MTa~MTf。各記憶胞電晶體MT具備阻擋絕緣膜25、電荷蓄積膜26、浮動閘極電極27、隧道絕緣膜28、半導體膜(通道膜)29、及覆蓋膜30。
如此，於相同級層中，可在六角形狀之開口部AH1設置6個記憶胞電晶體MT。
又，如圖29所示，形成於配線層24之開口部AH1亦可為具有8個凸部之八角形狀(8個花瓣形狀)。即，配線層24具有從開口部AH1之中心朝外側凹陷之8個曲面SF。此實施例中，於開口部AH1設置有8個記憶胞電晶體MT。
進而，開口部所具有之凸部之個數並非限定於4個、6個或8個，只要為3個以上，便能夠任意設定。同樣地，配置於相同級層之記憶胞電晶體之數量並非限定於4個、6個或8個，只要為3個以上，便能夠任意設定。
[5]變化例 上述實施形態中，以電荷蓄積層使用導電層之FG(floating gate，浮動閘極)型記憶胞電晶體為例進行說明，但電荷蓄積層可為由絕緣層構成之MONOS(metal-oxide-nitride-oxide-silicon，金屬氧化氮氧化矽)型。MONOS型記憶胞電晶體具有於阻擋絕緣膜25與隧道絕緣膜28之間設置有含有絕緣材料之電荷蓄積膜26而省略浮動閘極電極27之構造。
又，FG型記憶胞電晶體亦可為於阻擋絕緣膜25與隧道絕緣膜28之間設置有浮動閘極電極27而省略電荷蓄積膜26之構造。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並未意欲限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請案 本申請案享有以日本專利申請案2018-175851號(申請日：2018年9月20日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1                    半導體記憶裝置 10                  記憶胞陣列 11                   列解碼器 12                  行解碼器 13                  感測放大器 14                  輸入輸出電路 15                  指令暫存器 16                  位址暫存器 17                  定序器(控制電路) 20                  基板(矽基板) 21                  絕緣層 22                  導電層 23                  層間絕緣層 24                  配線層 25                  阻擋絕緣膜 25-1               阻擋絕緣膜 25-2               阻擋絕緣膜 25-3               阻擋絕緣膜 25-4               阻擋絕緣膜 26                  電荷蓄積膜 26-1               電荷蓄積膜(電荷捕獲膜) 26-2               電荷蓄積膜 26-3               電荷蓄積膜 26-4               電荷蓄積膜 27                  浮動閘極電極 27-1               浮動閘極電極 27-2               浮動閘極電極 27-3               浮動閘極電極 27-4               浮動閘極電極 27a                 多晶矽膜 27b                 多晶矽膜 28                  隧道絕緣膜 28-1               隧道絕緣膜 28-2               隧道絕緣膜 28-3               隧道絕緣膜 28-4               隧道絕緣膜 29                  半導體膜(信號線) 29-1               半導體膜(信號線) 29-2               半導體膜(信號線) 29-3               半導體膜(信號線) 29-4               半導體膜(信號線) 30                  覆蓋膜 30-1               覆蓋膜 30-2               覆蓋膜 30-3               覆蓋膜 30-4               覆蓋膜 31                  核心層 32                  絕緣層 33                  接觸插塞 40                  犧牲層 41                  遮罩層 42                  覆蓋膜 ADD               位址 AH                 開口部(記憶孔) AH1               開口部(記憶孔) AH2               開口部(記憶孔) AR                 區域 BL0~BL(m-1)  位元線 BLK               區塊 CMD              指令 CNT               控制信號 CU                 胞單元 D1                  距離 D2                  距離 DAT               資料 MT(MT0~MT7) 記憶胞電晶體 MTa                記憶胞電晶體 MTb               記憶胞電晶體 MTc                記憶胞電晶體 MTd               記憶胞電晶體 MTe                記憶胞電晶體 MTf                記憶胞電晶體 NS                  NAND串 P1                  位置 P2                  位置 SF                  曲面 SF1                第1面(曲面) SF2                第2面(曲面) SF3                第3面(曲面) SF4                第4面(曲面) SF5                第5面(曲面) SF6                第6面(曲面) SF7                第7面(曲面) SF8                第8面(曲面) SGD               選擇閘極線 SGD0~SGD3   選擇閘極線 SGS                選擇閘極線 SGS0~SGS3    選擇閘極線 SL                  源極線 ST1                選擇電晶體 ST2                選擇電晶體 SU0~SU3        串單元 WL                 字元線 WL0~WL7      字元線
圖1係實施形態之半導體記憶裝置之方塊圖。 圖2係記憶胞陣列中包含之1個區塊BLK之電路圖。 圖3係記憶胞陣列之剖視圖。 圖4係圖3之位置P1處之記憶胞陣列之俯視圖。 圖5係圖3之位置P2處之記憶胞陣列之俯視圖。 圖6係提取圖4所示之配線層24所得之俯視圖。 圖7係說明半導體膜與位元線之連接關係之一例之圖。 圖8係說明記憶胞陣列之製造方法之剖視圖。 圖9係說明繼圖8後之記憶胞陣列之製造方法之俯視圖。 圖10係說明繼圖8後之記憶胞陣列之製造方法之剖視圖。 圖11(a)~(c)係說明繼圖10後之記憶胞陣列之製造方法之圖。 圖12(a)~(c)係說明繼圖11後之記憶胞陣列之製造方法之圖。 圖13(a)~(c)係說明繼圖12後之記憶胞陣列之製造方法之圖。 圖14(a)~(c)係說明繼圖13後之記憶胞陣列之製造方法之圖。 圖15(a)~(c)係說明繼圖14後之記憶胞陣列之製造方法之圖。 圖16(a)~(c)係說明繼圖15後之記憶胞陣列之製造方法之圖。 圖17(a)~(c)係說明繼圖16後之記憶胞陣列之製造方法之圖。 圖18(a)~(c)係說明繼圖17後之記憶胞陣列之製造方法之圖。 圖19(a)~(c)係說明繼圖18後之記憶胞陣列之製造方法之圖。 圖20(a)~(c)係說明繼圖19後之記憶胞陣列之製造方法之圖。 圖21(a)~(c)係說明繼圖20後之記憶胞陣列之製造方法之圖。 圖22(a)~(c)係說明繼圖21後之記憶胞陣列之製造方法之圖。 圖23(a)~(c)係說明繼圖22後之記憶胞陣列之製造方法之圖。 圖24(a)~(c)係說明繼圖23後之記憶胞陣列之製造方法之圖。 圖25(a)~(c)係說明繼圖24後之記憶胞陣列之製造方法之圖。 圖26(a)~(c)係說明繼圖25後之記憶胞陣列之製造方法之圖。 圖27係說明繼圖26後之記憶胞陣列之製造方法之剖視圖。 圖28係其他實施形態之記憶胞陣列之俯視圖。 圖29係說明其他實施形態之記憶胞陣列之開口部之俯視圖。
24                 配線層 25-1              阻擋絕緣膜 25-2              阻擋絕緣膜 25-3              阻擋絕緣膜 25-4              阻擋絕緣膜 26-1              電荷蓄積膜(電荷捕獲膜) 26-2              電荷蓄積膜 26-3              電荷蓄積膜 26-4              電荷蓄積膜 27-1              浮動閘極電極 27-2              浮動閘極電極 27-3              浮動閘極電極 27-4              浮動閘極電極 28-1              隧道絕緣膜 28-2              隧道絕緣膜 28-3              隧道絕緣膜 28-4              隧道絕緣膜 29-1              半導體膜(信號線) 29-2              半導體膜(信號線) 29-3              半導體膜(信號線) 29-4              半導體膜(信號線) 30-1              覆蓋膜 30-2              覆蓋膜 30-3              覆蓋膜 30-4              覆蓋膜 31                 核心層 AH1              開口部(記憶孔) MTa              記憶胞電晶體 MTb              記憶胞電晶體 MTc              記憶胞電晶體 MTd              記憶胞電晶體 SF1               第1面(曲面) SF2               第2面(曲面) SF3               第3面(曲面) SF4               第4面(曲面) WL               字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備：基板；配線層，其具有第1面至第8面，其中，第2面係於第1方向上與上述第1面對向，第3面係於上述第1方向上設置於上述第1面與上述第2面之間，於與上述第1方向交叉之第2方向上設置於不同之位置，第4面係於上述第2方向上與上述第3面對向，第5面係連續連接於上述第1面與上述第3面之間，位於朝向上述第1方向與上述第2方向之間之第3方向，第6面係於上述第3方向上與上述第5面對向，連續連接於上述第2面與上述第4面之間，第7面係連續連接於上述第1面與上述第4面之間，位於朝向上述第1方向與上述第2方向之間且與上述第3方向不同之第4方向，第8面係於上述第4方向上與上述第7面對向，且連續連接於上述第2面與上述第3面之間；第1絕緣層，其設置於上述第1至第8面之間；第1信號線，其設置於上述第1面與上述第1絕緣層之間，沿與上述基板垂直之方向延伸；第2信號線，其設置於上述第2面與上述第1絕緣層之間，沿與上述基板垂直之方向延伸；第3信號線，其設置於上述第3面與上述第1絕緣層之間，沿與上述基 板垂直之方向延伸；第4信號線，其設置於上述第4面與上述第1絕緣層之間，沿與上述基板垂直之方向延伸；第1記憶胞，其設置於上述第1信號線與上述配線層之間，儲存第1資訊；第2記憶胞，其設置於上述第2信號線與上述配線層之間，儲存第2資訊；第3記憶胞，其設置於上述第3信號線與上述配線層之間，儲存第3資訊；及第4記憶胞，其設置於上述第4信號線與上述配線層之間，儲存第4資訊。
  2. 如請求項1之半導體記憶裝置，其中上述第1記憶胞包括：第2絕緣層，其設置於上述第1面與上述第1信號線之間；電荷蓄積膜，其設置於上述第2絕緣層與上述第1信號線之間；及第3絕緣層，其設置於上述電荷蓄積膜與上述第1信號線之間。
  3. 如請求項1之半導體記憶裝置，其中在貫通上述第1記憶胞至上述第4記憶胞之剖面上，上述第1面與上述第2面之距離大於上述第5面與上述第6面之距離以及上述第7面與上述第8面之距離，上述第3面與上述第4面之距離大於上述第5面與上述第6面之距離以及上述第7面與上述第8面之距離。
  4. 如請求項1之半導體記憶裝置，其中上述第1面至上述第8面以通過同一平面之方式設置。
  5. 如請求項1之半導體記憶裝置，其中在通過上述第1面至上述第8面之平面上，上述第1面、上述第5面及上述第3面之曲率以具有從上述第1面朝上述第5面增加之部分、及從上述第5面朝上述第3面減少之部分之方式變動。
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