TW201806129A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW201806129A
TW201806129A TW106122186A TW106122186A TW201806129A TW 201806129 A TW201806129 A TW 201806129A TW 106122186 A TW106122186 A TW 106122186A TW 106122186 A TW106122186 A TW 106122186A TW 201806129 A TW201806129 A TW 201806129A
Authority
TW
Taiwan
Prior art keywords
memory device
semiconductor memory
contact
region
transistor
Prior art date
Application number
TW106122186A
Other languages
English (en)
Other versions
TWI647816B (zh
Inventor
Tetsuaki Utsumi
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of TW201806129A publication Critical patent/TW201806129A/zh
Application granted granted Critical
Publication of TWI647816B publication Critical patent/TWI647816B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之實施形態提供配線之佈局容易之半導體記憶裝置。 實施形態之半導體記憶裝置包括：半導體基板；複數個電晶體，其形成於上述半導體基板之上表面，沿著第1方向排列，且最小週期為第1週期；積層體，設置於上述半導體基板上且具有複數片電極膜；第1觸點，其下端連接於上述電極膜；及第2觸點，其貫通上述積層體，且下端連接於上述電晶體之源極、汲極之一者。上述積層體之第1部分之形狀係於每個上述電極膜形成有階面之階梯狀。於上述第1部分，沿著上述第1方向設定有第1區域及第2區域。配置於上述第2區域之上述階面之上述第1方向上之長度較上述第1週期更長。配置於上述第1區域之上述階面之上述第1方向上之長度較上述第1週期更短。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
近年來，提出將記憶單元三維地集成而成之積層型半導體記憶裝置。此種積層型半導體記憶裝置中，於半導體基板上設置有電極膜與絕緣膜交替地積層而成之積層體，且設置有貫通積層體之半導體柱。由此，於電極膜與半導體柱之每個交叉部分形成有記憶單元電晶體。另一方面，於積層體之周邊設置有對是否向電極膜供給電位進行切換之電晶體。積層體之端部被加工成階梯狀，觸點連接於各電極膜，該觸點經由上層配線而連接於電晶體。此種半導體記憶裝置中，若電極膜之積層數增加，則上層配線之條數增加，從而佈局之製作將變得困難。
實施形態提供一種配線之佈局容易之半導體記憶裝置。 實施形態之半導體記憶裝置包括：半導體基板；複數個電晶體，其形成於上述半導體基板之上表面，沿著與上述上表面平行之第1方向排列，上述排列之最小週期為第1週期；積層體，其設置於上述半導體基板上；第1觸點；第2觸點；及第1配線，其連接於上述第1觸點與上述第2觸點之間。上述積層體包括：複數片電極膜，其沿著上下方向相互隔開而積層；半導體構件，其於上述電晶體之除正上方區域外之區域貫通上述複數片電極膜；及電荷累積構件，其設置於上述半導體構件與上述複數片電極膜之一片之間。上述積層體中之配置於上述電晶體之正上方區域之第1部分之形狀係於每個上述電極膜形成有階面之階梯狀。於上述第1部分，沿著上述第1方向設定有兩個第1區域及配置於上述兩個第1區域間之第2區域。於各上述第1區域配置有複數個上述階面。於上述第2區域配置有一個上述階面。配置於上述第2區域之上述階面之上述第1方向上之長度較上述第1週期更長。配置於上述第1區域之上述階面之上述第1方向上之長度較上述第1週期更短。上述第1觸點之下端於上述階面連接於上述複數片電極膜之一片。上述第2觸點貫通上述積層體，下端連接於上述電晶體之源極、汲極之一者。
(第1實施形態) 首先，對第1實施形態進行說明。 圖1係表示本實施形態之半導體記憶裝置之剖視圖。 圖2係表示本實施形態之半導體記憶裝置之配線部之俯視圖。 圖3係表示本實施形態之半導體記憶裝置之基板面之俯視圖。 圖4係表示圖1之區域A之局部放大剖視圖。 本實施形態之半導體記憶裝置例如為非揮發性半導體記憶裝置，例如為積層型NAND快閃記憶體。 如圖1～圖3所示，本實施形態之半導體記憶裝置1中設置有半導體基板10。以下，本說明書中，為了方便說明而採用XYZ正交座標系。將與半導體基板10之上表面10a平行且相互正交之2個方向設為「X方向」及「Y方向」，將與半導體基板10之上表面垂直之方向設為「Z方向」。又，將Z方向中之從半導體基板10朝向後述之積層體30之方向稱作「上」，將其相反方向稱作「下」，但該表述係方便說明，與重力之方向無關。 半導體基板10例如由矽之單晶形成。於半導體基板10之上層部分之一部分形成有例如p型阱21。於阱21之上層部分之一部分呈格子狀設置有STI(Shallow Trench Isolation，淺溝槽隔離)26，將阱21之上層部分劃分為複數個主體區域21a。主體區域21a沿著X方向及Y方向排列成矩陣狀。於各主體區域21a之上表面，即，半導體基板10之上表面10a中之由STI26包圍之區域，設置有場效型電晶體20。於各主體區域21a之Y方向兩端部之上部，相互隔開而形成有n型擴散區域22及23。擴散區域22及23係電晶體20之源極、汲極區域。又，阱21上設置有閘極絕緣膜24，閘極絕緣膜24上設置有閘極電極25。 X方向上之電晶體20之排列週期大致固定。更詳細而言，於半導體基板10之上表面10a中之特定之區域內設置有複數個電晶體20，該區域內，X方向上之電晶體20之排列週期為固定。本說明書中，將該排列週期稱作「最小排列週期」。本實施形態中，該區域僅示出一個，有時亦如後述第9實施形態般，設置有複數個。該情形時，相鄰之區域間之距離大於由最小排列週期決定之電晶體20間之間隔。 於半導體基板10上且電晶體20上，自下向上設置有觸點27、下層配線28及源極線29。再者，下層配線28設置有多層，亦可經由穿孔觸點(via contact)而相互連接。觸點27之下端連接於擴散區域22，上端連接於下層配線28。源極線29設置於下層配線28上，其形狀為沿著XY平面擴展之板狀。 於源極線29上設置有積層體30。於積層體30中，絕緣膜31及電極膜32沿著Z方向交替地積層。絕緣膜31例如由矽氧化物(SiO)等絕緣性材料形成，電極膜32例如由導入了鎢(W)或雜質之多晶矽(Si)等導電性材料形成。電晶體20係用以驅動電極膜32之電晶體。於半導體記憶裝置1中，除設置電晶體20外，例如亦可設置有構成周邊電路(未圖示)之電晶體。 如圖2所示，電極膜32被分割為沿著Y方向排列之複數個帶狀部分。各帶狀部分沿X方向延伸。本實施形態中，最下層之電極膜32之帶狀部分作為源極側選擇閘極SGS發揮功能，最上層之電極膜32之帶狀部分作為汲極側選擇閘極SGD發揮功能，除此以外之電極膜32之帶狀部分作為字元線WL發揮功能。再者，自最下層算起之多層電極膜32之帶狀部分可作為源極側選擇閘極SGS發揮功能，自最上層算起之多層電極膜32之帶狀部分亦可作為汲極側選擇閘極SGD發揮功能。Y方向上之汲極側選擇閘極SGD之排列週期為源極側選擇閘極SGS及字元線WL之排列週期之一半。即，於1條字元線WL之正上方區域配置有2根汲極側選擇閘極SGD。再者，亦可於1條字元線WL之正下方區域，配置有1根或3根以上之汲極側選擇閘極SGD。 積層體30之X方向之端部30a之形狀係於每個電極膜32形成有階面之階梯狀。階面係電極膜32之X方向之端部之上表面。於階面之正上方區域，未配置更上層之電極膜32。端部30a配置於電晶體20之正上方區域。另一方面，積層體30中之X方向之中央部30b未配置於電晶體20之正上方區域。 端部30a之上表面沿著自積層體30中之X方向中央部30b朝向端部30a之方向，中途不上升而階段性地下降。然而，其下降方式並非週期性。具體而言，於端部30a，沿著X方向交替地配置有區域R1及區域R2。區域R1中，寬度窄之複數個階面33a沿著X方向排列。另一方面，區域R2中，配置有寬度較寬之一個階面33b。X方向上之階面33b之長度L2較階面33a之長度L1長。又，X方向上，階面33a之長度L1較電晶體20之最小排列週期P短，階面33b之長度L2較電晶體20之最小排列週期P長。即，L1＜P＜L2。 於半導體基板10上，以覆蓋積層體30之方式設置有層間絕緣膜40。於層間絕緣膜40內設置有複數個觸點41及複數個觸點42。於各觸點41之上端與各觸點42之上端之間連接有上層字元線43。上層字元線43配置於層間絕緣膜40內之較積層體30靠上方處。 觸點41沿Z方向延伸，觸點41之下端於階面33a或階面33b連接於電極膜32。因此，電極膜32中之階面33a位於區域R1內之電極膜32連接於位於區域R1內之觸點41。另一方面，階面33b位於區域R2內之電極膜32連接於位於區域R2內之觸點41。因此，觸點41配置於區域R1及區域R2之雙方。 觸點42配置於區域R2內。觸點42沿Z方向延伸，貫通積層體30之端部30a及源極線29。觸點42之下端連接於下層配線28。於觸點42之周圍設置有絕緣膜44。觸點42利用絕緣膜44而與電極膜32及源極線29絕緣。 如此，各電極膜32經由觸點41、上層字元線43、觸點42、下層配線28及觸點27而連接於電晶體20之擴散區域22。又，階面33a位於區域R1內之電極膜32經由區域R1內之觸點41及區域R2內之觸點42而連接於擴散區域22。階面33b位於區域R2內之電極膜32經由區域R2內之觸點41及區域R2內之觸點42而連接於擴散區域22。 另一方面，於積層體30之中央部30b內設置有沿Z方向延伸之矽柱50。矽柱50例如由多晶矽構成，其形狀為下端閉合之圓筒形。矽柱50之下端連接於源極線29。矽柱50之上端經由穿孔觸點46連接於位元線47。位元線47配置於積層體30之中央部30b上，且沿Y方向延伸。 如圖4所示，矽柱50內設置有例如由矽氧化物構成之芯構件51。再者，亦可不設置芯構件51。於矽柱50之側面上設置有穿隧絕緣膜52。穿隧絕緣膜52係通常為絕緣性、但若被施加半導體記憶裝置1之驅動電壓之範圍內之特定電壓則流通穿隧電流之膜。穿隧絕緣膜52例如由單層之矽層構成，或由氧化矽層、氮化矽層及氧化矽層依次積層而成之ONO膜構成。 於穿隧絕緣膜52之表面上設置有電荷累積膜53。電荷累積膜53係具有累積電荷之能力之膜，例如由具有電子之陷阱(trap site)之材料形成，例如由矽氮化物(SiN)形成。 於電荷累積膜53之表面上設置有阻擋絕緣膜54。阻擋絕緣膜54係即便於半導體記憶裝置1之驅動電壓之範圍內被施加電壓亦不會實質流通電流之膜。阻擋絕緣膜54係例如自電荷累積膜53側積層氧化矽層及氧化鋁層而成之雙層膜。 由穿隧絕緣膜52、電荷累積膜53及阻擋絕緣膜54構成能夠記憶資料之記憶膜55。因此，記憶膜55配置於矽柱50與電極膜32之間。 由此，於矽柱50與字元線WL之每個交叉部分，經由記憶膜55而構成MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)構造之記憶單元電晶體MC。矽柱50沿著X方向及Y方向排列成矩陣狀，字元線WL沿著Z方向排列，因而記憶單元電晶體MC排列成三維矩陣狀。由此，於位元線47與源極線29之間，形成有複數個記憶單元電晶體MC串聯連接而成之NAND串。又，藉由對各電晶體20之導通/斷開進行切換，而選擇性地對字元線WL等施加電位，從而能夠選擇任意之記憶單元電晶體MC。 接下來，對本實施形態之效果進行說明。 本實施形態之半導體記憶裝置1中，將選擇字元線WL等之電晶體20配置於半導體基板10與積層體30之間。由此，與將電晶體20配置於積層體30之周圍之情形相比，可減小晶片面積。其結果，可提高半導體記憶裝置1之集成度，並降低成本。 又，本實施形態中，於積層體30之X方向端部30a，交替地排列形成有較電晶體20之最小排列週期P更窄之階面33a之區域R1、及形成有較最小排列週期P更寬之階面33b之區域R2。由此，電晶體20之最小排列週期P與階面33a及33b之平均之排列週期大致一致，各電極膜32與各電晶體20之連接變得容易。且，藉由上層字元線43將配置於區域R1之觸點41引出至區域R2，且經由配置於區域R2且貫通積層體30之觸點42而連接於擴散區域22。由此，可有效活用區域R2而降低觸點42之配置密度。其結果，觸點41、觸點42及上層字元線43之佈局變得容易。 再者，由於配置複數個電晶體20所需之區域之X方向之長度較端部30a之X方向之長度更長，因而即便設置區域R2，半導體記憶裝置1亦不會大型化。 進而，於將積層體30之端部30a加工成階梯狀時，於半導體基板10上之整個面形成積層體30，且於該積層體30上形成抗蝕劑膜，然後，交替地進行以該抗蝕劑膜為掩模之蝕刻與該抗蝕劑膜之細化，由此逐層地將電極膜32部分地除去，而形成階面。該情形時，抗蝕劑膜之一次之細化量越大，階面之寬度越廣，需要提高抗蝕劑膜之初始高度，而加工變得困難。 因此，本實施形態中，將抗蝕劑膜之形成、細化及蝕刻之複數次之重複、以及包含抗蝕劑膜之除去之單元製程實施複數次。由此，利用一次之單元製程或連續實施之複數次之單元製程，於一個區域R1形成有複數個階面33a。然後，用以形成某區域R1之一次或複數次之單元製程中之最終加工端、與用以形成下一區域R1之一次或複數次之單元製程中之最初之加工端之間為區域R2。如此，與形成均勻之寬度之階面之情形相比，可抑制一次之細化量，可降低抗蝕劑膜之初始高度。其結果，半導體記憶裝置1之製造變得容易。 (第2實施形態) 接下來，對第2實施形態進行說明。 圖5係表示本實施形態之半導體記憶裝置之俯視圖。 圖6係圖5所示之B-B'線處之剖視圖。 圖7係圖5所示之C-C'線處之剖視圖。 圖8係表示圖6之區域D之局部放大剖視圖。 如圖5～圖7所示，本實施形態之半導體記憶裝置2與上述第1實施形態之半導體記憶裝置1(參照圖1～圖4)相比，代替電晶體20而設置有電晶體20a。於電晶體20a中之兩個擴散區域22之間設置有一個擴散區域23。於擴散區域23連接有用以對電晶體20供給源極電位之觸點(未圖示)。又，閘極電極25設置有2根，配置於阱21中之擴散區域22與擴散區域23之間之區域之正上方區域。由此，一個電晶體20a內包含獨立地進行驅動之兩個電晶體元件。 又，半導體記憶裝置2中，端部30a之階梯不僅沿著X方向，亦沿著Y方向形成。因此，自Z方向觀察，階面33a及33b排列成柵格狀。由此，可縮短端部30a之X方向上之長度。再者，與上述第1實施形態同樣地，端部30a之上表面於Y方向上之任意位置，沿著自積層體30之中央部30b朝向端部30a之X方向，即，遠離矽柱50之方向，中途不上升而階段性地下降。 此外，半導體記憶裝置2中，將Y方向上排列之複數條字元線WL在中央部30b之X方向之兩側交替地引出。即，當將沿著Y方向排列之複數條字元線WL交替地命名為字元線WL_A及字元線WL_B時，圖5～圖7所示之端部30a中，觸點41僅與字元線WL_A連接。另一方面，字元線WL_B於積層體30之X方向之相反側之端部30a(未圖示)，連接於觸點41。如此，於積層體30之X方向兩側交替地引出字元線WL，由此可使觸點41及上層字元線43之佈局具有裕度。 如上述般，圖5～圖7所示之端部30a中，觸點41僅連接於字元線WL_A。因此，觸點41僅配置於字元線WL_A之正上方區域。另一方面，觸點42貫通字元線WL_B。因此，上層字元線43自字元線WL_A之正上方區域跨越字元線WL_B之正上方區域而延伸。即，於上層字元線43存在沿Y方向延伸之部分。如此，半導體記憶裝置2中，配置於字元線WL_A之正上方區域之觸點41利用上層字元線43而引出至字元線WL_B之正上方區域，經由觸點42連接於電晶體20a之擴散區域22。由此，能夠將觸點41及觸點42於Y方向上分散地配置，因而觸點41、觸點42及上層字元線43之佈局之制約得以緩和。 又，本實施形態中，亦與上述第1實施形態同樣地，配置於區域R1之觸點41之一部分連接於配置在區域R2之觸點42。由此，X方向上之觸點42之配置之制約得以緩和。由此，觸點41、觸點42及上層字元線43之佈局變得容易。再者，於X方向相反側之端部30a(未圖示)，亦同樣配置有觸點41、觸點42及上層字元線43。 進而，於各電晶體20a之擴散區域23上設置有觸點48。觸點48之下端連接於擴散區域23。觸點48沿Z方向延伸，貫通源極線29及積層體30之端部30a。其中，觸點48與源極線29及電極膜32絕緣。觸點48上設置有上層源極線49。觸點48之上端連接於上層源極線49。上層源極線49例如沿Y方向延伸。再者，圖5及圖6中，為了容易觀看圖，僅示出1條上層源極線49。 如圖8所示，本實施形態之半導體記憶裝置2中，形成有浮動電極型之記憶單元電晶體MC。即，於由芯構件51、矽柱50及穿隧絕緣膜52構成之柱狀體與電極膜32之間，例如設置有由多晶矽等導電性材料構成之浮動閘極電極56。浮動閘極電極56之形狀為包圍穿隧絕緣膜52之圓環狀。浮動閘極電極56作為電荷累積構件發揮功能。浮動閘極電極56與電極膜32之間設置有阻擋絕緣膜54。阻擋絕緣膜54中，例如設置有覆蓋浮動閘極電極56之上表面、下表面及電極膜32側之側面之氧化鋁層54a，覆蓋電極膜32之上表面、下表面及浮動閘極電極56側之側面之氧化鋁層54c，以及配置於氧化鋁層54a與氧化鋁層54c之間之氧化矽層54b。 接下來，對本實施形態之效果進行說明。 本實施形態中，觸點41配置於字元線WL_A之正上方區域，觸點42配置於字元線WL_B之配置區域，觸點41之上端與觸點42之上端利用上層字元線43而連接。由此，可有效利用本來為無效空間之字元線WL_B之配置區域，而將字元線WL_A連接於擴散區域22。其結果，能夠確保觸點41與觸點42之間隔，從而容易形成佈局。本實施形態中之上述以外之構成及效果與上述第1實施形態相同。 (第3實施形態) 接下來，對第3實施形態進行說明。 圖9係表示本實施形態之半導體記憶裝置之俯視圖。 圖10係圖9所示之E-E'線處之剖視圖。 圖11係圖9所示之F-F'線處之剖視圖。 如圖9～圖11所示，本實施形態之半導體記憶裝置3中，未設置源極線29(參照圖1)，矽柱50之下端連接於半導體基板10。又，於積層體30之端部30a，於Y方向上相鄰之源極側選擇閘極SGS間及字元線WL間，形成有沿X方向延伸之狹縫60。狹縫60內未配置電極膜32，而埋入有層間絕緣膜40。又，電晶體20a僅形成於狹縫60之正下方區域，觸點42配置於狹縫60內。另一方面，觸點41配置於電極膜32之正上方區域。如此，觸點41與觸點42於Y方向上隔開。因此，全部上層字元線43中存在沿Y方向延伸之部分，一部分上層字元線43中亦存在沿X方向延伸之部分。又，本實施形態中，亦於積層體30之端部30a，沿著X方向形成有階梯。 本實施形態之半導體記憶裝置3中，未設置源極線29，半導體基板10作為源極線發揮功能。由此，可抑制半導體記憶裝置4之製造步驟數或加工時間，製造變得容易。又，於積層體30之端部30a設置狹縫60，將電晶體20a配置於狹縫60之正下方區域，由此可避免閘極電極25、觸點27及下層配線28等之電晶體20a之上部構造體及附屬構造體與下層側之電極膜32發生干涉。又，因配置有觸點41之區域與配置有觸點42之區域分離，所以觸點41及42之配置、以及上層字元線43之引繞變得容易。本實施形態中之上述以外之構成及效果與上述第2實施形態相同。 (第4實施形態) 接下來，對第4實施形態進行說明。 圖12係表示本實施形態之半導體記憶裝置之俯視圖。 如圖12所示，本實施形態之半導體記憶裝置4中，沿著Y方向排列之複數條字元線WL連接於一個電晶體20之擴散區域22。例如，連接於Y方向上相鄰之2條字元線WL之2個觸點41與連接於一個電晶體20之擴散區域22之1個觸點42連接於1條上層字元線43。 根據本實施形態，可減少電晶體20之個數。本實施形態中之上述以外之構成及效果與上述第1實施形態相同。 (第5實施形態) 接下來，對第5實施形態進行說明。 圖13係表示本實施形態之半導體記憶裝置之積層體之俯視圖。 圖14係表示本實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖15係表示本實施形態之半導體記憶裝置之剖視圖。 如圖13～圖15所示，本實施形態之半導體記憶裝置5中，一個記憶體區塊之電晶體20不僅沿著X方向，亦沿著Y方向排成複數列。又，一個電晶體20之擴散區域22連接於複數個，例如4個電極膜32。觸點42配置於區域R2，沿著X方向排成一行。本實施形態中，X方向上之階面33a之長度L1較電晶體20之最小排列週期P短，階面33b之長度L2較電晶體20之最小排列週期P長。即，L1＜P＜L2成立。 以下，對半導體記憶裝置5之構成進行詳細說明。 半導體記憶裝置5中，設置有沿著Z方向排列之13層之電極膜32。該等電極膜32自下層側開始依次設為電極膜32c～32o。其中，最下層之電極膜32c係源極側選擇閘極SGS。一個記憶體區塊中，電極膜32c沿著Y方向排列有4片，且連接於相同之電晶體20。自最下層算起之第二個電極膜32d至自最上層算起之第二個電極膜32n係字元線WL。一個記憶體區塊中，電極膜32d～32n各自沿著Y方向排列有4片，且各自連接於相同之電晶體20。 最上層之電極膜32o為汲極側選擇閘極SGD。一個記憶體區塊中，電極膜32o沿著Y方向排列有8片，且連接於互不相同之電晶體20。再者，將屬於一個記憶體區塊之8片電極膜32o稱作電極膜32o1～32o8。Y方向上之汲極側選擇閘極SGD之排列週期為字元線WL之排列週期之一半。因此，於某一條字元線WL之正上方區域配置有2根汲極側選擇閘極SGD。 於半導體記憶裝置5中設置有20個電晶體20。將該等電晶體20設為電晶體20c～20v。又，將電晶體20c之擴散區域22設為擴散區域22c。進而，將觸點27、下層配線28、觸點42、上層字元線43、觸點41中連接於電晶體20c者分別設為觸點27c、下層配線28c、觸點42c、上層字元線43c、觸點41c。對於電晶體20d～20v亦同。 電晶體20c之擴散區域22c係利用觸點27c、下層配線28c、觸點42c而朝大致正上方引出，利用上層字元線43c朝Y方向引出，呈U字狀繞半周，並經由4個觸點41c而連接於4片電極膜32c(源極側選擇閘極SGS)。 自電晶體20c觀察，電晶體20d配置於Y方向側。電晶體20d之擴散區域22d係利用下層配線28d被引出至擴散區域22c之正上方區域，利用觸點42d朝正上方引出，利用上層字元線43d繞上層字元線43c之外側半周，經由4個觸點41d而連接於4片電極膜32d(字元線WL)。 自電晶體20d觀察，電晶體20e配置於X方向側。電晶體20e之擴散區域22e係利用下層配線28e被引出至擴散區域22f之正上方區域，利用觸點42e朝正上方引出，利用上層字元線43e朝上層字元線43d之反方向繞半周，經由4個觸點41e而連接於4片電極膜32e(字元線WL)。 自電晶體20e觀察，電晶體20f配置於Y方向側。電晶體20f之擴散區域22f係利用觸點27f、下層配線28f、觸點42f朝大致正上方引出，利用上層字元線43f繞上層字元線43e之內側半周，經由4個觸點41f而連接於4片電極膜32f(字元線WL)。 如此，電晶體20c～20f分別連接於4片電極膜32c～32f。又，電晶體20c～20f之擴散區域23分別連接於下層配線39。下層配線39大致沿Y方向延伸。下層配線39之Z方向上之位置與下層配線28之Z方向上之位置相同。下層配線39亦可將其幹線部作為上層配線，該情形時，經由追加之觸點而將下層配線39連接於成為幹線部之上層配線。 利用與自電晶體20c～20f至電極膜32c～32f之電流路徑相同之繞半周之配線圖案，電晶體20g～20j分別連接於4片電極膜32g～32j。又，利用同樣繞半周之配線圖案，電晶體20k～20n分別連接於4片電極膜32k～32n。 電晶體20o之擴散區域22o利用觸點27o、下層配線28o、觸點42o引出至大致正上方，於利用上層字元線43o沿Y方向引出後，沿X方向引出，並經由1個觸點41o而連接於1片電極膜32o2(汲極側選擇閘極SGD)。自Z方向觀察，上層字元線43o之形狀為L字狀。 電晶體20p之擴散區域22p利用下層配線28p引出至擴散區域22o之正上方區域，利用觸點42p引出至正上方，利用上層字元線43p呈L字狀引繞在上層字元線43o之外側，經由1個觸點41p連接於1片電極膜32o1(汲極側選擇閘極SGD)。 利用與自電晶體20o及20p至電極膜32o2及32o1之電流路徑相同之L字狀之配線圖案，電晶體20q之擴散區域22q連接於電極膜32o4，電晶體20r之擴散區域22r連接於電極膜32o3。 利用同樣之L字狀之配線圖案，電晶體20s之擴散區域22s連接於電極膜32o7，電晶體20t之擴散區域22t連接於電極膜32o8。又，電晶體20u之擴散區域22u連接於電極膜32o5，電晶體20v之擴散區域22v連接於電極膜32o6。 接下來，對本實施形態之效果進行說明。 本實施形態中，電晶體20不僅於X方向上亦於Y方向上排列，因而可縮短電晶體20之配置區域及積層體30之端部30a之X方向上之長度。 本實施形態中之上述以外之構成及效果與上述第1實施形態相同。 (第6實施形態) 接下來，對第6實施形態進行說明。 圖16係表示本實施形態之半導體記憶裝置之積層體之俯視圖。 圖17係表示本實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖18係表示本實施形態之半導體記憶裝置之剖視圖。 如圖16～圖18所示，本實施形態之半導體記憶裝置6中，端部30a之階梯不僅沿著X方向亦沿著Y方向形成。沿著X方向之階梯跨越沿著Z方向排列之全部之電極膜32而形成，於2片電極膜32之每一片形成一個台階。沿著Y方向之階梯僅與1片電極膜32對應地形成，相對於該1片電極膜32形成一個台階。即，當將積層體30中沿著Z方向排列之電極膜32之片數設為n時，沿著X方向，於2片電極膜32之每一片形成有(n/2)段台階，沿著Y方向，僅形成有與1片電極膜32對應之1段台階。由此，能夠在n片電極膜32之全部形成階面。若觀察端部30a整體，則配置有較Y方向上相鄰之階面高1段之階面之區域H之形狀自Z方向觀察為梳狀。 又，半導體記憶裝置6中，沿著Y方向排列之複數條字元線WL向積層體30之X方向兩側每2條地交替引出。即，於將沿著Y方向排列之複數條字元線WL設為字元線WL_A、字元線WL_A、字元線WL_B、字元線WL_B、字元線WL_A、字元線WL_A…時，於圖16～圖18所示之端部30a，觸點41僅與字元線WL_A連接。另一方面，於相反側之端部30a(未圖示)，觸點41連接於字元線WL_B。 此外，半導體記憶裝置6中，與上述第5實施形態之半導體記憶裝置5(參照圖13～圖15)同樣地，電晶體20不僅沿著X方向，亦沿著Y方向排列。又，一個電晶體20之擴散區域22例如連接於2個電極膜32。 又，於圖16～圖18所示之端部30a，觸點41配置於字元線WL_A之正上方區域。另一方面，觸點42配置於貫通字元線WL_B之位置。因此，上層字元線43自字元線WL_A之正上方區域延伸至字元線WL_B之正上方區域。因此，於上層字元線43存在沿Y方向延伸之部分。觸點42沿著X方向排成一行。 關於源極側選擇閘極SGS，亦與字元線WL同樣地，向積層體30之X方向兩側每2根地交替引出。汲極側選擇閘極SGD向積層體30之X方向兩側每4根地交替引出。 接下來，對本實施形態之效果進行說明。 本實施形態中，積層體30之端部30a，除形成沿著X方向之主階梯外，亦形成沿著Y方向之副階梯。由此，可縮短端部30a之X方向上之長度。 又，本實施形態中，將電極膜32向積層體30之X方向兩側交替地引出。由此，與將電極膜32向X方向單側引出之情形相比，能夠將形成於單方之端部30a之正下方區域之電晶體20之個數設為一半。其結果，上層字元線43等之佈局之製作變得容易。 進而，本實施形態中，觸點41配置於字元線WL_A之正上方區域，觸點42配置於字元線WL_B之配置區域。由此，可有效利用本來為無效空間之字元線WL_B之配置區域，而引繞配線。 本實施形態之上述以外之構成及效果與上述第1實施形態相同。 (第7實施形態) 接下來，對第7實施形態進行說明。 圖19係表示本實施形態之半導體記憶裝置之積層體之俯視圖。 圖20係表示本實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖21係表示本實施形態之半導體記憶裝置之剖視圖。 如圖19～圖21所示，本實施形態之半導體記憶裝置7與上述第6實施形態之半導體記憶裝置6(參照圖16～圖18)相比，於區域H之形狀為島狀這一方面有所不同。如上述般，區域H係配置有較Y方向上相鄰之階面高1段之階面之區域。 由此，本實施形態中，與第6實施形態相比，Y方向上相鄰之電晶體20間，所連接之電極膜32相反。又，於自積層體30之中央部30b朝向端部30a之方向上，區域H之中央部30b側之端緣為上升1段之台階US。然而，台階US係因加工上之理由而產生之形狀，以台階US為端面之電極膜32與實際發揮功能之電極膜孤立開而被絕緣，且不電性地發揮功能。關於實際發揮功能之電極膜，與其他實施形態同樣地，於自中間部30b朝向端部30a之方向上，中途不上升而階段性地下降。沿著Y方向排列之階面亦可與沿著X方向排列之階面同樣地，形成有多段。 本實施形態中，能夠將沿著Y方向排列之字元線WL與汲極側選擇閘極SGD於同一步驟中形成，從而可削減步驟數。 本實施形態中之上述以外之構成及效果與上述第6實施形態相同。 (第8實施形態) 接下來，對第8實施形態進行說明。 圖22係表示本實施形態之半導體記憶裝置之積層體之俯視圖。 圖23係表示本實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖24係表示本實施形態之半導體記憶裝置之剖視圖。 如圖22～圖24所示，本實施形態之半導體記憶裝置8與上述第7實施形態之半導體記憶裝置6(參照圖19～圖21)相比，觸點41及42之排列不同。 半導體記憶裝置8中，關於各個源極側選擇閘極SGS及字元線WL，連接於沿著Y方向排列之兩個階面之2個觸點41與經由上層字元線43連接於該等觸點41之2個觸點42，沿著Y方向排成一行。即，X方向上，2個觸點41之位置及2個觸點42之位置彼此相等。關於汲極側選擇閘極SGD，連接於沿著Y方向排列之兩個階面之4個觸點41沿著Y方向排成一行，連接於該4個觸點41之4個觸點42亦沿著Y方向排成一行。即，X方向上之4個觸點41之位置彼此相等，4個觸點42之位置亦彼此相等。然而，X方向上，觸點41之位置與觸點42之位置互不相同。 本實施形態中之上述以外之構成及效果與上述第7實施形態相同。 (第9實施形態) 接下來，對第9實施形態進行說明。 圖25係表示本實施形態之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖26係表示本實施形態之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖27係表示本實施形態之半導體記憶裝置之剖視圖。 如圖25～圖27所示，本實施形態之半導體記憶裝置9中，2塊晶片101及102經由凸塊103而貼合。晶片101中設置有積層體30。晶片102中形成有電晶體20。而且，設置於晶片101之電極膜32經由凸塊103而連接於形成在晶片102之電晶體20。半導體記憶裝置9中，圖25所示之晶片102與圖26所示之晶片101以各自之上表面側對向之方式貼合。再者，圖27表示包含凸塊103之中心之剖面，但為了方便說明，亦示出下層配線28及觸點42。 以下，更詳細地進行說明。 晶片101中，例如設置有包含矽之半導體基板11，於半導體基板11上設置有積層體30，以覆蓋積層體30之方式設置有層間絕緣膜40。然而，並未於半導體基板11形成有電晶體20，並未於半導體基板11與積層體30之間設置有源極線29(參照圖24)。又，於積層體30之各電極膜32之階面上設置有觸點41，觸點41上設置有上層字元線43，觸點41之上端連接於上層字元線43。然而，未設置觸點42(參照圖24)。於層間絕緣膜40之上層部分設置有焊墊64，露出於層間絕緣膜40之上表面。焊墊64例如由銅形成。上層字元線43與焊墊64之間連接有觸點63。 本實施形態中，與上述第6實施形態(參照圖16～圖18)同樣地，電極膜32向積層體30之X方向兩側引出。即，沿著Y方向排列之複數條源極側選擇閘極SGS及複數條字元線WL向積層體30之X方向兩側每2根地交替引出。又，沿著Y方向排列之複數條汲極側選擇閘極SGD向積層體30之X方向兩側每4根地交替引出。 而且，Y方向上相鄰之2根源極側選擇閘極SGS經由觸點41連接於共用之上層字元線43，經由1個觸點63連接於一個焊墊64。又，Y方向上相鄰之2條字元線WL經由觸點41而連接於共用之上層字元線43，經由1個觸點63連接於一個焊墊64。然而，Z方向上之位置互不相同之字元線WL連接於互不相同之上層字元線43。進而，沿著Y方向排列之4根汲極側選擇閘極SGD經由觸點41、上層字元線43及觸點63而連接於互不相同之焊墊64。如此，各電極膜32經由觸點41、上層字元線43及觸點63連接於任一焊墊64。 另一方面，晶片102中，例如設置有包含矽之半導體基板12，於半導體基板12上設置有層間絕緣膜66。於半導體基板12之上層部分內及層間絕緣膜66內形成有電晶體20，沿著X方向及Y方向排列成矩陣狀。電晶體20之構成與上述第1實施形態相同。於層間絕緣膜66之上層部分設置有焊墊67。焊墊67例如由銅形成。焊墊67與下層配線28之間連接有觸點42。如此，各電晶體20之擴散區域22經由觸點27、下層配線28及觸點42連接於任一焊墊67。 晶片101與晶片102以焊墊64與焊墊67對向之方式配置，焊墊64與焊墊67之間接合有凸塊103。凸塊103為由導電性材料構成之凸塊，例如，為焊錫球。利用凸塊103，焊墊64電連接於焊墊67，並且晶片101機械連結於晶片102。由此，晶片101之電極膜32連接於晶片102之電晶體20之擴散區域22。 X方向上，當將焊墊64之最小排列週期設為P1、電晶體20之最小排列週期設為P2時，X方向上之階面T之長度由週期P1及週期P2中之任一較大之週期P=MAX(P1，P2)所決定。配置於區域R1之階面33a之長度L1較週期P短。又，配置於區域R2之階面33b之長度L2較週期P長。即，L1＜P＜L2。 接下來，對本實施形態之效果進行說明。 本實施形態中，設置2塊晶片101及102，於晶片101形成積層體30，於晶片102形成電晶體20。由此，與於一塊晶片形成電晶體20及積層體30之雙方之情形相比，製造容易，且製造成本低。 又，因無需在晶片101內設置觸點42，所以能夠簡化上層字元線43之佈局。由此，上層字元線43之佈局之製作變得容易，並且可抑制伴隨配線之微細化之動作速度之降低、消耗電力之增大及可靠性之降低。 本實施形態中之上述以外之構成及效果與上述第1實施形態相同。 (第9實施形態之第1變化例) 接下來，對第9實施形態之第1變化例進行說明。 圖28係表示本變化例之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖29係表示本變化例之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖30係表示本變化例之半導體記憶裝置之剖視圖。 如圖28～圖30所示，本變化例之半導體記憶裝置9a中，晶片101與晶片102利用導電性之柱104而接合。柱104例如由銅形成，其形狀例如為圓柱形。晶片101及晶片102之構成與上述第9實施形態相同。 本變化例中之上述以外之構成及效果與上述第9實施形態相同。 (第9實施形態之第2變化例) 接下來，對第9實施形態之第2變化例進行說明。 圖31係表示本變化例之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖32係表示本變化例之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖33係表示本變化例之半導體記憶裝置之剖視圖。 如圖31～圖33所示，本變化例之半導體記憶裝置9b中，晶片101與晶片102直接貼合。例如，利用接著劑或機械手段將晶片101連結於晶片102，晶片101之焊墊64與晶片102之焊墊67接觸。焊墊64與焊墊67亦可利用導電性之接著劑而接著。晶片101及晶片102之構成與上述第9實施形態相同。 本變化例中之上述以外之構成及效果與上述第9實施形態相同。 根據以上說明實施形態及其變化例，可實現配線之佈局容易之半導體記憶裝置。 再者，於第1、第3、第4、第9實施形態以及第9實施形態之第1及第2變化例中，亦可於積層體30之端部30a沿著Y方向形成階梯。 以上，對本發明之幾個實施形態及其變化例進行了說明，但該等實施形態及變化例係作為示例而提示，並不意圖限定發明之範圍。該等新穎之實施形態及變化例能夠以其他各種形態實施，於不脫離發明之主旨之範圍內能夠進行各種省略、置換、變更。該等實施形態或其變化包含在發明之範圍或主旨內，並且包含在申請專利範圍所記載之發明及其等價物之範圍內。又，上述實施形態及變化例亦可相互組合而實施。 [相關申請案] 本申請案享有以美國臨時專利申請案62/374,034號(申請日：2016年8月12日)及日本專利申請案2017-16330號(申請日：2017年1月31日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
5‧‧‧半導體記憶裝置
6‧‧‧半導體記憶裝置
7‧‧‧半導體記憶裝置
8‧‧‧半導體記憶裝置
9‧‧‧半導體記憶裝置
9a‧‧‧半導體記憶裝置
9b‧‧‧半導體記憶裝置
10‧‧‧半導體基板
11‧‧‧半導體基板
12‧‧‧半導體基板
10a‧‧‧上表面
20‧‧‧電晶體
20a‧‧‧電晶體
20c～20v‧‧‧電晶體
21‧‧‧阱
21a‧‧‧主體區域
22‧‧‧擴散區域
22c～22v‧‧‧擴散區域
23‧‧‧擴散區域
24‧‧‧閘極絕緣膜
25‧‧‧閘極電極
26‧‧‧STI
27‧‧‧觸點
27c～27v‧‧‧觸點
28‧‧‧下層配線
28c～28v‧‧‧下層配線
29‧‧‧源極線
30‧‧‧積層體
30a‧‧‧端部
30b‧‧‧中央部
31‧‧‧絕緣膜
32‧‧‧電極膜
32c～32n‧‧‧電極膜
32o1～32o8‧‧‧電極膜
33a‧‧‧階面
33b‧‧‧階面
39‧‧‧下層配線
40‧‧‧層間絕緣膜
41‧‧‧觸點
41c～41v‧‧‧觸點
42‧‧‧觸點
42c～42v‧‧‧觸點
43‧‧‧上層字元線
43c～43v‧‧‧上層字元線
44‧‧‧絕緣膜
46‧‧‧穿孔觸點
47‧‧‧位元線
48‧‧‧觸點
49‧‧‧上層源極線
50‧‧‧矽柱
51‧‧‧芯構件
52‧‧‧穿隧絕緣膜
53‧‧‧電荷累積膜
54‧‧‧阻擋絕緣膜
54a‧‧‧氧化鋁層
54b‧‧‧氧化矽層
54c‧‧‧氧化鋁層
55‧‧‧記憶膜
56‧‧‧浮動閘極電極
60‧‧‧狹縫
63‧‧‧觸點
64‧‧‧焊墊
66‧‧‧層間絕緣膜
67‧‧‧焊墊
101‧‧‧晶片
102‧‧‧晶片
103‧‧‧凸塊
104‧‧‧柱
A‧‧‧區域
D‧‧‧區域
H‧‧‧區域
L1‧‧‧長度
L2‧‧‧長度
MC‧‧‧記憶單元電晶體
P‧‧‧最小排列週期
R1‧‧‧區域
R2‧‧‧區域
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
US‧‧‧台階
WL‧‧‧字元線
WL_A‧‧‧字元線
WL_B‧‧‧字元線
X、Y、Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之剖視圖。 圖2係表示第1實施形態之半導體記憶裝置之配線部之俯視圖。 圖3係表示第1實施形態之半導體記憶裝置之基板面之俯視圖。 圖4係表示圖1之區域A之局部放大剖視圖。 圖5係表示第2實施形態之半導體記憶裝置之俯視圖。 圖6係圖5所示之B-B'線處之剖視圖。 圖7係圖5所示之C-C'線處之剖視圖。 圖8係表示圖6之區域D之局部放大剖視圖。 圖9係表示第3實施形態之半導體記憶裝置之俯視圖。 圖10係圖9所示之E-E'線處之剖視圖。 圖11係圖9所示之F-F'線處之剖視圖。 圖12係表示第4實施形態之半導體記憶裝置之俯視圖。 圖13係表示第5實施形態之半導體記憶裝置之積層體之俯視圖。 圖14係表示第5實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖15係表示第5實施形態之半導體記憶裝置之剖視圖。 圖16係表示第6實施形態之半導體記憶裝置之積層體之俯視圖。 圖17係表示第6實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖18係表示第6實施形態之半導體記憶裝置之剖視圖。 圖19係表示第7實施形態之半導體記憶裝置之積層體之俯視圖。 圖20係表示第7實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖21係表示第7實施形態之半導體記憶裝置之剖視圖。 圖22係表示第8實施形態之半導體記憶裝置之積層體之俯視圖。 圖23係表示第8實施形態之半導體記憶裝置之半導體基板之俯視圖。 圖24係表示第8實施形態之半導體記憶裝置之剖視圖。 圖25係表示第9實施形態之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖26係表示第9實施形態之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖27係表示第9實施形態之半導體記憶裝置之剖視圖。 圖28係表示第9實施形態之第1變化例之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖29係表示第9實施形態之第1變化例之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖30係表示第9實施形態之第1變化例之半導體記憶裝置之剖視圖。 圖31係表示第9實施形態之第2變化例之半導體記憶裝置中之形成有電晶體之晶片之俯視圖。 圖32係表示第9實施形態之第2變化例之半導體記憶裝置中之形成有積層體之晶片之俯視圖。 圖33係表示第9實施形態之第2變化例之半導體記憶裝置之剖視圖。
1‧‧‧半導體記憶裝置
29‧‧‧源極線
30a‧‧‧端部
30b‧‧‧中央部
32‧‧‧電極膜
33a‧‧‧階面
33b‧‧‧階面
41‧‧‧觸點
42‧‧‧觸點
43‧‧‧上層字元線
44‧‧‧絕緣膜
47‧‧‧位元線
50‧‧‧矽柱
L1‧‧‧長度
L2‧‧‧長度
R1‧‧‧區域
R2‧‧‧區域
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
WL‧‧‧字元線
X、Y、Z‧‧‧方向

Claims (26)

  1. 一種半導體記憶裝置，其包括： 半導體基板； 複數個電晶體，其形成於上述半導體基板之上表面，沿著與上述上表面平行之第1方向排列，上述排列之最小週期為第1週期； 積層體，其設置於上述半導體基板上； 第1觸點； 第2觸點；及 第1配線，其連接於上述第1觸點與上述第2觸點之間；且 上述積層體包括： 複數片電極膜，其沿著上下方向相互隔開而積層； 半導體構件，其於上述複數個電晶體之除正上方區域外之區域貫通上述複數片電極膜；及 電荷累積構件，其設置於上述半導體構件與上述複數片電極膜之一片之間； 上述積層體中之配置於上述複數個電晶體之正上方區域之第1部分之形狀係於每個上述電極膜形成有階面之階梯狀， 於上述第1部分，沿著上述第1方向設定有兩個第1區域及配置於上述兩個第1區域間之第2區域， 於各上述第1區域配置有複數個上述階面， 於上述第2區域配置有一個上述階面， 配置於上述第2區域之上述階面之上述第1方向上之長度較上述第1週期更長， 配置於上述第1區域之上述階面之上述第1方向上之長度較上述第1週期更短， 上述第1觸點之下端於上述階面連接於上述複數片電極膜之一片， 上述第2觸點貫通上述積層體，且下端連接於上述電晶體之源極、汲極之一者。
  2. 如請求項1之半導體記憶裝置，其中上述第1觸點配置於上述第1區域，上述第2觸點配置於上述第2區域。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1配線配置於上述積層體上。
  4. 如請求項1或2之半導體記憶裝置，其中上述第1配線係連接於上述第1觸點之上端及上述第2觸點之上端。
  5. 如請求項1或2之半導體記憶裝置，其中上述第2區域設定有複數個， 上述第1區域與上述第2區域係沿著上述第1方向交替地配置。
  6. 如請求項1或2之半導體記憶裝置，其中上述第1部分之上表面於與上述上下方向及上述第1方向交叉之第2方向上之任意位置，沿著遠離上述半導體構件之上述第1方向階段性地下降而未中途上升。
  7. 如請求項1或2之半導體記憶裝置，其中上述複數個電極膜之一個被分割為沿著與上述上下方向及上述第1方向交叉之第2方向排列之複數個帶狀部分， 上述第1觸點連接於上述複數個帶狀部分中之第1帶狀部分，上述第2觸點貫通上述複數個帶狀部分中之第2帶狀部分。
  8. 如請求項7之半導體記憶裝置，其中上述第1帶狀部分與上述第2帶狀部分相鄰。
  9. 如請求項7之半導體記憶裝置，其中上述第1配線具有沿上述第2方向延伸之部分。
  10. 如請求項1或2之半導體記憶裝置，其中上述複數個電極膜之一個被分割為沿著與上述上下方向及上述第1方向交叉之第2方向排列之複數個帶狀部分， 上述複數個帶狀部分連接於相同之上述電晶體。
  11. 如請求項1或2之半導體記憶裝置，其中上述積層體被分割為沿著與上述上下方向及上述第1方向交叉之第2方向排列之複數個帶狀部分， 於上述第1部分，於上述帶狀部分間形成有狹縫， 上述電晶體配置於上述狹縫之正下方區域。
  12. 如請求項1或2之半導體記憶裝置，其中上述複數個電晶體亦沿著與上述上下方向及上述第1方向交叉之第2方向排列。
  13. 如請求項1或2之半導體記憶裝置，其中上述階面亦沿著與上述上下方向及上述第1方向交叉之第2方向排列。
  14. 如請求項1或2之半導體記憶裝置，其中上述複數個電極膜之一個被分割為沿著與上述上下方向及上述第1方向交叉之第2方向排列之複數個帶狀部分， 於上述第1部分，上述第1觸點連接於一部分之上述帶狀部分。
  15. 如請求項14之半導體記憶裝置，其中於上述第1部分，上述第1觸點連接於相鄰之複數條上述帶狀部分，不連接於相鄰之其他複數條上述帶狀部分。
  16. 如請求項1或2之半導體記憶裝置，其中上述第1觸點及上述第2觸點係於上述第1方向上配置於相同之位置。
  17. 如請求項1或2之半導體記憶裝置，其進而包括第2配線，上述第2配線連接於上述電晶體之源極、汲極之另一者，且沿與上述上下方向及上述第1方向交叉之第2方向延伸。
  18. 如請求項1或2之半導體記憶裝置，其進而包括導電膜，上述導電膜設置於上述半導體基板與上述積層體之間，且連接有上述半導體構件。
  19. 如請求項18之半導體記憶裝置，其中上述半導體構件連接於上述半導體基板。
  20. 如請求項1或2之半導體記憶裝置，其中上述電荷累積構件包含矽及氮。
  21. 如請求項1或2之半導體記憶裝置，其中上述電荷累積構件為導電性。
  22. 一種半導體記憶裝置，其包括： 第1晶片；及 第2晶片； 上述第1晶片包括： 第1半導體基板； 積層體，其設置於上述第1半導體基板上； 第1觸點；及 第1焊墊； 上述積層體包括： 複數片電極膜，其沿著上下方向相互隔開而積層； 半導體構件，其貫通上述複數片電極膜；及 電荷累積構件，其設置於上述半導體構件與上述複數片電極膜之一片之間； 上述第1觸點將上述複數片電極膜之一片連接於上述第1焊墊； 上述第2晶片包括： 第2半導體基板； 複數個電晶體，其形成於上述第2半導體基板之上表面； 第2焊墊；及 第2觸點，其將上述電晶體之源極、汲極之一者連接於上述第2焊墊； 上述第1晶片與上述第2晶片係以上述第1焊墊與上述第2焊墊對向之方式配置， 上述第1焊墊連接於上述第2焊墊。
  23. 如請求項22之半導體記憶裝置，其進而包括連接於上述第1焊墊與上述第2焊墊之間之凸塊。
  24. 如請求項22之半導體記憶裝置，其進而包括連接於上述第1焊墊與上述第2焊墊之間之導電性之柱。
  25. 如請求項22之半導體記憶裝置，其中上述第1焊墊與上述第2焊墊相接。
  26. 如請求項22至25中任一項之半導體記憶裝置，其中 上述積層體之第1方向之端部之形狀係於每個上述電極膜形成有階面之階梯狀， 於上述端部，沿著上述第1方向設定有兩個第1區域及配置於上述兩個第1區域間之第2區域， 於各上述第1區域配置有複數個上述階面， 於上述第2區域配置有一個上述階面， 配置於上述第2區域之上述階面之上述第1方向上之長度，較上述第1焊墊之上述第1方向上之最小週期與上述複數個電晶體之上述第1方向上之最小週期中的較大之週期更長， 配置於上述第1區域之上述階面之上述第1方向上之長度較上述較大之週期更短。
TW106122186A 2016-08-12 2017-07-03 Semiconductor memory device TWI647816B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662374034P 2016-08-12 2016-08-12
US62/374,034 2016-08-12
JP??2017-016330 2017-01-31
JP2017016330A JP2018026518A (ja) 2016-08-12 2017-01-31 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201806129A true TW201806129A (zh) 2018-02-16
TWI647816B TWI647816B (zh) 2019-01-11

Family

ID=61194687

Family Applications (3)

Application Number Title Priority Date Filing Date
TW107134997A TWI778143B (zh) 2016-08-12 2017-07-03 半導體記憶裝置
TW106122186A TWI647816B (zh) 2016-08-12 2017-07-03 Semiconductor memory device
TW111131898A TW202315055A (zh) 2016-08-12 2017-07-03 半導體記憶裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW107134997A TWI778143B (zh) 2016-08-12 2017-07-03 半導體記憶裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW111131898A TW202315055A (zh) 2016-08-12 2017-07-03 半導體記憶裝置

Country Status (3)

Country Link
JP (1) JP2018026518A (zh)
CN (2) CN107731826B (zh)
TW (3) TWI778143B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692085B (zh) * 2018-09-20 2020-04-21 日商東芝記憶體股份有限公司 半導體記憶裝置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019220534A (ja) 2018-06-18 2019-12-26 キオクシア株式会社 半導体記憶装置およびその製造方法
CN111430356B (zh) 2018-06-28 2021-05-25 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法
WO2020000392A1 (en) * 2018-06-29 2020-01-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with stacked device chips using interposers
JP2020065022A (ja) 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
CN109768049B (zh) * 2019-01-24 2020-06-05 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
US11121143B2 (en) * 2019-05-24 2021-09-14 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
JP2021044512A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048220A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021052084A (ja) * 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
JP2021141283A (ja) 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021145053A (ja) 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
JP2021150370A (ja) 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021176157A (ja) * 2020-05-01 2021-11-04 キオクシア株式会社 半導体記憶装置
KR20210145417A (ko) 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
JP2022035158A (ja) 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
JP2022035130A (ja) 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
JP2022041320A (ja) 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
JP2022041365A (ja) 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置
JP2022043897A (ja) 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
JP2022049543A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
JP2022049943A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
JP2022078881A (ja) 2020-11-13 2022-05-25 キオクシア株式会社 半導体記憶装置
JP2022118667A (ja) 2021-02-02 2022-08-15 キオクシア株式会社 半導体記憶装置
WO2022168197A1 (ja) * 2021-02-03 2022-08-11 キオクシア株式会社 半導体記憶装置
JP2022122792A (ja) 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
JP2022125651A (ja) 2021-02-17 2022-08-29 キオクシア株式会社 半導体記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3367826B2 (ja) * 1996-06-14 2003-01-20 東芝マイクロエレクトロニクス株式会社 半導体メモリ装置及びその製造方法
KR100904771B1 (ko) * 2003-06-24 2009-06-26 이상윤 3차원 집적회로 구조 및 제작 방법
US6531357B2 (en) * 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
CN100449736C (zh) * 2006-07-10 2009-01-07 中芯国际集成电路制造(上海)有限公司 存储器件分离栅极的制造方法
JP2008192857A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2012119478A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
JP2014053447A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US9368489B1 (en) * 2013-02-28 2016-06-14 International Business Machines Corporation Interconnect circuits at three-dimensional (3-D) bonding interfaces of a processor array
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
TWI569374B (zh) * 2014-05-23 2017-02-01 旺宏電子股份有限公司 積體電路及其操作方法與製造方法
TWI566365B (zh) * 2014-07-07 2017-01-11 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692085B (zh) * 2018-09-20 2020-04-21 日商東芝記憶體股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
TWI647816B (zh) 2019-01-11
CN107731826A (zh) 2018-02-23
TW201904023A (zh) 2019-01-16
TWI778143B (zh) 2022-09-21
CN107731826B (zh) 2021-05-25
JP2018026518A (ja) 2018-02-15
CN113241348A (zh) 2021-08-10
CN113241348B (zh) 2024-03-19
TW202315055A (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
TWI647816B (zh) Semiconductor memory device
US11903210B2 (en) Semiconductor memory device
US11817428B2 (en) Memory device
CN110114875B (zh) 三维存储器件的混和键合触点结构
US10522228B2 (en) Storage device
US8896051B2 (en) Semiconductor device and method for manufacturing the same
JP2011003833A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2011187533A (ja) 半導体記憶装置及びその製造方法
US20180277477A1 (en) Storage device
US10475806B2 (en) Semiconductor memory device including stacked body with conductivity and insulating members and method for manufacturing the same
CN114156275A (zh) 半导体存储装置及其制造方法
US11450611B2 (en) Semiconductor device and method of manufacturing the same
US20220302056A1 (en) Semiconductor storage device and method for fabricating semiconductor storage device
US20230062595A1 (en) Semiconductor device
US20240107765A1 (en) Semiconductor storage device
US20220068949A1 (en) Semiconductor storage device
TW202315079A (zh) 半導體裝置
TW202224161A (zh) 半導體裝置及其製造方法
JP2022047964A (ja) 半導体装置およびその製造方法