TW202315079A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202315079A
TW202315079A TW111108038A TW111108038A TW202315079A TW 202315079 A TW202315079 A TW 202315079A TW 111108038 A TW111108038 A TW 111108038A TW 111108038 A TW111108038 A TW 111108038A TW 202315079 A TW202315079 A TW 202315079A
Authority
TW
Taiwan
Prior art keywords
layer
conductive layers
mentioned
semiconductor device
contact
Prior art date
Application number
TW111108038A
Other languages
English (en)
Other versions
TWI832170B (zh
Inventor
石月恵
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202315079A publication Critical patent/TW202315079A/zh
Application granted granted Critical
Publication of TWI832170B publication Critical patent/TWI832170B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態之半導體裝置具備：積層體，其將包含複數個上層導電層及設置於上述複數個上層導電層之下層側之複數個下層導電層的複數個導電層於第1方向彼此隔開而積層，具有階梯狀之端部，且上述複數個上層導電層作為與NAND串相對之選擇閘極線發揮功能，上述複數個下層導電層作為與NAND串相對之字元線發揮功能；複數個柱狀構造，其等各自包含在上述積層體內於上述第1方向延伸之半導體層；及第1接點，其與包含於上述複數個上層導電層且連續積層之2個以上之第1上層導電層連接，跨上述2個以上之第1上層導電層之上表面而設置。

Description

半導體裝置
實施形態主要關於一種半導體裝置。
於複數個記憶胞於垂直方向積層(stacked)之3維型之非揮發性(nonvolatile)記憶體中，設置用以將接點與自記憶胞延伸之配線連接之區域。
實施形態提供一種可減小用以連接接點之區域之面積之半導體裝置。
實施形態之半導體裝置具備：積層體，其將包含複數個上層導電層及設置於上述複數個上層導電層之下層側之複數個下層導電層的複數個導電層於第1方向彼此隔開而積層，具有階梯狀之端部，且上述複數個上層導電層作為與NAND(Not AND，反及)串相對之選擇閘極線發揮功能，上述複數個下層導電層作為與NAND串相對之字元線發揮功能；複數個柱狀構造，其等各自包含在上述積層體內於上述第1方向延伸之半導體層；及第1接點，其與包含於上述複數個上層導電層且連續積層之2個以上之第1上層導電層連接，跨上述2個以上之第1上層導電層之上表面而設置。
以下，參考圖式說明實施形態。
圖1係模式性顯示實施形態之非揮發性之半導體記憶裝置(semiconductor memory device)之整體配置構成之圖。另，圖示之X方向、Y方向及Z方向係彼此交叉之方向。具體而言，X方向、Y方向及Z方向係彼此正交之方向。
如圖1所示，本實施形態之半導體記憶裝置包含記憶體區域100、階梯區域(stairs region)200及周邊電路區域(peripheral circuit region)300，且該等記憶體區域100、階梯區域200及周邊電路區域300設置於相同半導體基板上。
於記憶體區域100設置有具有3維構造之NAND型之非揮發性記憶胞陣列。具體而言，藉由排列於相對於半導體基板垂直之方向(Z方向)之複數個記憶胞及複數個選擇電晶體構成NAND串。
階梯區域200與記憶體區域100相鄰而設置。如後述般，於階梯區域200之端部連接有用以將信號供給至記憶體區域100之複數個接點。
於周邊電路區域300設置有與設置於記憶體區域100之記憶胞陣列相對之周邊電路。
圖2係模式性顯示記憶體區域100之構成之平面模式圖，圖3係模式性顯示記憶體區域100之構成之剖視圖。沿著圖2之A-A線之剖面與圖3對應。圖4係模式性顯示階梯區域200之構成之平面模式圖，圖5係模式性顯示階梯區域200之構成之剖視圖。沿著圖4之A-A線之剖面與圖5對應。
於記憶體區域100及階梯區域200中，於半導體基板10上設置有積層體(stacked body)20、複數個柱狀構造30、複數個分區構造(partition structure)40、接點51～53及層間絕緣層60。
積層體20具有將複數個導電層21於Z方向彼此隔開而積層之構造。更具體而言，積層體20具有複數個導電層21與複數個絕緣層22於Z方向交替積層之構造。
積層體20具有由複數個台階規定之階梯狀之端部。各台階由相對於Z方向大致平行之立起部25、與自立起部25之上端相對於XY平面(相對於Z方向垂直之平面)大致平行地延伸之階面部(台階面)26規定。即，積層體20具有包含複數個立起部25及複數個階面部(最上之階面部除外)26之階梯狀之端部。另，於本說明書中，將階面部(台階面)26所朝之方向規定為上方向。
各導電層21係作為與NAND串相對之字元線或選擇閘極線(select gate line)發揮功能者，各絕緣層22具有使相鄰之導電層21間絕緣之功能。導電層21由鎢等之金屬材料形成，絕緣層22由矽氧化物等之絕緣材料形成。
於複數個導電層21中，設置於包含最上層之導電層21之上層側之複數個上層導電層21a作為上部選擇閘極線發揮功能，設置於下層側之複數個下層導電層21b作為字元線發揮功能。又，於作為字元線發揮功能之複數個下層導電層21b之更下層側，設置有作為下部選擇閘極線發揮功能之1個以上之導電層21。
於圖2～圖5所示之例中，設置有4個上層導電層(上部選擇閘極線)21a。對上層側之2個上層導電層21a1供給共通之信號，對下層側之2個上層導電層21a2供給共通之信號。又，於抹除(erase)記憶(stored)於記憶胞之資料時對上層側之2個上層導電層21a1施加較通常之選擇時更高之電壓。即，於抹除記憶於記憶胞之資料時對上層側之2個上層導電層21a1施加較下層側之2個上層導電層21a2更高之電壓。
柱狀構造30之各者於積層體20內於Z方向延伸，包含於Z方向延伸之半導體層及包圍半導體層之側面之電荷累積層(charge storage layer)。
柱狀構造30由複數個導電層21及複數個絕緣層22包圍，藉由柱狀構造30與包圍柱狀構造30之複數個導電層21形成NAND串。更具體而言，藉由作為字元線發揮功能之導電層21、與作為柱狀構造30之字元線發揮功能之導電層21所包圍之部分形成記憶胞。又，藉由作為選擇閘極線發揮功能之導電層21、與作為柱狀構造30之選擇閘極線發揮功能之導電層21所包圍之部分形成選擇電晶體。
藉由柱狀構造30之上部分、及與柱狀構造30之上部分對應之2個以上之導電層21(於圖2～圖5所示之例中，為4個上層導電層21a)，形成2個以上之上部選擇電晶體(於圖2～圖5所示之例中，為4個上部選擇電晶體)，藉由柱狀構造30之下部分及與柱狀構造30之下部分對應之1個以上之導電層21形成1個以上之下部選擇電晶體，藉由柱狀構造30之中間部分及與柱狀構造30之中間部分對應之複數個導電層21(於圖2～圖5所示之例中，為複數個下層導電層21b)形成複數個記憶胞。由已述之事可知，於抹除資料時，對4個上部選擇電晶體中上層側之2個上部選擇電晶體施加較通常選擇時更高之電壓。
圖6及圖7係模式性顯示由導電層21與柱狀構造30構成之記憶胞部之詳細構成之剖視圖。圖6係相對於Z方向平行之方向之剖視圖，圖7係相對於Z方向垂直之方向之剖視圖。
柱狀構造30包含半導體層31、隧道絕緣層32、電荷累積層33、區塊絕緣層34及芯絕緣層35。半導體層31、隧道絕緣層32、電荷累積層33及區塊絕緣層34皆具有圓筒狀之形狀，芯絕緣層35具有圓柱狀之形狀。更具體而言，半導體層31包圍芯絕緣層35之側面，隧道絕緣層32包圍半導體層31之側面，電荷累積層33包圍隧道絕緣層32之側面，區塊絕緣層34包圍電荷累積層33之側面。例如，半導體層31由矽形成，隧道絕緣層32由矽氧化物形成，電荷累積層33由矽氮化物形成，區塊絕緣層34由矽氧化物形成，芯絕緣層35由矽氧化物形成。
複數個分區構造40之各者在積層體20內於X方向及Z方向延伸，藉由複數個分區構造40，將積層體20於Y方向上分斷為複數個部分。藉由分區構造40分斷之積層體20之各部分，例如形成作為資料之抹除單位之1個區塊。
如已述般，設置於包含最上層之導電層21之上層側之複數個上層導電層21a作為上部選擇閘極線發揮功能。接點51與包含於複數個上層導電層(上部選擇閘極線)21a且連續積層之2個以上之上層導電層21a1連接。於圖2～圖5所示之例中，接點51與包含最上層之導電層21之2個上層導電層21a1連接。自接點51對2個以上之上層導電層21a1施加共通之信號。
接點51跨2個以上之上層導電層21a1之上表面而設置。即，接點51以橫穿與2個以上之上層導電層21a1相對之1個以上之立起部25之方式連續地設置。又，自Z方向觀察，接點51之平面形狀為橢圓狀。更具體而言，接點51之平面形狀為長軸(長邊方向之軸)橫穿立起部25之橢圓狀。
接點52與包含於複數個上層導電層(上部選擇閘極線)21a且位於上層導電層21a1之下層側且連續積層之2個以上之上層導電層21a2連接。於圖2～圖5所示之例中，接點52與2個以上之上層導電層21a2連接。自接點52對2個以上之上層導電層21a2施加共通之信號。
接點52跨2個以上之上層導電層21a2之上表面而設置。即，接點52以橫穿與2個以上之上層導電層21a2相對之1個以上之立起部25之方式連續地設置。又，自Z方向觀察，接點52之平面形狀為橢圓狀。更具體而言，接點52之平面形狀為長軸橫穿立起部25之橢圓狀。
接點53相對於複數個下層導電層(字元線)21b之各者個別地連接。即，接點53未如接點51及52般跨複數個導電層21共通連接，而相對於各下層導電層21b獨立連接。
於圖4所示之例中，自Z方向觀察，接點53之平面形狀為大致圓狀。但，接點53之平面形狀並非特別限定，例如亦可為橢圓狀等。
積層體20被由矽氧化物等形成之層間絕緣層60覆蓋，接點51、52及53貫通層間絕緣層60。
如上所述，接點51跨2個以上之上層導電層21a1之上表面連續地設置，接點52跨2個以上之上層導電層21a2之上表面連續地設置。因此，接點51所連接之2個以上之上層導電層21a1各者之上表面之X方向之寬度及接點52所連接之2個以上之上層導電層21a2各者之上表面之X方向之寬度小於接點53所連接之下層導電層21b各者之上表面之X方向之寬度。
即，與2個以上之上層導電層21a1相對之立起部25中相鄰之立起部25間之距離，小於與複數個下層導電層21b相對之立起部25中相鄰之立起部25間之距離。同樣地，與2個以上之上層導電層21a2相對之立起部25中相鄰之立起部25間之距離，小於與複數個下層導電層21b相對之立起部25中相鄰之立起部25間之距離。
如上所述，於本實施形態中，接點51跨2個以上之上層導電層21a1之上表面連續地設置，接點52跨2個以上之上層導電層21a2之上表面連續地設置。即，接點51對於2個以上之上層導電層21a1共通連接，接點52對於2個以上之上層導電層21a2共通連接。若接點對於各上層導電層21a1及各上層導電層21a2個別地連接，則為了確保用以配置接點之X方向之容限，必須增大階面部26之X方向之寬度。因此，增大用以連接接點之區域之面積。
於本實施形態中，接點51對於2個以上之上層導電層21a1連續地連接，接點52對於2個以上之上層導電層21a2連續地連接。因此，可減小階面部26之X方向之寬度，可減小用以連接接點之區域之面積。其結果，可減小半導體記憶裝置之晶片面積。
圖8係模式性顯示關於本實施形態之第1變化例，階梯區域200之構成之剖視圖。另，關於平面模式圖與圖4相同。
於本變化例中，於積層體20上設置有擋止絕緣層70，接點51、52及53貫通擋止絕緣層70。擋止絕緣層70係作為形成接點51、52及53用之接點孔時之蝕刻擋止層發揮功能者。
本變化例之基本構成與上述實施形態之構成相同，本變化例亦可獲得與上述實施形態相同之效果。
圖9及圖10係分別模式性顯示關於本實施形態之第2變化例，階梯區域200之構成之平面模式圖及剖視圖。沿著圖9之A-A線之剖面與圖10對應。
於本變化例中，接點51與連續積層之3個上層導電層21a1連接，接點52與連續積層之3個上層導電層21a2連接。
本變化例之基本構成與上述實施形態之構成相同，本變化例亦可獲得與上述實施形態相同之效果。
又，如本變化例，於接點51與連續積層之3個以上之上層導電層21a1連接之情形時，可使設置於3個以上之上層導電層21a1中最上層之上層導電層21a1與最下層之上層導電層21a1之間之上層導電層21a1之階面部26之X方向之寬度(階面部26之排列方向之寬度)，小於3個以上之上層導電層21a1中最上層之上層導電層21a1之階面部26之X方向之寬度及3個以上之上層導電層21a1中最下層之上層導電層21a1之階面部26之X方向之寬度。關於3個以上之上層導電層21a2亦相同。
因此，於本變化例中，可更有效率地減小用以連接接點之區域之面積。
圖11及圖12係分別模式性顯示關於本實施形態之第3變化例，階梯區域200之構成之平面模式圖及剖視圖。沿著圖11之A-A線之剖面與圖12對應。
於本變化例中，接點51與1個上層導電層21a1連接，接點52與連續積層之2個以上之上層導電層21a2(於圖11及圖12所示之例中，為2個上層導電層21a2)連接。如此，上層導電層21a1之數量亦可為1個。於本例中，自Z方向觀察，接點51之平面形狀為大致圓狀。但，接點51之平面形狀並非特別限定，例如亦可為橢圓狀等。
於本變化例中，接點52對於2個以上之上層導電層21a2之連接形態亦與上述實施形態或第2變化例相同，於本變化例中亦可獲得與上述實施形態或第2變化例相同之效果。
圖13及圖14係分別模式性顯示關於本實施形態之第4變化例，階梯區域200之構成之平面模式圖及剖視圖。沿著圖13之A-A線之剖面與圖14對應。
於本變化例中，未設置上層導電層21a1，接點52與連續積層之2個以上之上層導電層21a2(於圖13及圖14所示之例中，為4個上層導電層21a2)連接。如此，亦可不設置上層導電層21a1。
於本變化例中，接點52對於2個以上之上層導電層21a2之連接形態亦與上述實施形態或第2變化例相同，於本變化例中亦可獲得與上述實施形態或第2變化例相同之效果。
另，如亦自上述實施形態及第1～第4變化例知曉般，上層側之上層導電層21a1(於抹除資料時施加較抹除資料時以外之通常選擇時更高之電壓之上層導電層)之數量、及下層側之上層導電層21a2(抹除資料時及通常選擇時皆施加相同電壓之上層導電層)之數量並非特別限定。若上層導電層21a1及上層導電層21a2中任一者之數量為2個以上，則可應用如上述實施形態及第1～第4變化例中所述之接點之連接形態。
又，於上述實施形態及第1～第4變化例中，接點51及52之自Z方向觀察之平面形狀為橢圓形狀，但接點51及52之平面形狀並未限定於橢圓形狀。
圖15係模式性顯示接點51及52之平面形狀之第1變化例之平面模式圖。於本變化例中，接點51及52之自Z方向觀察之平面形狀為卵(oval)狀。
圖16係模式性顯示接點51及52之平面形狀之第2變化例之平面模式圖。於本變化例中，接點51及52之自Z方向觀察之平面形狀為長方形狀。
如上所述，接點51及52之平面形狀除橢圓狀外，亦可為卵狀或長方形狀。若自Z方向觀察之接點51及52之平面形狀為長軸(長邊方向之軸)橫穿立起部25之平面形狀，則可獲得與上述實施形態相同之效果。
又，於上述實施形態及第1～第4變化例中，關於對於複數個下層導電層(字元線)21b分別設置之複數個接點53，雖然1個區塊內之接點53之行數為1個，但複數個接點53亦可於1個區塊內以複數個接點行排列於Y方向之配置設置。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於未脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍。 [相關申請案]
本申請案享受以日本專利申請案2021-150272號(申請日：2021年9月15日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
10:半導體基板 20:積層體 21:導電層 21a:上層導電層 21a1:上層導電層 21a2:上層導電層 21b:下層導電層 22:絕緣層 25:立起部 26:階面部 30:柱狀構造 31:半導體層 32:隧道絕緣層 33:電荷累積層 34:區塊絕緣層 35:芯絕緣層 40:分區構造 51:接點 52:接點 53:接點 60:層間絕緣層 70:擋止絕緣層 100:記憶體區域 200:階梯區域 300:周邊電路區域
圖1係模式性顯示實施形態之半導體記憶裝置之整體性配置構成之圖。 圖2係模式性顯示實施形態之半導體記憶裝置之記憶體區域之構成之平面模式圖。 圖3係模式性顯示實施形態之半導體記憶裝置之記憶體區域之構成之剖視圖。 圖4係模式性顯示實施形態之半導體記憶裝置之階梯區域之構成之平面模式圖。 圖5係模式性顯示實施形態之半導體記憶裝置之階梯區域之構成之剖視圖。 圖6係模式性顯示實施形態之半導體記憶裝置之記憶胞部之詳細構成之剖視圖。 圖7係模式性顯示實施形態之半導體記憶裝置之記憶胞部之詳細構成之剖視圖。 圖8係模式性顯示關於實施形態之半導體記憶裝置之第1變化例，階梯區域之構成之剖視圖。 圖9係模式性顯示關於實施形態之半導體記憶裝置之第2變化例，階梯區域之構成之平面模式圖。 圖10係模式性顯示關於實施形態之半導體記憶裝置之第2變化例，階梯區域之構成之剖視圖。 圖11係模式性顯示關於實施形態之半導體記憶裝置之第3變化例，階梯區域之構成之平面模式圖。 圖12係模式性顯示關於實施形態之半導體記憶裝置之第3變化例，階梯區域之構成之剖視圖。 圖13係模式性顯示關於實施形態之半導體記憶裝置之第4變化例，階梯區域之構成之平面模式圖。 圖14係模式性顯示關於實施形態之半導體記憶裝置之第4變化例，階梯區域之構成之剖視圖。 圖15係模式性顯示實施形態之半導體記憶裝置之接點之平面形狀之第1變化例之平面模式圖。 圖16係模式性顯示實施形態之半導體記憶裝置之接點之平面形狀之第2變化例之平面模式圖。
10:半導體基板
20:積層體
21:導電層
21a:上層導電層
21a1:上層導電層
21a2:上層導電層
21b:下層導電層
22:絕緣層
51:接點
52:接點
53:接點
60:層間絕緣層

Claims (20)

  1. 一種半導體裝置，其具備： 積層體，其將包含複數個上層導電層及設置於上述複數個上層導電層之下層側之複數個下層導電層的複數個導電層於第1方向彼此隔開而積層，具有階梯狀之端部，且上述複數個上層導電層作為與NAND串相對之選擇閘極線發揮功能，上述複數個下層導電層作為與NAND串相對之字元線發揮功能； 複數個柱狀構造，其等各自包含在上述積層體內於上述第1方向延伸之半導體層；及 第1接點，其與包含於上述複數個上層導電層且連續積層之2個以上之第1上層導電層連接，跨上述2個以上之第1上層導電層之上表面而設置。
  2. 如請求項1之半導體裝置，其中上述積層體之階梯狀之端部係由複數個立起部、及自上述複數個立起部之上端相對於與上述第1方向垂直之平面大致平行地延伸之複數個階面部而規定。
  3. 如請求項2之半導體裝置，其中自上述第1方向觀察，上述第1接點具有長軸橫穿1個以上之上述立起部之平面形狀。
  4. 如請求項2之半導體裝置，其中與上述2個以上之第1上層導電層相對之2個以上之立起部中相鄰之立起部間之距離，小於與上述複數個下層導電層相對之複數個立起部中相鄰之立起部間之距離。
  5. 如請求項2之半導體裝置，其中上述複數個階面部排列於第2方向， 上述第1接點跨3個以上之上述第1上層導電層之上表面而設置， 設置於上述3個以上之第1上層導電層中最上層之第1上層導電層與上述3個以上之第1上層導電層中最下層之第1上層導電層之間的中間之第1上層導電層之上述階面部之上述第2方向之寬度，小於上述最上層之第1上層導電層之上述階面部之上述第2方向之寬度，且小於上述最下層之第1上層導電層之上述階面部之上述第2方向之寬度。
  6. 如請求項1之半導體裝置，其中自上述第1方向觀察，上述第1接點之形狀為橢圓狀、卵狀或長方形狀。
  7. 如請求項1之半導體裝置，其進而具備：第2接點，其連接於包含於上述複數個上層導電層、且位於上述2個以上之第1上層導電層之上層側且連續積層之2個以上之第2上層導電層，且跨上述2個以上之第2上層導電層之上表面而設置。
  8. 如請求項7之半導體裝置，其中上述積層體之階梯狀之端部由複數個立起部及自上述複數個立起部之上端相對於與上述第1方向垂直之平面大致平行地延伸之複數個階面部而規定， 自上述第1方向觀察，上述第2接點具有長軸橫穿1個以上之上述立起部之平面形狀。
  9. 如請求項7之半導體裝置，其中上述積層體之階梯狀之端部係由複數個立起部及自上述複數個立起部之上端相對於與上述第1方向垂直之平面大致平行地延伸之複數個階面部而規定， 與上述2個以上之第2上層導電層相對之2個以上之立起部中相鄰之立起部間之距離，小於與上述複數個下層導電層相對之複數個立起部中相鄰之立起部間之距離。
  10. 如請求項7之半導體裝置，其中自上述第1方向觀察，上述第2接點之形狀為橢圓狀、卵狀或長方形狀。
  11. 如請求項7之半導體裝置，其中於抹除資料時，對上述2個以上之第2上層導電層，施加較施加於上述2個以上之第1上層導電層之電壓更高之電壓。
  12. 如請求項1之半導體裝置，其進而具備：第2接點，其連接於包含於上述複數個上層導電層、且位於上述2個以上之第1上層導電層之上層側之1個第2上層導電層。
  13. 如請求項12之半導體裝置，其中自上述第1方向觀察，上述第2接點之形狀為大致圓狀。
  14. 如請求項1之半導體裝置，其進而具備：複數個第3接點，其等對於上述複數個下層導電層各者個別地連接。
  15. 如請求項14之半導體裝置，其中自上述第1方向觀察，上述第3接點之形狀為大致圓狀。
  16. 一種半導體裝置，其具備： 積層體，其將包含複數個上層導電層及設置於上述複數個上層導電層之下層側之複數個下層導電層的複數個導電層於第1方向彼此隔開而積層，且具有由複數個立起部及自上述複數個立起部之上端相對於與上述第1方向垂直之平面大致平行地延伸之複數個階面部規定之階梯狀之端部； 複數個柱狀構造，其等各自包含在上述積層體內於上述第1方向延伸之半導體層；及 上層接點，其與上述複數個上層導電層中連續積層之2個以上之上層導電層共通連接，且跨上述2個以上之上層導電層之上表面而設置；且 與上述2個以上之上層導電層相對之複數個立起部中相鄰之立起部間之距離，小於與上述複數個下層導電層相對之複數個立起部中相鄰之立起部間之距離。
  17. 如請求項16之半導體裝置，其中上述複數個階面部排列於第2方向， 上述上層接點跨3個以上之上述上層導電層之上表面而設置， 設置於上述3個以上之上層導電層中最上層之上層導電層與上述3個以上之上層導電層中最下層之上層導電層之間的中間之上層導電層之上述階面部之上述第2方向之寬度，小於上述最上層之上層導電層之上述階面部之上述第2方向之寬度，且小於上述最下層之上層導電層之上述階面部之上述第2方向之寬度。
  18. 如請求項16之半導體裝置，其中自上述第1方向觀察，上述上層接點具有長軸橫穿1個以上之上述立起部之平面形狀。
  19. 如請求項16之半導體裝置，其中自上述第1方向觀察，上述上層接點之形狀為橢圓狀、卵狀或長方形狀。
  20. 如請求項16之半導體裝置，其進而具備：複數個下層接點，其等對於上述複數個下層導電層各者個別地連接。
TW111108038A 2021-09-15 2022-03-04 半導體裝置 TWI832170B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021150272A JP2023042874A (ja) 2021-09-15 2021-09-15 半導体装置
JP2021-150272 2021-09-15

Publications (2)

Publication Number Publication Date
TW202315079A true TW202315079A (zh) 2023-04-01
TWI832170B TWI832170B (zh) 2024-02-11

Family

ID=85478489

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111108038A TWI832170B (zh) 2021-09-15 2022-03-04 半導體裝置

Country Status (4)

Country Link
US (1) US20230085271A1 (zh)
JP (1) JP2023042874A (zh)
CN (1) CN115835641A (zh)
TW (1) TWI832170B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530787B2 (en) * 2014-10-20 2016-12-27 Sandisk Technologies Llc Batch contacts for multiple electrically conductive layers
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
CN107978556A (zh) * 2017-11-21 2018-05-01 长江存储科技有限责任公司 一种3d nand闪存字线连接结构的制备方法

Also Published As

Publication number Publication date
CN115835641A (zh) 2023-03-21
JP2023042874A (ja) 2023-03-28
US20230085271A1 (en) 2023-03-16
TWI832170B (zh) 2024-02-11

Similar Documents

Publication Publication Date Title
TWI778143B (zh) 半導體記憶裝置
US11081492B2 (en) Semiconductor memory device
US11631687B2 (en) Vertical memory device with improved manufacturing yield
US10522228B2 (en) Storage device
TWI706541B (zh) 半導體記憶裝置
JP5072696B2 (ja) 三次元積層不揮発性半導体メモリ
US11282827B2 (en) Nonvolatile memory device having stacked structure with spaced apart conductive layers
US20230209833A1 (en) Semiconductor storage device
JP2011204829A (ja) 半導体記憶装置
TWI566365B (zh) 接觸結構及形成方法以及應用其之回路
JP2019050272A (ja) 記憶装置
TWI777227B (zh) 半導體記憶裝置
US11411018B2 (en) Integrated circuit device
TW202032770A (zh) 半導體記憶裝置
US11456317B2 (en) Memory device
US20230005938A1 (en) Semiconductor memory device
TW202343595A (zh) 半導體裝置
TWI832170B (zh) 半導體裝置
KR20220048737A (ko) 반도체 메모리 장치
JP2010114153A (ja) 不揮発性半導体記憶装置
TWI834982B (zh) 半導體記憶裝置
US20240107765A1 (en) Semiconductor storage device
TWI830152B (zh) 半導體記憶裝置
US20220254800A1 (en) Semiconductor storage device
US20230411283A1 (en) Semiconductor device