JP2022035130A - 半導体記憶装置 - Google Patents

Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】第１方向に並ぶ第１領域～第４領域を備える基板と、第１領域から第２領域にわたる第１導電層と、第４領域から第２領域にわたる第２導電層と、第１領域から第３領域にわたる第３導電層と、第４領域から第３領域にわたる第４導電層とを有する。第１領域にて第１及び第３導電層に対向する第１半導体柱と、第４領域にて第２及び第４導電層に対向する第２半導体柱とを有する。第２領域にて第１導電層に接続された第１コンタクトと、第２領域にて第２導電層に接続された第２コンタクトと、第３領域にて第３導電層に接続された第３コンタクトと、第３領域にて第４導電層に接続された第４コンタクトと、第２領域にて第１コンタクト及び第２コンタクトに電気的に接続された第１配線と、第３領域にて第３コンタクト及び第４コンタクトに電気的に接続された第２配線とを備える。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。

半導体基板と、半導体基板の表面と交差する方向に積層された複数の導電層と、半導体基板の表面と交差する方向に延伸してこれら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁膜と、を備えた半導体記憶装置が知られている。

特開２０１８－０２６５１８号公報

好適に製造可能な半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、第１方向に順に並ぶ第１領域～第４領域を備える基板と、第１領域から第２領域にわたって第１方向に延伸し、基板の表面と交差する第２方向に並ぶ複数の第１導電層と、第４領域から第２領域にわたって第１方向に延伸し、第２方向に並ぶ複数の第２導電層と、第１領域から第３領域にわたって第１方向に延伸し、第２方向に並び、第２方向における位置が複数の第１導電層と異なる複数の第３導電層と、第４領域から第３領域にわたって第１方向に延伸し、第２方向に並び、第２方向における位置が複数の第２導電層と異なる複数の第４導電層と、第１領域に設けられ、第２方向に延伸し、複数の第１導電層及び複数の第３導電層に対向する第１半導体柱と、第４領域に設けられ、第２方向に延伸し、複数の第２導電層及び複数の第４導電層に対向する第２半導体柱と、第２領域に設けられ、第２方向に延伸し、複数の第１導電層の第１方向の端部に接続された複数の第１コンタクトと、第２領域に設けられ、第２方向に延伸し、複数の第２導電層の第１方向の端部に接続された複数の第２コンタクトと、第３領域に設けられ、第２方向に延伸し、複数の第３導電層の第１方向の端部に接続された複数の第３コンタクトと、第３領域に設けられ、第２方向に延伸し、複数の第４導電層の第１方向の端部に接続された複数の第４コンタクトと、第２領域に設けられ、複数の第１コンタクト及び複数の第２コンタクトに電気的に接続された複数の第１配線と、第３領域に設けられ、複数の第３コンタクト及び複数の第４コンタクトに電気的に接続された複数の第２配線と、を備える。

一の実施形態に係る半導体記憶装置は、第１方向に順に並ぶ第１領域～第４領域を備える基板と、第１領域から第４領域にわたって第１方向に延伸し、基板の表面と交差する第２方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、第１領域から第４領域にわたって第１方向に延伸し、第２方向に交互に並び、第２方向における位置が複数の第１導電層と異なる複数の第２導電層及び複数の第２絶縁層と、第１領域に設けられ、第２方向に延伸し、複数の第１導電層及び複数の第２導電層に対向する第１半導体柱と、第４領域に設けられ、第２方向に延伸し、複数の第１導電層及び複数の第２導電層に対向する第２半導体柱と、第２領域に設けられ、第２方向に延伸し、複数の第１導電層に接続された複数の第１コンタクトと、第３領域に設けられ、第２方向に延伸し、複数の第２導電層に接続された複数の第２コンタクトと、を備える。複数の第１コンタクトのうちの一つである第３コンタクトは、複数の第１絶縁層を貫通して第２方向に延伸する。第１方向及び第２方向に延伸し第３コンタクトを含む第１の断面において、複数の第２導電層に近い位置に設けられた第１導電層ほど、第１方向における第３コンタクトまでの距離が大きい。

第１実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。 同半導体記憶装置の模式的な平面図である。 図２のＡで示した部分の模式的な拡大図である。 図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。 図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。 図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図６のＥで示した部分の模式的な拡大図である。 コンタクトと貫通コンタクトとの結線の一例を示す模式的な結線図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置を示す模式的な断面図である。 比較例におけるコンタクト同士の結線状態を模式的に示す結線図である。 第１実施形態に係る半導体記憶装置を示す模式的な断面図である。 第１実施形態におけるコンタクト同士の結線状態を模式的に示す結線図である。 第２実施形態に係る半導体記憶装置の模式的な拡大図である。 図２１に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の模式的な拡大図である。 図２６に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第４実施形態に係る半導体記憶装置の模式的な拡大図である。 図２８に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図２８に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第５実施形態に係る半導体記憶装置の模式的な拡大図である。 略階段状の構造として他の態様を有する半導体記憶装置の模式的な断面図である。 図３２に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図３２に示す構造をＫ－Ｋ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 コンタクトと貫通コンタクトとを結線する他の例におけるコンタクトと貫通コンタクトの配置状態を示す平面図である。 コンタクトと貫通コンタクトとを結線する他の例における結線状態を示す平面図である。 コンタクトと貫通コンタクトとを結線する他の例における結線状態を示す平面図である。 コンタクトと貫通コンタクトとを結線する他の例における結線状態を示す平面図である。 図３５に示す構造をＬ－Ｌ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図３５に示す構造をＭ－Ｍ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。

また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。尚、半導体基板が２以上設けられる構成については、いずれの半導体基板を基準としても良い。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［全体構成］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。

［等価回路］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。

第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。

メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース側選択トランジスタＳＴＳと、を備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

第１実施形態に係るメモリセルＭＣは、ゲート絶縁膜に電荷蓄積膜を含む電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプモジュール２５と、これらを制御するシーケンサ２６と、を備える。

動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。動作電圧生成回路２１は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。動作電圧生成回路２１は、例えば、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の動作電圧出力端子３１に同時に出力する。動作電圧出力端子３１から出力される動作電圧は、シーケンサ２６からの制御信号に従って適宜調整される。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応するブロック駆動トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック駆動トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、アドレスデータに対応するブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。

尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。

ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック駆動トランジスタ３５を備える。ブロック駆動トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック駆動トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ）及び接地電圧供給端子の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ）を接地電圧供給端子と導通させる。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

センスアンプモジュール２５は、複数のビット線ＢＬに接続される。センスアンプモジュール２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンストランジスタと、このセンストランジスタの出力信号や書込データ等を保持する複数のラッチ回路と、を備える。

シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプモジュール２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプモジュール２５に出力する。

［構造］
図２は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図３は、図２のＡで示した部分の模式的な拡大図であり、上層のメモリセルアレイ層中の構成を示している。図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図６のＥで示した部分の模式的な拡大図である。

第１実施形態に係る半導体記憶装置は、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイＭＣＡが設けられている。

例えば図４及び図５に示す様に、第１実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられた下層のメモリセルアレイ層Ｌ_ＭＣＡ１と、メモリセルアレイ層Ｌ_ＭＣＡ１の上方に設けられた上層のメモリセルアレイ層Ｌ_ＭＣＡ２と、メモリセルアレイ層Ｌ_ＭＣＡ２の上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた配線層Ｍ１と、配線層Ｍ１の上方に設けられた配線層Ｍ２と、を備える。

［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図４及び図５に示す様に、半導体基板１００の表面には、半導体基板領域１００Ｓと、絶縁領域１００Ｉと、が設けられている。

［トランジスタ層Ｌ_ＴＲの構造］
例えば図４及び図５に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。

半導体基板１００の半導体基板領域１００Ｓは、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。

配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。

コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接している。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図４及び図５に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の構造］
図３に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２は、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間に設けられた酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴと、を備えている。

メモリブロックＢＬＫは、Ｘ方向に延伸する酸化シリコン（ＳｉＯ_２）等のブロック内絶縁層ｓｔによって、Ｙ方向に並ぶ２つの領域に仕切られている。これら２つの領域の一方は、Ｘ方向に延伸しＸ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２と、これらの間に設けられたフックアップ領域Ｒ_ＨＵ１及びフックアップ領域Ｒ_ＨＵ２と、を備えている。また、これら２つの領域の他方は、Ｘ方向に延伸しＸ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２と、これらの間に設けられたフックアップ領域Ｒ_ＨＵ３及びフックアップ領域Ｒ_ＨＵ４と、を備えている。尚、ブロック内絶縁層ｓｔは、複数の欠落部ｓｔ´を有している。従って、メモリブロックＢＬＫ中の一部の構成は、Ｙ方向に並ぶ２つの領域の間で、この欠落部ｓｔ´を介して電気的に接続されている。

メモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２は、それぞれ、Ｙ方向に並ぶ複数のストリングユニットＳＵと、Ｙ方向において隣り合う２つのストリングユニットＳＵの間に設けられた酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥ（図６）と、を備えている。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のメモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２の構造］
メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のメモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２（図３、図４、図５）は、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接合された半導体層１１３と、半導体層１１３の下面に接する導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

導電層１１２は、ソース線ＳＬ（図１）として機能する。

導電層１１１は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。

また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。

半導体柱１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。

例えば図６に示す様に、半導体柱１２０は、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる半導体領域１２０_Ｌと、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる半導体領域１２０_Ｕと、を備える。また、半導体柱１２０は、半導体領域１２０_Ｌ及び半導体領域１２０_Ｕの間に設けられた半導体領域１２０_Ｊと、半導体領域１２０_Ｌの下方に設けられた不純物領域１２２と、半導体領域１２０_Ｕの上方に設けられた不純物領域１２１と、を備える。

半導体領域１２０_Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｌの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１によって囲われており、これら複数の導電層１１０及び導電層１１１と対向している。

半導体領域１２０_Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｕの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、半導体領域１２０_ＵのＸ方向の幅及びＹ方向の幅は、半導体領域１２０_ＬのＸ方向の幅及びＹ方向の幅と同程度である。

半導体領域１２０_Ｊは、それぞれメモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。半導体領域１２０_ＪのＸ方向の幅及びＹ方向の幅は、半導体領域１２０_ＬのＸ方向の幅及びＹ方向の幅よりも大きく、半導体領域１２０_ＵのＸ方向の幅及びＹ方向の幅よりも大きい。

不純物領域１２２は、上記導電層１１２の半導体層１１３に接合されている。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。不純物領域１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。

不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、コンタクトＣｈ等を介してビット線ＢＬに接続される。

ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図７に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。

尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１，Ｒ_ＨＵ２，Ｒ_ＨＵ３，Ｒ_ＨＵ４の構造］
例えば図４及び図５に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の各フックアップ領域Ｒ_ＨＵ１，Ｒ_ＨＵ２，Ｒ_ＨＵ３，Ｒ_ＨＵ４には、メモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２と同様に、導電層１１０がＺ方向に複数並んでいる。導電層１１０の層数は、実際には例えば数十層から百数十層あるが、図４及び図５では、理解を容易にするため、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２に、それぞれ、８層の導電層１１０を備えた状態を図示している。ここでは、メモリセルアレイ層Ｌ_ＭＣＡ１に配置された８層の導電層１１０を、下層から上層になるにつれて順番に第１層～第８層の導電層１１０と称し、メモリセルアレイ層Ｌ_ＭＣＡ２に配置された８層の導電層１１０を、下層から上層になるにつれて順番に第９層～第１６層の導電層１１０と称する。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１の構造］
例えば図４に示す様に、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１には、略階段状の構造が形成されている。この略階段状の構造は、次の様に構成されている。即ち、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１には、Ｘ方向に延伸する、例えば、第１層～第８層の導電層１１０がＺ方向に並んでいる。第１層～第８層の導電層１１０の間には、絶縁層１０１が設けられている。このとき、第１層の導電層１１０はＸ方向に連続しているが、第２層～第８層の導電層１１０はＸ方向の途中において物理的に分離している。つまり、フックアップ領域Ｒ_ＨＵ１には、メモリホール領域Ｒ_ＭＨ１からメモリホール領域Ｒ_ＭＨ２にわたってＸ方向に延伸する第１層の導電層１１０の一部と、メモリホール領域Ｒ_ＭＨ１からフックアップ領域Ｒ_ＨＵ１にわたってＸ方向に延伸する第２層～第８層の導電層１１０のＸ方向における端部と、メモリホール領域Ｒ_ＭＨ２からフックアップ領域Ｒ_ＨＵ１にわたってＸ方向に延伸する第２層～第８層の導電層１１０のＸ方向における端部と、が設けられている。また、第２層～第８層の導電層１１０のうち、Ｘ方向の一方側（図４において左側）に設けられたもののＸ方向の端部は、下方に設けられたものほどメモリホール領域Ｒ_ＭＨ１から遠く、上方に設けられたものほどメモリホール領域Ｒ_ＭＨ１に近い。また、第２層～第８層の導電層１１０のうち、Ｘ方向の他方側（図４において右側）に設けられたもののＸ方向の端部は、下方に設けられたものほどメモリホール領域Ｒ_ＭＨ２から遠く、上方に設けられたものほどメモリホール領域Ｒ_ＭＨ２に近い。従って、第２層から第８層の導電層１１０に向かうに従い（Ｚ方向上方に向かうに従い）、Ｘ方向の一方側（図４において左側）に設けられた導電層１１０と、Ｘ方向の他方側（図４において右側）に設けられた導電層１１０と、の離間距離が、段階的に大きくなっている。また、第２層から第８層の導電層１１０の離間距離の中央位置は、Ｘ方向において一致している。この様にして、Ｖ字状に窪んだ略階段状の構造が形成されている。Ｖ字状に窪んだ部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１４０が充填されている。

また、例えば図４に示す様に、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１には、Ｘ方向に延伸する導電層１１０がＺ方向に複数並んでいる。Ｚ方向に並ぶ複数の導電層１１０の間には、絶縁層１０１が設けられている。

また、例えば図４に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１には、Ｘ方向に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、Ｚ方向に延伸しており、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０を貫通すると共に、メモリセルアレイ層Ｌ_ＭＣＡ１の略階段状の構造に充填した絶縁層１４０を貫通し、下端において、メモリセルアレイ層Ｌ_ＭＣＡ１の各導電層１１０と接している。各コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。なお、各コンタクトＣＣの外周面には、酸化シリコン(ＳｉＯ_２）等の絶縁層１０２が設けられている。

尚、図４に例示する断面において、コンタクトＣＣは、メモリセルアレイ層Ｌ_ＭＣＡ１中の略階段状の構造に接続されている。従って、例えば、第１層の導電層１１０に接続されたコンタクトＣＣと、第２層～第８層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。一方、図４に例示する断面において、コンタクトＣＣは、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０及び絶縁層１０１を貫通している。従って、例えば、第１層の導電層１１０に接続されたコンタクトＣＣと、第９層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、絶縁層１０２の膜厚程度であり、比較的小さい。

尚、図３に示す例では、フックアップ領域Ｒ_ＨＵ１に設けられた複数のコンタクトＣＣが、Ｘ方向に一列に並んでいる。以下、フックアップ領域Ｒ_ＨＵ１中のこの様な領域を、コンタクト領域ＣＲ１と呼ぶ場合がある。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ２の構造］
例えば図４に示す様に、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ２には、Ｘ方向に延伸する導電層１１０がＺ方向に複数並んでいる。Ｚ方向に並ぶ複数の導電層１１０の間には、絶縁層１０１が設けられている。

また、例えば図４に示す様に、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ２には、略階段状の構造が形成されている。この略階段状の構造は、次の様に構成されている。即ち、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ２には、Ｘ方向に延伸する、例えば、第９層～第１６層の導電層１１０がＺ方向に並んでいる。第９層～第１６層の導電層１１０の間には、絶縁層１０１が設けられている。このとき、第９層の導電層１１０はＸ方向に連続しているが、第１０層～第１６層の導電層１１０はＸ方向の途中において物理的に分離している。つまり、フックアップ領域Ｒ_ＨＵ２には、メモリホール領域Ｒ_ＭＨ１からメモリホール領域Ｒ_ＭＨ２にわたってＸ方向に延伸する第９層の導電層１１０の一部と、メモリホール領域Ｒ_ＭＨ１からフックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する第１０層～第１６層の導電層１１０のＸ方向における端部と、メモリホール領域Ｒ_ＭＨ２からフックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する第１０層～第１６層の導電層１１０のＸ方向における端部と、が設けられている。また、第１０層～第１６層の導電層１１０のうち、Ｘ方向の一方側（図４において左側）に設けられたもののＸ方向の端部は、下方に設けられたものほどメモリホール領域Ｒ_ＭＨ１から遠く、上方に設けられたものほどメモリホール領域Ｒ_ＭＨ１に近い。また、第１０層～第１６層の導電層１１０のうち、Ｘ方向の他方側（図４において右側）に設けられたもののＸ方向の端部は、下方に設けられたものほどメモリホール領域Ｒ_ＭＨ２から遠く、上方に設けられたものほどメモリホール領域Ｒ_ＭＨ２に近い。従って、第１０層から第１６層の導電層１１０に向かうに従い（Ｚ方向上方に向かうに従い）、Ｘ方向の一方側（図４において左側）に設けられた導電層１１０と、Ｘ方向の他方側（図４において右側）に設けられた導電層１１０と、の離間距離が、段階的に大きくなっている。また、第１０層から第１６層の導電層１１０の離間距離の中央位置は、Ｘ方向において一致している。この様にして、Ｖ字状に窪んだ略階段状の構造が形成されている。Ｖ字状に窪んだ部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１４１が充填されている。

また、例えば図４に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ２には、Ｘ方向に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、Ｚ方向に延伸しており、メモリセルアレイ層Ｌ_ＭＣＡ２の略階段状の構造に充填した絶縁層１４１を貫通し、下端において、メモリセルアレイ層Ｌ_ＭＣＡ２の各導電層１１０と接している。各コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。なお、各コンタクトＣＣの外周面には、酸化シリコン(ＳｉＯ_２）等の絶縁層１０２が設けられている。

尚、図４に例示する断面において、コンタクトＣＣは、メモリセルアレイ層Ｌ_ＭＣＡ２中の略階段状の構造に接続されている。従って、例えば、第９層の導電層１１０に接続されたコンタクトＣＣと、第１０層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。

尚、図３に示す例では、フックアップ領域Ｒ_ＨＵ２に設けられた複数のコンタクトＣＣが、Ｘ方向に一列に並んでいる。以下、フックアップ領域Ｒ_ＨＵ２中のこの様な領域を、コンタクト領域ＣＲ２と呼ぶ場合がある。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ３の構造］
例えば図５に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ３には、Ｘ方向に並ぶ複数の貫通コンタクトＣ４が設けられている。これら複数の貫通コンタクトＣ４は、Ｚ方向に延伸して、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２中の複数の導電層１１０を貫通している。各貫通コンタクトＣ４は、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。各貫通コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、各貫通コンタクトＣ４は、酸化シリコン（ＳｉＯ_２）等の絶縁層１０３を介して導電層１１０から電気的に絶縁されている。

尚、図３に示す例では、フックアップ領域Ｒ_ＨＵ３に設けられた複数の貫通コンタクトＣ４が、Ｘ方向に一列に並んでいる。以下、フックアップ領域Ｒ_ＨＵ３中のこの様な領域を、貫通コンタクト領域ＴＲ１と呼ぶ場合がある。

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ４の構造］
例えば図５に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ４には、Ｘ方向に並ぶ複数の貫通コンタクトＣ４が設けられている。これら複数の貫通コンタクトＣ４は、Ｚ方向に延伸して、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２中の複数の導電層１１０を貫通している。各貫通コンタクトＣ４は、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。各貫通コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、各貫通コンタクトＣ４は、酸化シリコン（ＳｉＯ_２）等の絶縁層１０３を介して導電層１１０から電気的に絶縁されている。

尚、図３に示す例では、フックアップ領域Ｒ_ＨＵ４に設けられた複数の貫通コンタクトＣ４が、Ｘ方向に一列に並んでいる。以下、フックアップ領域Ｒ_ＨＵ４中のこの様な領域を、貫通コンタクト領域ＴＲ２と呼ぶ場合がある。

［配線層Ｍ０，Ｍ１，Ｍ２の構造］
例えば図４及び図５に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。

配線層Ｍ０は、それぞれ、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。

配線層Ｍ１は、それぞれ、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

配線層Ｍ２は、それぞれ、複数の配線ｍ２を含む。これら複数の配線ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。

ここで、例えば図３に示す様に、２つのメモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２の間には、２つの結線領域ＣＮＲ１，ＣＮＲ２がＸ方向に並んで設けられている。

結線領域ＣＮＲ１は、コンタクト領域ＣＲ１に設けられたコンタクトＣＣと貫通コンタクト領域ＴＲ１に設けられた貫通コンタクトＣ４とを結線したり、コンタクト領域ＣＲ１に設けられた所定のコンタクトＣＣ同士を結線したりするための配線ｍ０，ｍ１（図４、図５）を含む領域である。この結線領域ＣＮＲ１は、Ｚ方向から見て、コンタクト領域ＣＲ１及び貫通コンタクト領域ＴＲ１と重なる領域に設けられている。

結線領域ＣＮＲ２は、コンタクト領域ＣＲ２に設けられたコンタクトＣＣと貫通コンタクト領域ＴＲ２に設けられた貫通コンタクトＣ４とを結線したり、コンタクト領域ＣＲ２に設けられた所定のコンタクトＣＣ同士を結線したりするための配線ｍ０，ｍ１（図４、図５）を含む領域である。この結線領域ＣＮＲ２は、Ｚ方向から見て、コンタクト領域ＣＲ２及び貫通コンタクト領域ＴＲ２と重なる領域に設けられている。

次に、図３の結線領域ＣＮＲ１において、コンタクトＣＣと貫通コンタクトＣ４とを結線する一例を、例えば図８を参照して説明する。なお、図８は結線状態を模式的に示すものであり、具体的な結線状態としては種々の態様のものを採用することができる。また、図８においては、１５本のコンタクトＣＣを、それぞれ、コンタクトＣＣ－１～ＣＣ－１５と称して説明をする。また、８本の貫通コンタクトＣ４を、貫通コンタクトＣ４－１～Ｃ４－８と称して説明をする。更に、配線ｍ０，ｍ１についても、適宜、各配線を区別するための数字を付した状態で説明する。

第８層の導電層１１０に接続されたコンタクトＣＣ－１の上端と、第８層の導電層１１０に接続されたコンタクトＣＣ－１５の上端と、には、Ｘ方向に延びる配線ｍ０－１が接続されている。同様に、第７層～第２層の導電層１１０に接続されたコンタクトＣＣ－２～ＣＣ－７と、第７層～第２層の導電層１１０に接続されたコンタクトＣＣ－１４～ＣＣ－９と、には、それぞれ、Ｘ方向に延びる配線ｍ０－２～ｍ０－７が接続されている。第１層の導電層１１０に接続されたコンタクトＣＣ－８の上端には、配線ｍ０－８が接続されている。

貫通コンタクト領域ＴＲ１に設けられた貫通コンタクトＣ４－１～Ｃ４－８の上端には、それぞれ、配線ｍ０－４１～ｍ０－４８が接続されている。

配線ｍ０－１と、配線ｍ０－４１と、には、Ｙ方向に延びる配線ｍ１－１が接続されている。同様に、配線ｍ０－２～ｍ０－７と、配線ｍ０－４２～ｍ０－４８と、には、それぞれ、Ｙ方向に延びる配線ｍ１－２～ｍ１－７が接続されている。

このような構成になっているため、例えば、トランジスタ層Ｌ_ＴＲ（図４、図５）の動作電圧生成回路２１（図１）で発生した動作電圧は、貫通コンタクトＣ４－１～Ｃ４－８、図８に示す各配線による結線、及びコンタクトＣＣ１～ＣＣ１５を介して、下層のメモリセルアレイ層Ｌ_ＭＣＡ１の第１層～第８層の各導電層１１０に個別に供給される。

図３の結線領域ＣＮＲ２における、コンタクト領域ＣＲ２のコンタクトＣＣと、貫通コンタクト領域ＴＲ２の貫通コンタクトＣ４との結線も、例えば、図８に示す結線状態と同様な結線を採用することができる。

このような結線をすることにより、例えば、トランジスタ層Ｌ_ＴＲ（図４、図５）の動作電圧生成回路２１（図１）で発生した動作電圧は、貫通コンタクト領域ＴＲ２に設けた各貫通コンタクトＣ４、例えば図８に示す各配線による結線と同等な結線、及びコンタクト領域ＣＲ２に設けた各コンタクトＣＣを介して、上層のメモリセルアレイ層Ｌ_ＭＣＡ２の第９層～第１６層の各導電層１１０に個別に供給される。

［製造方法］
次に、模式的なＸ－Ｚ断面である図９～図１６を参照して、第１実施形態に係る半導体記憶装置の製造方法の一部について説明する。

［準備ステップ］
同製造方法においては、まず、半導体基板１００上に、トランジスタ層Ｌ_ＴＲ及び配線層Ｄ０，Ｄ１，Ｄ２を形成する（図４、図５）。また、配線層Ｄ２の上面に絶縁層を形成し、この絶縁層の上面に導電層１１２を形成し、導電層１１２の上方に導電層１１１を形成する（図６）。

［第１ステップ：図９］
第１ステップを、図９を参照して説明する。
第１ステップでは、まず、導電層１１１（図６）上に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。

次に、フックアップ領域Ｒ_ＨＵ１において、絶縁層１０１及び犠牲層１１０Ａの一部を除去し、Ｖ字状に窪んだ略階段状の構造を形成する。この工程は、交互に形成された絶縁層１０１及び犠牲層１１０Ａの上面にレジストを形成し、絶縁層１０１の一部の除去、犠牲層１１０Ａの一部の除去、及び、レジストの一部の除去を繰り返し行うことによって行う。絶縁層１０１、犠牲層１１０Ａ及びレジストを除去する工程は、例えば、ウェットエッチング又はＲＩＥ（Reactive Ion Etching）等のドライエッチング（以下、「エッチング等」と呼ぶことがある。）によって行う。

Ｖ字状に窪んだ略階段状の構造を形成したら、略階段状の構造の上面及び側面、並びに、最上層の犠牲層１１０Ａの上面に、エッチングストッパ１１５を形成する。エッチングストッパ１１５は、例えば、窒化シリコン（ＳｉＮ）を含む。この工程は、例えば、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition）等によって行う。

［第２ステップ：図１０］
第２ステップを、図１０を参照して説明する。
第２ステップでは、まず、最上層の犠牲層１１０Ａの上面及び側面に形成されている不要なエッチングストッパ１１５を除去する。この工程は、例えば、エッチング等によって行う。

次に、複数の犠牲層１１０Ａのうち最上層の１層分を除去する。また、最上層の犠牲層１１０Ａを除去した後、複数の絶縁層１０１のうち最上層の絶縁層１０１の表面部分を、必要に応じた厚さだけ除去する。この工程は、例えば、化学機械研磨（ＣＭＰ: chemical mechanical polishing）等によって行う。

［第３ステップ：図１１］
第３ステップを、図１１を参照して説明する。
第３ステップでは、まず、Ｖ字状に窪んだ略階段状の構造、及び、最上層の絶縁層１０１の上面に、絶縁層１４０を充填する。絶縁層１４０は、例えば、酸化シリコン（ＳｉＯ_２）を含む。この工程は、例えば、ＣＶＤ等によって行う。

次に、絶縁層１４０の上面を研磨して平坦化する。この工程は、例えば、ＣＭＰ等によって行う。

次に、メモリホール領域Ｒ_ＭＨ１及びメモリホール領域Ｒ_ＭＨ２に、複数のメモリホールＭＨ_Ｌを形成する。メモリホールＭＨ_Ｌは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通する。メモリホールＭＨ_Ｌの形成は、例えば、ＲＩＥ等によって行う。

次に、メモリホールＭＨ_Ｌの内部に、アモルファスシリコン１２０Ａを充填する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、アモルファスシリコン１２０Ａの充填前に、メモリホールＭＨ_Ｌの内周面に、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等の絶縁膜を形成しても良い。

［第４ステップ：図１２］
第４ステップを、図１２を参照して説明する。
第４ステップでは、前述した第１ステップ～第３ステップで行った製造手法とほぼ同様な製造手法を、絶縁層１４０よりも上の部分で実施する。

即ち、まず、絶縁層１４０上に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）を含む。この工程は、例えば、ＣＶＤ等によって行う。
なお、絶縁層１４０よりも上に形成した絶縁層１０１及び犠牲層１１０Ａを、上層の絶縁層１０１及び犠牲層１１０Ａと呼ぶことがある。また、絶縁層１４０よりも下に形成した絶縁層１０１及び犠牲層１１０Ａを、下層の絶縁層１０１及び犠牲層１１０Ａと呼ぶことがある。

次に、フックアップ領域Ｒ_ＨＵ２において、上層の絶縁層１０１及び犠牲層１１０Ａの一部を、例えば、エッチング等により除去し、Ｖ字状に窪んだ略階段状の構造を形成する。

次に、フックアップ領域Ｒ_ＨＵ２に形成した略階段状の構造の上面及び側面、並びに、最上層の絶縁層１０１の上面に、例えば、減圧ＣＶＤ等により、エッチングストッパ１１６を形成する。エッチングストッパ１１６は、例えば、窒化シリコン（ＳｉＮ）を含む。

次に、最上層の絶縁層１０１の上面及び側面に形成されている不要なエッチングストッパ１１６をエッチング等により除去する。

次に、フックアップ領域Ｒ_ＨＵ２に形成したＶ字状に窪んだ略階段状の構造、及び、最上層の絶縁層１０１の上面に、絶縁層１４１を充填する。絶縁層１４１は、例えば、酸化シリコン（ＳｉＯ_２）を含む。この工程は、例えば、ＣＶＤ等によって行う。

次に、絶縁層１４１の上面を研磨して平坦化する。この工程は、例えば、ＣＭＰ等によって行う。

次に、メモリホール領域Ｒ_ＭＨ１及びメモリホール領域Ｒ_ＭＨ２において、上層の絶縁層１０１及び犠牲層１１０Ａに、複数のメモリホールＭＨ_Ｈを形成する。複数のメモリホールＭＨ_Ｈは、Ｚ方向に延伸し、上層の絶縁層１０１及び犠牲層１１０Ａを貫通し、下層の絶縁層１０１及び犠牲層１１０Ａに形成したメモリホールＭＨ_Ｌの上端部に達している。メモリホールＭＨ_Ｈを形成する工程は、例えば、ＲＩＥ等によって行う。

次に、メモリホールＭＨ_Ｌ内部に充填していたアモルファスシリコン１２０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。これにより、メモリホールＭＨ_Ｈと、アモルファスシリコン１２０Ａが除去されて中空状態となったメモリホールＭＨ_Ｌとが連通する。

次に、メモリホール領域Ｒ_ＭＨ１及びメモリホール領域Ｒ_ＭＨ２に形成したメモリホールＭＨ_Ｌ，ＭＨ_Ｈの内周面に、ゲート絶縁膜１３０、半導体柱１２０及び絶縁層１２５を形成する（図６）。この工程は、例えば、ＣＶＤ等によって行う。

［第５ステップ：図１３］
第５ステップを、図１３を参照して説明する。
第５ステップでは、フックアップ領域Ｒ_ＨＵ１において、上層の絶縁層１０１及び犠牲層１１０Ａに、コンタクトホールＣＣＡを形成する。このコンタクトホールＣＣＡは、フックアップ領域Ｒ_ＨＵ１に配置されるコンタクトＣＣ（図４）に対応する位置に形成する。コンタクトホールＣＣＡの形成は、例えば、ＲＩＥ等の方法によって行う。

次に、フックアップ領域Ｒ_ＨＵ１に形成したコンタクトホールＣＣＡに、アモルファスシリコンを充填する。

次に、ブロック間絶縁層ＳＴ及びブロック内絶縁層ｓｔ（図３、図６）に対応する位置に、図示しないリプレイス用溝を形成する。リプレイス用溝は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１、犠牲層１１０Ａのみならず、導電層１１１（図６）、及び、半導体層１１３（図６）の上層部分を、Ｙ方向に分断している。この工程は、例えば、ＲＩＥ等によって行う。

［第６ステップ：図１４］
第６ステップを、図１４を参照して説明する。
第６ステップでは、リプレイス用溝を介して、リン酸等の薬液を使用したウェットエッチング等を行い、犠牲層１１０Ａを選択的に除去する。

次に、犠牲層１１０Ａを除去した部分に導電層１１０を形成する。この工程は、例えば、リプレイス用溝を介したＣＶＤ等による導電層１１０の成膜によって行われる。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

尚、以下の説明において、この様な工程、即ち、犠牲層１１０Ａをウェットエッチング等により選択的に除去し、その後、犠牲層１１０Ａを除去した部分に導電層１１０を形成する様な工程を、「リプレイス」と呼ぶ場合がある。

次に、リプレイス用溝を、酸化シリコン（ＳｉＯ_２）等により埋めて、ブロック間絶縁層ＳＴ及びブロック内絶縁層ｓｔを形成する。

［第７ステップ：図１５］
第７ステップを、図１５を参照して説明する。
第７ステップでは、フックアップ領域Ｒ_ＨＵ１において、コンタクトホールＣＣＡに充填していたアモルファスシリコンを除去する。この工程は、例えば、ウェットエッチング等により行う。

次に、フックアップ領域Ｒ_ＨＵ１において、コンタクトホールＣＣＡの下端から、絶縁層１４０に向かってＺ方向に延びる穴形成をして、コンタクトホールＣＣＡを下方に伸ばす。下方に伸ばしたコンタクトホールＣＣＡは、その下端がエッチングストッパ１１５に達する。この工程は、例えば、ＲＩＥ等の方法によって行う。

フックアップ領域Ｒ_ＨＵ１においてコンタクトホールＣＣＡを下方に伸ばすのと同時に、フックアップ領域_ＲＨＵ２において、絶縁層１４１にＺ方向に延びる穴形成をして、コンタクトホールＣＣＡを形成する。つまり、フックアップ領域_ＲＨＵ２に配置されるコンタクトＣＣ（図４）に対応する位置に、コンタクトホールＣＣＡを形成する。コンタクトホールＣＣＡは、その下端がエッチングストッパ１１６に達する。この工程は、例えば、ＲＩＥ等の方法によって行う。

次に、フックアップ領域Ｒ_ＨＵ１に形成したコンタクトホールＣＣＡの内面、及び、フックアップ領域Ｒ_ＨＵ２に形成したコンタクトホールＣＣＡの内面に、酸化シリコン（ＳｉＯ_２）等により絶縁膜を形成する。

更に、フックアップ領域Ｒ_ＨＵ１のエッチングストッパ１１５のうちコンタクトホールＣＣＡの下端が達した部分、及び、フックアップ領域Ｒ_ＨＵ２のエッチングストッパ１１６のうちコンタクトホールＣＣＡの下端が達した部分を、ウェットエッチング等により除去する。

この様にして形成されたフックアップ領域Ｒ_ＨＵ１のコンタクトホールＣＣＡは、Ｚ方向に延伸し、下層の導電層１１０の上面を露出させる貫通孔となる。
また、この様にして形成されたフックアップ領域Ｒ_ＨＵ２のコンタクトホールＣＣＡは、Ｚ方向に延伸し、上層の導電層１１０の上面を露出させる貫通孔となる。

［第８ステップ：図１６］
第８ステップを、図１６を参照して説明する。
第８ステップでは、フックアップ領域Ｒ_ＨＵ１に形成したコンタクトホールＣＣＡ及びフックアップ領域Ｒ_ＨＵ２に形成したコンタクトホールＣＣＡの内面に、窒化チタン（ＴｉＮ）等のバリア導電膜を形成してから、各コンタクトホールＣＣＡをタングステン（Ｗ）等で充填する。これにより、フックアップ領域Ｒ_ＨＵ１及びフックアップ領域Ｒ_ＨＵ２に、コンタクトＣＣが形成される。

［比較例］
ここで、図１７及び図１８を参照して、比較例に係る半導体記憶装置について説明する。図１７は、比較例に係る半導体記憶装置を説明するための、簡略化した模式的な断面図である。図１８は、比較例におけるコンタクトＣＣ´同士の結線状態を模式的に示すものである。

図１７に示す様に、比較例に係る半導体記憶装置では、交互に積層した導電層１１０´と絶縁層１０１´を有する下層のメモリセルアレイ層Ｌ_ＭＣＡ１´の上に、交互に積層した導電層１１０´と絶縁層１０１´を有する上層のメモリセルアレイ層Ｌ_ＭＣＡ２´が形成されている。また、下層のメモリセルアレイ層Ｌ_ＭＣＡ１´及び上層のメモリセルアレイ層Ｌ_ＭＣＡ２´に亘って、Ｖ字状に窪んだ１つの略階段状の構造が形成されている。

この様に、略階段状の構造が形成されているため、下層のメモリセルアレイ層Ｌ_ＭＣＡ１´に配置された複数層の導電層１１０´は、最下層のものを除き、Ｘ方向の一方側（図１７において左側）部分と、Ｘ方向の他方側（図１７において右側）部分とに、物理的に分離している。上層のメモリセルアレイ層Ｌ_ＭＣＡ２´に配置された複数層の導電層１１０´は、Ｘ方向の一方側（図１７において左側）部分と、Ｘ方向の他方側（図１７において右側）部分とに、物理的に分離している。

各導電層１１０´には、Ｚ方向に延伸するコンタクトＣＣ１１´，ＣＣ２１´，ＣＣ２２´～ＣＣ８１´，ＣＣ８２´が接続されている。これらコンタクトＣＣ１１´，ＣＣ２１´，ＣＣ２２´～ＣＣ８１´，ＣＣ８２´は、図１８に示すような状態で配線ｍ１´～ｍ７´により接続されている。このため、Ｘ方向の一方側（図１７において左側）部分と、他方側（図１７において右側）部分とに物理的に分離している導電層１１０´は、コンタクトＣＣ２１´，ＣＣ２２´～ＣＣ８１´，ＣＣ８２´及び配線ｍ１´～ｍ７´によって、電気的に接続されている。

なお、図１８に示す様に、コンタクトＣＣ２１´，ＣＣ２２´～ＣＣ８１´，ＣＣ８２´を接続するためには、Ｙ方向に並ぶ７本の配線ｍ１´～ｍ７´が必要になる。配線ｍ１´～ｍ７´が配置される結線領域のＹ方向の幅は、Ｗ_Ｙとなっている。

［第１実施形態の効果］
図１９は、図１７に合わせて、第１実施形態に係る半導体記憶装置を簡略化して示す模式的な断面図である。図２０は、図１９における模式的な構造において、コンタクトＣＣ同士の結線状態を模式的に示すものである。

図１９に示す様に、第１実施形態では、下層のメモリセルアレイ層Ｌ_ＭＣＡ１に形成した略階段状の構造と、上層のメモリセルアレイ層Ｌ_ＭＣＡ２に形成した略階段状の構造とが、Ｘ方向にずれた位置に形成されている。

各導電層１１０には、Ｚ方向に延伸するコンタクトＣＣ１１，ＣＣ１２～ＣＣ７１，ＣＣ７２が接続されている。これらコンタクトＣＣ１１，ＣＣ１２～ＣＣ７１，ＣＣ７２は、図２０に示すような状態で配線ｍ１～ｍ６により接続されている。

このため、下層のメモリセルアレイ層Ｌ_ＭＣＡ１に配置された導電層１１０のうち、Ｘ方向の一方側（図１９において左側）部分と他方側（図１９において右側）部分とに物理的に分離している導電層１１０は、図２０に示す様に、コンタクトＣＣ２１，ＣＣ２２～ＣＣ４１，ＣＣ４２及び配線ｍ１～ｍ３によって、電気的に接続されている。

また、上層のメモリセルアレイ層Ｌ_ＭＣＡ２に配置された導電層１１０のうち、Ｘ方向の一方側（図１９において左側）部分と他方側（図１９において右側）部分とに物理的に分離している導電層１１０は、図２０に示す様に、コンタクトＣＣ５１，ＣＣ５２～ＣＣ７１，ＣＣ７２及び配線ｍ４～ｍ６によって、電気的に接続されている。

この様な構成では、Ｙ方向に並ぶ配線ｍ１～ｍ３と、Ｙ方向に並ぶ配線ｍ４～ｍ６が、Ｘ方向にずれる。よって、Ｙ方向に並ぶ配線の数が、図１８に示す比較例においてＹ方向に並ぶ配線の数の、半分程度になる。このため、第１実施形態では、配線ｍ１～ｍ６が配置される結線領域のＹ方向の幅が、約Ｗ_Ｙ／２となり、比較例の半分程度になる。

この様に第１実施形態では、比較例に比して、結線領域のＹ方向の幅が狭くなる。このため、第１実施形態では、導電層１１０の積層数の増大に応じて、Ｙ方向に配置される配線数が増大しても、結線領域ＣＮＲ１，ＣＮＲ２（図３）のＹ方向の幅、ひいては、メモリブロックＢＬＫ（図３）のＹ方向の幅の増大を抑制することができる。

［第２実施形態］
次に、第２実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明では、第１実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。

［構造］
図２１は、第２実施形態に係る半導体記憶装置の模式的な拡大平面図であり、図２のＡで示した部分の模式的な拡大図に相当するものであり、上層のメモリセルアレイ層中の構成を示している。図２２は、図２１に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

図２１に示す様に、第２実施形態に係る半導体記憶装置は、コンタクト領域ＣＲ１の代わりに、コンタクト領域ＣＲ３を備えている。また、第２実施形態に係る半導体記憶装置は、コンタクト領域ＣＲ２の代わりに、コンタクト領域ＣＲ４を備えている。

メモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ＣＲ３における構造は、第１実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ＣＲ１における構造と同様である。

メモリセルアレイ層Ｌ_ＭＣＡ２のコンタクト領域ＣＲ３は、Ｘ方向に延伸する一対のストッパ絶縁層ＳＴ´と、これら一対のストッパ絶縁層ＳＴ´の間においてＸ方向に延伸する犠牲層１１０Ａと、Ｘ方向に並び犠牲層１１０Ａによって外周面が囲われた複数のコンタクトＣＣと、を備える。

一対のストッパ絶縁層ＳＴ´は、例えば酸化シリコン（ＳｉＯ_２）等を含む。一対のストッパ絶縁層ＳＴ´は、Ｙ方向に離間しており、コンタクト領域ＣＲ３に配置された複数のコンタクトＣＣを間に挟んだ状態で、Ｘ方向及びＺ方向に延伸している。

一対のストッパ絶縁層ＳＴ´のＸ方向の長さは、それぞれ、犠牲層１１０ＡのＸ方向の長さよりも長くなっている。Ｘ方向において、犠牲層１１０Ａの一端及び他端は、ストッパ絶縁層ＳＴ´の一端及び他端の間に位置している。

一対のストッパ絶縁層ＳＴ´のＹ方向の一方の側面は、コンタクト領域ＣＲ３に含まれる複数の犠牲層１１０Ａ及び絶縁層１０１に接続されている。また、一対のストッパ絶縁層ＳＴ´のＹ方向の他方の側面は、コンタクト領域ＣＲ３に含まれない複数の導電層１１０及び絶縁層１０１に接続されている。また、一対のストッパ絶縁層ＳＴ´のＺ方向の深さは、上層のメモリセルアレイ層Ｌ_ＭＣＡ２（図２２）の下端の位置にまで達している。

犠牲層１１０Ａは、図２２に示す様に、導電層１１０の代わりに、Ｚ方向に複数積層されている。犠牲層１１０ＡのＸ方向の両端部は、それぞれ、導電層１１０に接続されている。また、犠牲層１１０ＡのＹ方向の両端部は、それぞれ、ストッパ絶縁層ＳＴ´に接続されている。また、Ｚ方向に並ぶ複数の犠牲層１１０Ａの間には、絶縁層１０１が設けられている。

一対のストッパ絶縁層ＳＴ´により挟まれた部分に犠牲層１１０Ａが残っている理由は、次の通りである。詳細は、第２実施形態の製造方法において後述するが、リプレイス用溝を介して、リン酸等の薬液を使用したウェットエッチング等により、犠牲層１１０Ａを選択的に除去する工程において、一対のストッパ絶縁層ＳＴ´により挟まれた部分では薬液の進行が抑制される。この結果、一対のストッパ絶縁層ＳＴ´により挟まれた部分には、犠牲層１１０Ａが残るのである。

コンタクト領域ＣＲ３に設けられたコンタクトＣＣは、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の犠牲層１１０Ａを貫通すると共に、メモリセルアレイ層Ｌ_ＭＣＡ１に形成した略階段状の構造に充填した絶縁層１４０を貫通し、その下端が、メモリセルアレイ層Ｌ_ＭＣＡ１の各導電層１１０と接している。尚、本実施形態に係るコンタクトＣＣの外周面には、絶縁層１０２（図４）が設けられていない。本実施形態に係るコンタクトＣＣの外周面は、メモリセルアレイ層Ｌ_ＭＣＡ２中の犠牲層１１０Ａ及びこれらの間に設けられた絶縁層１０１と接している。

コンタクト領域ＣＲ４は、基本的にはコンタクト領域ＣＲ２と同様に構成されている。ただし、コンタクト領域ＣＲ４に設けられたコンタクトＣＣの外周面には、絶縁層１０２（図４）が設けられていない。

［製造方法］
次に、模式的なＸ－Ｚ断面である図２３～図２５を参照して、第２実施形態に係る半導体記憶装置の製造方法の一部について説明する。尚、ここでは、第２実施形態の製造方法において特徴的な部分について説明する。

［リプレイス前の状態］
図２３はリプレイス前の状態を示している。
図２３に示す様に、下層の絶縁層１０１及び犠牲層１１０Ａが交互に積層されている。交互に積層された下層の絶縁層１０１及び犠牲層１１０Ａには、フックアップ領域Ｒ_ＨＵ１において、Ｖ字状に窪んだ略階段状の構造が形成されている。この階段状の構造には、絶縁層１４０が充填されている。

また、上層の絶縁層１０１及び犠牲層１１０Ａが交互に積層されている。交互に積層された上層の絶縁層１０１及び犠牲層１１０Ａには、フックアップ領域Ｒ_ＨＵ２において、Ｖ字状に窪んだ略階段状の構造が形成されている。この階段状の構造には、絶縁層１４１が充填されている。

また、メモリホール領域Ｒ_ＭＨ１，Ｒ_ＭＨ２には、半導体柱１２０等が形成されている。

なお、図２３においてドットを付した領域は、一対のストッパ絶縁層ＳＴ´（図２１）により挟まれた領域である。この領域には、上層の絶縁層１０１及び犠牲層１１０Ａの一部が含まれる。

［リプレイス後の状態］
図２４はリプレイス後の状態を示している。
図２３に示すような状態になっている、絶縁層１０１及び犠牲層１１０Ａ等に対して、リプレイス用溝を介してリン酸等の薬液を使用したウェットエッチング等を行い、犠牲層１１０Ａを選択的に除去し導電層１１０を成膜すると、図２４に示すような状態になる。

即ち、犠牲層１１０Ａのうち、一対のストッパ絶縁層ＳＴ´（図２１）により挟まれた領域（図２３においてドットを付した領域）では、薬液の進行が抑制されるため、犠牲層１１０Ａが残る。
一方、犠牲層１１０Ａのうち他の部分は、除去される。

犠牲層１１０Ａが除去された部分には、リプレイス用溝を介したＣＶＤ等により導電層１１０が成膜される。

［コンタクトホール及びコンタクトの形成］
図２５は、コンタクトホールを形成し、更にコンタクトホールにコンタクトＣＣを形成した状態を示している。

図２４に示すような状態において、フックアップ領域Ｒ_ＨＵ１の、上層の絶縁層１０１及び犠牲層１１０Ａ、並びに、下層の絶縁層１４０を貫通する、コンタクトホールを形成する。
これと同時に、フックアップ領域Ｒ_ＨＵ２の、上層の絶縁層１４１を貫通する、コンタクトホールを形成する。

フックアップ領域Ｒ_ＨＵ１に形成したコンタクトホールの内面に、窒化チタン（ＴｉＮ）等のバリアメタルを形成してから、コンタクトホールをタングステン（Ｗ）等で充填することにより、フックアップ領域Ｒ_ＨＵ１にコンタクトＣＣが形成される。
これと同時に、フックアップ領域Ｒ_ＨＵ２に形成したコンタクトホールの内面に、窒化チタン（ＴｉＮ）等のバリアメタルを形成してから、コンタクトホールをタングステン（Ｗ）等で充填することにより、フックアップ領域Ｒ_ＨＵ２にコンタクトＣＣが形成される。

［第３実施形態］
次に、第３実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明において、第１実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。

［構造］
図２６は、第３実施形態に係る半導体記憶装置の模式的な拡大平面図であり、図２のＡで示した部分の模式的な拡大図に相当するものであり、メモリセルアレイ層中の構成を示している。図２７は、図２６に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

図２７に示す様に、第３実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡ（図１）を含むチップＣ_Ｍと、周辺回路ＰＣ（図１）を含むチップＣ_Ｐと、を貼り合わせて構成されている。

チップＣ_Ｍには、複数の貼合電極ＰＩ１が備えられており、チップＣ_Ｐには、複数の貼合電極ＰＩ２が備えられている。複数の貼合電極ＰＩ２の配置位置は、複数の貼合電極ＰＩ１の配置位置に対応している。貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合わせることにより、チップＣ_ＭとチップＣ_Ｐが貼り合わせられると共に、貼合電極ＰＩ１と貼合電極ＰＩ２とが電気的に接続される。貼合電極ＰＩ１，ＰＩ２は、例えば、銅（Ｃｕ）等の導電性材料を含む。

前述した様に、チップＣ_ＭとチップＣ_Ｐが貼り合わせられるため、チップＣ_Ｍに備えられている複数の導電層１１０及びビット線ＢＬは、コンタクトＣＣ、配線ｍ０～ｍ２、貼合電極ＰＩ１，ＰＩ２及び配線ｄ０～ｄ２等を介して、チップＣ_Ｐに備えられているトランジスタＴｒに電気的に接続されている。

チップＣ_Ｍは、メモリセルアレイ層Ｌ_ＭＣＡ１、メモリセルアレイ層Ｌ_ＭＣＡ２、ビット線ＢＬ、配線層Ｍ０、配線層Ｍ１及び配線層Ｍ２を備えている。但し、チップＣ_Ｍに備えられたこのような各部材は、図４に示す第１実施形態のメモリセルアレイ層Ｌ_ＭＣＡ１、メモリセルアレイ層Ｌ_ＭＣＡ２、ビット線ＢＬ、配線層Ｍ０、配線層Ｍ１及び配線層Ｍ２に対して、上下方向の配置位置が逆になっている。

このため、第３実施形態では、メモリセルアレイ層Ｌ_ＭＣＡ１が上層側に位置し、メモリセルアレイ層Ｌ_ＭＣＡ２が下層側に位置している。また、メモリセルアレイ層Ｌ_ＭＣＡ１に形成した略階段状の構造は、逆Ｖ字状になっており、フックアップ領域Ｒ_ＨＵ２に位置している。メモリセルアレイ層Ｌ_ＭＣＡ２に形成した略階段状の構造も、逆Ｖ字状になっており、フックアップ領域Ｒ_ＨＵ１に位置している。

第３実施形態においても、第１実施形態と同様に、メモリセルアレイ層Ｌ_ＭＣＡ１に形成した略階段状の構造と、メモリセルアレイ層Ｌ_ＭＣＡ２に形成した略階段状の構造とが、Ｘ方向にずれた位置に形成されている。

チップＣ_Ｐは、図４に示す第１実施形態と同様に、半導体基板１００、トランジスタ層Ｌ_ＴＲ、配線層Ｄ０、配線層Ｄ１及び配線層Ｄ２を備えている。

図２６に示す様に、本実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の構造は、基本的には、図３等を参照して説明した第１実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の構造と同様である。ただし、本実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２は、第１実施形態に係るフックアップ領域Ｒ_ＨＵ３及びフックアップ領域Ｒ_ＨＵ４中の構成を備えていない。

尚、第３実施形態に係る半導体記憶装置は、第１実施形態に係るコンタクト領域ＣＲ１及びコンタクト領域ＣＲ２の代わりに、第２実施形態に係るコンタクト領域ＣＲ３及びコンタクト領域ＣＲ４を備えていても良い。

［第４実施形態］
次に、第４実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明において、第１実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。

図２８は、第４実施形態に係る半導体記憶装置の模式的な拡大平面図であり、図２のＡで示した部分の模式的な拡大図に相当するものであり、上層のメモリセルアレイ層中の構成を示している。図２９は、図２８に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図３０は、図２８に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

図２８～図３０に示す様に、第４実施形態に係る半導体記憶装置は、フックアップ領域Ｒ_ＨＵ１，Ｒ_ＨＵ２，Ｒ_ＨＵ３，Ｒ_ＨＵ４の代わりに、フックアップ領域Ｒ_ＨＵ１１，Ｒ_ＨＵ１２，Ｒ_ＨＵ１３，Ｒ_ＨＵ１４を備えている。

フックアップ領域Ｒ_ＨＵ１１は、Ｘ方向に延伸する配線領域ｗｌ_１１ａと、Ｘ方向に延伸するコンタクト領域ｗｌ_１１ｂと、を備える。配線領域ｗｌ_１１ａとコンタクト領域ｗｌ_１１ｂはＹ方向に並んでいる。

フックアップ領域Ｒ_ＨＵ１２は、Ｘ方向に延伸する配線領域ｗｌ_１２ａと、Ｘ方向に延伸するコンタクト領域ｗｌ_１２ｂと、を備える。配線領域ｗｌ_１２ａとコンタクト領域ｗｌ_１２ｂはＹ方向に並んでいる。

フックアップ領域Ｒ_ＨＵ１３は、Ｘ方向に延伸する配線領域ｗｌ_１３ａと、Ｘ方向に延伸するコンタクト領域ｗｌ_１３ｂと、を備える。配線領域ｗｌ_１３ａとコンタクト領域ｗｌ_１３ｂはＹ方向に並んでいる。

フックアップ領域Ｒ_ＨＵ１４は、Ｘ方向に延伸する配線領域ｗｌ_１４ａと、Ｘ方向に延伸するコンタクト領域ｗｌ_１４ｂと、を備える。配線領域ｗｌ_１４ａとコンタクト領域ｗｌ_１４ｂはＹ方向に並んでいる。

［配線領域ｗｌ_１１ａ，ｗｌ_１２ａ，ｗｌ_１３ａ，ｗｌ_１４ａの構造］
フックアップ領域Ｒ_ＨＵ１１の配線領域ｗｌ_１１ａと、フックアップ領域Ｒ_ＨＵ１２の配線領域ｗｌ_１２ａは、Ｘ方向に連続しており、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。これら導電層１１０の一部は、ブロック間絶縁層ＳＴ及びブロック内絶縁層ｓｔに沿ってＸ方向に延伸している。

また、フックアップ領域Ｒ_ＨＵ１３の配線領域ｗｌ_１３ａと、フックアップ領域Ｒ_ＨＵ１４の配線領域ｗｌ_１４ａは、Ｘ方向に連続しており、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。これら導電層１１０の一部は、ブロック間絶縁層ＳＴ及びブロック内絶縁層ｓｔに沿ってＸ方向に延伸している。

このため、配線領域ｗｌ_１１ａ，ｗｌ_１２ａ及び配線領域ｗｌ_１３ａ，ｗｌ_１４ａに含まれる複数の導電層１１０は、各層ごとに、Ｘ方向に連続する。この結果、メモリホール領域Ｒ_ＭＨ１に含まれるＺ方向に並ぶ複数の導電層１１０と、メモリホール領域Ｒ_ＭＨ２に含まれるＺ方向に並ぶ複数の導電層１１０は、各層ごとに、配線領域ｗｌ_１１ａ，ｗｌ_１２ａ，ｗｌ_１３ａ，ｗｌ_１４ａに含まれるＺ方向に並ぶ複数の導電層１１０によって、電気的に接続されている。

［コンタクト領域ｗｌ_１１ｂの構造］
フックアップ領域Ｒ_ＨＵ１１のコンタクト領域ｗｌ_１１ｂ（図２８）は、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。Ｚ方向に並ぶ複数の導電層１１０の間には、絶縁層１０１が設けられている。しかも、コンタクト領域ｗｌ_１１ｂには、略階段状の構造が形成されている。即ち、図２９に示す様に、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１１のうちコンタクト領域ｗｌ_１１ｂに相当する部分には、Ｘ方向の他方側（図２９では右側）から一方側（図２９では左側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。

この略階段状の構造は、コンタクト領域ｗｌ_１１ｂ（図２８）において、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１１（図２９）に配置された第３層～第８層の導電層１１０等の一部を、エッチング等により除去して形成している。略階段状の構造を形成したことによる窪み部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５０が充填されている。

フックアップ領域Ｒ_ＨＵ１１のコンタクト領域ｗｌ_１１ｂ（図２８）には、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８が配置されている。コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８は、図２９に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０及びメモリセルアレイ層Ｌ_ＭＣＡ１中の絶縁層１５０を貫通し、その下端が、第２層，第４層，第６層，第８層の導電層１１０に接続されている。

尚、図２９に例示する断面において、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８は、メモリセルアレイ層Ｌ_ＭＣＡ１中の略階段状の構造に接続されている。従って、例えば、第２層の導電層１１０に接続されたコンタクトＣＣ２と、第３層～第８層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。一方、図２９に例示する断面において、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８は、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０及び絶縁層１０１を貫通している。従って、例えば、第２層の導電層１１０に接続されたコンタクトＣＣ２と、第９層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、絶縁層１０２の膜厚程度であり、比較的小さい。

［コンタクト領域ｗｌ_１２ｂの構造］
フックアップ領域Ｒ_ＨＵ１２のコンタクト領域ｗｌ_１２ｂ（図２８）は、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。しかも、コンタクト領域ｗｌ_１２ｂには、略階段状の構造が形成されている。即ち、図２９に示す様に、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１２のうちコンタクト領域ｗｌ_１２ｂに相当する部分には、Ｘ方向の一方側（図２９では左側）から他方側（図２９では右側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。

この略階段状の構造は、コンタクト領域ｗｌ_１２ｂ（図２８）において、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１２（図２９）に配置された第１１層～第１６層の導電層１１０等の一部を、エッチング等により除去して形成している。略階段状の構造を形成したことによる窪み部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５１が充填されている。

フックアップ領域Ｒ_ＨＵ１２のコンタクト領域ｗｌ_１２ｂ（図２８）には、コンタクトＣＣ１０，ＣＣ１２，ＣＣ１４，ＣＣ１６が配置されている。コンタクトＣＣ１０，ＣＣ１２，ＣＣ１４，ＣＣ１６は、図２９に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２中の絶縁層１５１を貫通し、その下端が、第１０層，第１２層，第１４層，第１６層の導電層１１０に接続されている。

尚、図２９に例示する断面において、コンタクトＣＣ１０，ＣＣ１２，ＣＣ１４，ＣＣ１６は、メモリセルアレイ層Ｌ_ＭＣＡ２中の略階段状の構造に接続されている。従って、例えば、第１０層の導電層１１０に接続されたコンタクトＣＣ１０と、第１１層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。

［コンタクト領域ｗｌ_１３ｂの構造］
フックアップ領域Ｒ_ＨＵ１３のコンタクト領域ｗｌ_１３ｂ（図２８）は、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。しかも、コンタクト領域ｗｌ_１３ｂには、略階段状の構造が形成されている。即ち、図３０に示す様に、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１３のうちコンタクト領域ｗｌ_１３ｂに相当する部分には、Ｘ方向の他方側（図３０では右側）から一方側（図３０では左側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。

この略階段状の構造は、コンタクト領域ｗｌ_１３ｂ（図２８）において、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１３（図３０）に配置された第１０層～第１６層の導電層１１０等の一部を、エッチング等により除去して形成している。略階段状の構造を形成したことによる窪み部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５２が充填されている。

フックアップ領域Ｒ_ＨＵ１３のコンタクト領域ｗｌ_１３ｂ（図２８）には、コンタクトＣＣ９，ＣＣ１１，ＣＣ１３，ＣＣ１５が配置されている。コンタクトＣＣ９，ＣＣ１１，ＣＣ１３，ＣＣ１５は、図３０に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２中の絶縁層１５２を貫通し、その下端が、第９層，第１１層，第１３層，第１５層の導電層１１０に接続されている。

尚、図３０に例示する断面において、コンタクトＣＣ９，ＣＣ１１，ＣＣ１３，ＣＣ１５は、メモリセルアレイ層Ｌ_ＭＣＡ２中の略階段状の構造に接続されている。従って、例えば、第９層の導電層１１０に接続されたコンタクトＣＣ９と、第１０層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。

［コンタクト領域ｗｌ_１４ｂの構造］
フックアップ領域Ｒ_ＨＵ１４のコンタクト領域ｗｌ_１４ｂ（図２８）は、Ｚ方向に並ぶ複数の導電層１１０の一部を含んでいる。しかも、コンタクト領域ｗｌ_１４ｂには、略階段状の構造が形成されている。即ち、図３０に示す様に、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１４のうちコンタクト領域ｗｌ_１４ｂに相当する部分には、Ｘ方向の一方側（図３０では左側）から他方側（図３０では右側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。

この略階段状の構造は、コンタクト領域ｗｌ_１４ｂ（図２８）において、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１４（図３０）に配置された第２層～第８層の導電層１１０等の一部を、エッチング等により除去して形成している。略階段状の構造を形成したことによる窪み部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５３が充填されている。

フックアップ領域Ｒ_ＨＵ１４のコンタクト領域ｗｌ_１４ｂ（図２８）には、コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７が配置されている。コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７は、図３０に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０及びメモリセルアレイ層Ｌ_ＭＣＡ１中の絶縁層１５３を貫通し、その下端が、第１層，第３層，第５層，第７層の導電層１１０に接続されている。

尚、図３０に例示する断面において、コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７は、メモリセルアレイ層Ｌ_ＭＣＡ１中の略階段状の構造に接続されている。従って、例えば、第１層の導電層１１０に接続されたコンタクトＣＣ１と、第２層～第８層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、少なくとも、絶縁層１０２の膜厚より大きい。一方、図３０に例示する断面において、コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７は、メモリセルアレイ層Ｌ_ＭＣＡ２中の複数の導電層１１０及び絶縁層１０１を貫通している。従って、例えば、第１層の導電層１１０に接続されたコンタクトＣＣ１と、第９層～第１６層の導電層１１０又はこれらの間に設けられた絶縁層１０１と、のＸ方向における距離は、絶縁層１０２の膜厚程度であり、比較的小さい。

［フックアップ領域Ｒ_ＨＵ３，Ｒ_ＨＵ４の配置］
図２８～図３０を参照して説明した様に、本実施形態においては、第１実施形態においてフックアップ領域Ｒ_ＨＵ３，Ｒ_ＨＵ４が設けられていた位置と対応する位置に、フックアップ領域Ｒ_ＨＵ１３，Ｒ_ＨＵ１４が設けられている。本実施形態に係る半導体記憶装置では、図示しない他の位置にフックアップ領域Ｒ_ＨＵ３，Ｒ_ＨＵ４が設けられている。例えば、フックアップ領域Ｒ_ＨＵ３，Ｒ_ＨＵ４は、メモリホール領域Ｒ_ＭＨ１とフックアップ領域Ｒ_ＨＵ１１との間、フックアップ領域Ｒ_ＨＵ１１とフックアップ領域Ｒ_ＨＵ１２との間、又は、フックアップ領域Ｒ_ＨＵ１２とメモリホール領域Ｒ_ＭＨ２との間に設けても良い。また、例えば、フックアップ領域Ｒ_ＨＵ３，Ｒ_ＨＵ４は、メモリホール領域Ｒ_ＭＨ１とフックアップ領域Ｒ_ＨＵ１３との間、フックアップ領域Ｒ_ＨＵ１３とフックアップ領域Ｒ_ＨＵ１４との間、又は、フックアップ領域Ｒ_ＨＵ１４とメモリホール領域Ｒ_ＭＨ２との間に設けても良い。

尚、第４実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置の様に、メモリセルアレイＭＣＡ（図１）を含むチップＣ_Ｍと、周辺回路ＰＣ（図１）を含むチップＣ_Ｐと、を貼り合わせて構成されるものであっても良い。

［第５実施形態］
次に、第５実施形態に係る半導体記憶装置の構成について、図面を参照して説明する。尚、以下の説明において、第４実施形態と同様な構成部分については、同一の符号を付し、説明を簡略ないし省略する。

図３１は、第５実施形態に係る半導体記憶装置の模式的な拡大平面図であり、図２のＡで示した部分の模式的な拡大図に相当するものであり、上層のメモリセルアレイ層中の構成を示している

図３１に示す様に、第５実施形態に係る半導体記憶装置は、コンタクト領域ｗｌ_１１ｂの代わりに、コンタクト領域ｗｌ_１１ｂ´を備えている。また、第５実施形態に係る半導体記憶装置は、コンタクト領域ｗｌ_１４ｂの代わりに、コンタクト領域ｗｌ_１４ｂ´を備えている。

メモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ｗｌ_１１ｂ´における構造は、第４実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ｗｌ_１１ｂにおける構造（図２９）と同様である。

メモリセルアレイ層Ｌ_ＭＣＡ２のコンタクト領域ｗｌ_１１ｂ´における構造は、第２実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ２のコンタクト領域ＣＲ３における構造（図２２）と同様である。

メモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ｗｌ_１４ｂ´における構造は、第４実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ１のコンタクト領域ｗｌ_１４ｂにおける構造（図３０）と同様である。

メモリセルアレイ層Ｌ_ＭＣＡ２のコンタクト領域ｗｌ_１４ｂ´における構造は、第２実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡ２のコンタクト領域ＣＲ３における構造（図２２）と同様である。

尚、第５実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置の様に、メモリセルアレイＭＣＡ（図１）を含むチップＣ_Ｍと、周辺回路ＰＣ（図１）を含むチップＣ_Ｐと、を貼り合わせて構成されるものであっても良い。

［その他の実施形態］
上述したように、各実施形態においては、メモリセルアレイ層のうち、コンタクトを配置するフックアップ領域等に、略階段状の構造を形成している。この略階段状の構造のパターンとしては種々の態様のものを採用することができる。

例えば、第４実施形態では、図２８～図３０に示すような略階段状の構造を採用したが、略階段状の構造はこれに限るものではない。

そこで、第４実施形態と同様に、フックアップ領域に配線領域とコンタクト領域を備えている他の実施形態において、他の態様の略階段状の構造が形成されているものを、図３２～図３４を参照して説明する。

図３２は、他の実施形態に係る半導体記憶装置の模式的な拡大平面図であり、図２のＡで示した部分の模式的な拡大図に相当するものであり、上層のメモリセルアレイ層中の構成を示している。図３３は、図３２に示す構造をＪ－Ｊ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図３４は、図３２に示す構造をＫ－Ｋ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

図３２に示すように、他の実施形態においても、Ｙ方向に複数のメモリブロックＢＬＫ（ＢＬＫ＿Ａ～ＢＫＬ＿Ｄ）が並んでおり、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間にはブロック間絶縁層ＳＴが備えられている。
尚、第４実施形態のメモリブロックＢＬＫ（図２８）は、ブロック内絶縁層ｓｔを有していたが、他の実施形態のメモリブロックＢＬＫ（図３２）は、ブロック内絶縁層を有していない。また、他の実施形態のメモリブロックＢＬＫ（図３２）のＹ方向幅は、第４実施形態のメモリブロックＢＬＫ（図２８）のＹ方向幅の半分程度になっている。

メモリブロックＢＬＫ＿Ｂでは、図３２及び図３３に示すように、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１１のうちコンタクト領域ｗｌ_１１ｂに相当する部分には、Ｘ方向の他方側（図３３では右側）から一方側（図では左側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。図３３のフックアップ領域Ｒ_ＨＵ１１に形成した略階段状の構造の段数は、図２９に示すものの段数の２倍になっている。このコンタクト領域ｗｌ_１１ｂには、８本のコンタクトＣＣ１～ＣＣ８が配置されている。

また、メモリブロックＢＬＫ＿Ｂでは、図３２及び図３３に示すように、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１２のうちコンタクト領域ｗｌ_１２ｂに相当する部分には、Ｘ方向の一方側（図３３では左側）から他方側（図では右側）に向かうに従い段階的に窪みが深くなる略階段状の構造が形成されている。図３３のフックアップ領域Ｒ_ＨＵ１２に形成した略階段状の構造の段数は、図２９に示すものの段数の２倍になっている。このコンタクト領域ｗｌ_１２ｂには、８本のコンタクトＣＣ９～ＣＣ１６が配置されている。

なお、メモリブロックＢＬＫ＿Ｄにおいても、メモリブロックＢＬＫ＿Ｂに形成したのと同様な略階段状の構造が形成されて、コンタクトＣＣ１～ＣＣ８，ＣＣ９～ＣＣ１６が配置されている。

メモリブロックＢＬＫ＿Ｃでは、図３２及び図３４に示すように、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１３のうちコンタクト領域ｗｌ_１３ｂに相当する部分には、図３３に示す、上層のメモリセルアレイ層Ｌ_ＭＣＡ２のフックアップ領域Ｒ_ＨＵ１２のうちコンタクト領域ｗｌ_１２ｂに相当する部分に形成された略階段状の構造と同様な、略階段状の構造が形成されている。

また、メモリブロックＢＬＫ＿Ｃでは、図３２及び図３４に示すように、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１４のうちコンタクト領域ｗｌ_１４ｂに相当する部分には、図３３に示す、下層のメモリセルアレイ層Ｌ_ＭＣＡ１のフックアップ領域Ｒ_ＨＵ１１のうちコンタクト領域ｗｌ_１１ｂに相当する部分に形成された略階段状の構造と同様な、略階段状の構造が形成されている。

なお、メモリブロックＢＬＫ＿Ａにおいても、メモリブロックＢＬＫ＿Ｃに形成したのと同様な略階段状の構造が形成されて、コンタクトＣＣ１～ＣＣ８，ＣＣ９～ＣＣ１６が配置されている。

前述した第１実施形態～第５実施形態においては、フックアップ領域にコンタクト領域が一つのみ設けられており、各コンタクト領域においてコンタクトＣＣがＸ方向に一列に並んでいる。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、第１実施形態～第５実施形態において、いずれかのフックアップ領域に、Ｙ方向に並ぶ２つのコンタクト領域を設けたり、いずれかのコンタクト領域においてコンタクトＣＣをＸ方向に二列に並べたりしても良い。

また、前述した第１実施形態～第５実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ２つのメモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２を備えていた。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、第１実施形態～第５実施形態に係る半導体記憶装置に、Ｚ方向に並ぶ３つ以上のメモリセルアレイ層を設けても良い。また、この様な場合には、各メモリセルアレイ層に対応するフックアップ領域（各メモリセルアレイ層に含まれる導電層１１０とコンタクトＣＣとの接続部）のＸ方向における位置を、３つ以上の位置に分散して配置しても良い。

［コンタクトＣＣと貫通コンタクトＣ４との結線状態の他の例］
図８において、コンタクトＣＣと貫通コンタクトＣ４とを結線する一例を示したが、結線状態は、これに限るものではない。

そこで、図３５～図４０を参照して、コンタクトＣＣと貫通コンタクトＣ４とを結線する他の一例を説明する。この例では、配線層Ｍ０の配線ｍ０と、配線層Ｍ１の配線ｍ１と、配線層Ｍ２の配線ｍ２を利用して結線を行う。

尚、理解を容易にするため、図３５ではコンタクトＣＣ及び貫通コンタクトＣ４の配置状態のみを示し、図３６では配線ｍ０による結線状態のみを示し、図３７では配線ｍ０と配線ｍ１による結線状態のみを示し、図３８では配線ｍ０と配線ｍ１と配線ｍ２による結線状態を示す。

尚、図３９は、図３８に示す構造をＬ－Ｌ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図であり、図４０は、図３８に示す構造をＭ－Ｍ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

例えば、図３５に示す様に、貫通コンタクト領域ＴＲ１０に、Ｘ方向に並ぶ複数の貫通コンタクトＣ４が一列配列されており、コンタクト領域ＣＲ１０に、Ｘ方向に並ぶ複数のコンタクトＣＣが２列配列されている場合における結線状態について説明する。

図３６に示す様に、貫通コンタクトＣ４の上方、及び、コンタクトＣＣの上方には、Ｘ方向に延びると共にＹ方向に並んだ複数の配線ｍ０が配置されている。所定の配線ｍ０の下面は、貫通コンタクトＣ４及びコンタクトＣＣの上端に接続されている。各配線ｍ０の上面のうち所定位置には、コンタクトｃｔ０が接続されている。

図３７に示す様に、配線ｍ０の上方には、Ｙ方向に延びると共にＸ方向に並んだ複数の配線ｍ１が配置されている。配線ｍ１の下面は、コンタクトｃｔ０（図３６）の上面に接続されており、配線ｍ１は、コンタクトｃｔ０を介して、配線ｍ０に電気的に接続されている。各配線ｍ１の上面のうち所定位置には、コンタクトｃｔ１が接続されている。

図３８に示す様に、配線ｍ１の上方には、Ｘ方向に延びると共にＹ方向に並んだ複数の配線ｍ２が配置されている。配線ｍ２の下面は、コンタクトｃｔ１（図３７）の上面に接続されており、配線ｍ２は、コンタクトｃｔ１を介して配線ｍ１に電気的に接続されている。

図３９及び図４０にも示す様に、配線ｍ０と配線ｍ１は、コンタクトｃｔ０を介して電気的に接続されており、配線ｍ１と配線ｍ２は、コンタクトｃｔ１を介して電気的に接続されている。

この結線では、Ｘ方向に延びる複数の配線ｍ０と、Ｘ方向に延びる複数の配線ｍ２の間に、Ｙ方向に延びる複数の配線ｍ１が配置されている。このため、Ｙ方向に離れているコンタクトＣＣと貫通コンタクトＣ４を電気的に容易に接続することができる。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…半導体基板、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、ＣＣ，ＣＣ１～ＣＣ１６…コンタクト

Claims (5)

1. 第１方向に順に並ぶ第１領域～第４領域を備える基板と、
   前記第１領域から前記第２領域にわたって前記第１方向に延伸し、前記基板の表面と交差する第２方向に並ぶ複数の第１導電層と、
   前記第４領域から前記第２領域にわたって前記第１方向に延伸し、前記第２方向に並ぶ複数の第２導電層と、
   前記第１領域から前記第３領域にわたって前記第１方向に延伸し、前記第２方向に並び、前記第２方向における位置が前記複数の第１導電層と異なる複数の第３導電層と、
   前記第４領域から前記第３領域にわたって前記第１方向に延伸し、前記第２方向に並び、前記第２方向における位置が前記複数の第２導電層と異なる複数の第４導電層と、
   前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層及び前記複数の第３導電層に対向する第１半導体柱と、
   前記第４領域に設けられ、前記第２方向に延伸し、前記複数の第２導電層及び前記複数の第４導電層に対向する第２半導体柱と、
   前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層の前記第１方向の端部に接続された複数の第１コンタクトと、
   前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第２導電層の前記第１方向の端部に接続された複数の第２コンタクトと、
   前記第３領域に設けられ、前記第２方向に延伸し、前記複数の第３導電層の前記第１方向の端部に接続された複数の第３コンタクトと、
   前記第３領域に設けられ、前記第２方向に延伸し、前記複数の第４導電層の前記第１方向の端部に接続された複数の第４コンタクトと、
   前記第２領域に設けられ、前記複数の第１コンタクト及び前記複数の第２コンタクトに電気的に接続された複数の第１配線と、
   前記第３領域に設けられ、前記複数の第３コンタクト及び前記複数の第４コンタクトに電気的に接続された複数の第２配線と
   を備える半導体記憶装置。
2. 前記複数の第１導電層と交互に前記第２方向に並ぶ複数の第１絶縁層と、
   前記複数の第２導電層と交互に前記第２方向に並ぶ複数の第２絶縁層と、
   前記複数の第３導電層と交互に前記第２方向に並ぶ複数の第３絶縁層と、
   前記複数の第４導電層と交互に前記第２方向に並ぶ複数の第４絶縁層と
   を備え、
   前記第１方向及び前記第２方向に延伸し、前記複数の第１コンタクトの少なくとも一つを含む第１の断面において、
   前記複数の第１コンタクトのうちの一つである第５コンタクトは、前記複数の第３絶縁層を貫通して前記第２方向に延伸し、
   前記複数の第３導電層に近い位置に設けられた前記第１導電層ほど、前記第１方向における前記第５コンタクトまでの距離が大きい
   請求項１記載の半導体記憶装置。
3. 前記第５コンタクトは、前記複数の第３絶縁層の少なくとも一つと接している
   請求項２記載の半導体記憶装置。
4. 第１方向に順に並ぶ第１領域～第４領域を備える基板と、
   前記第１領域から前記第４領域にわたって前記第１方向に延伸し、前記基板の表面と交差する第２方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、
   前記第１領域から前記第４領域にわたって前記第１方向に延伸し、前記第２方向に交互に並び、前記第２方向における位置が前記複数の第１導電層と異なる複数の第２導電層及び複数の第２絶縁層と、
   前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層に対向する第１半導体柱と、
   前記第４領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層に対向する第２半導体柱と、
   前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層に接続された複数の第１コンタクトと、
   前記第３領域に設けられ、前記第２方向に延伸し、前記複数の第２導電層に接続された複数の第２コンタクトと
   を備え、
   前記複数の第１コンタクトのうちの一つである第３コンタクトは、前記複数の第１絶縁層を貫通して前記第２方向に延伸し、
   前記第１方向及び前記第２方向に延伸し前記第３コンタクトを含む第１の断面において、前記複数の第２導電層に近い位置に設けられた前記第１導電層ほど、前記第１方向における前記第３コンタクトまでの距離が大きい
   半導体記憶装置。
5. 前記第３コンタクトは、前記複数の第２絶縁層の少なくとも一つと接している
   請求項４記載の半導体記憶装置。

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