TWI776390B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種能夠妥善地製造之半導體記憶裝置。  實施方式之半導體記憶裝置具有：基板，其具備沿第1方向排列之第1區域～第4區域；第1導電層，其自第1區域至第2區域；第2導電層，其自第4區域至第2區域；第3導電層，其自第1區域至第3區域；及第4導電層，其自第4區域至第3區域。且具有：第1半導體柱，其於第1區域與第1及第3導電層對向；及第2半導體柱，其於第4區域與第2及第4導電層對向。且具備：第1接點，其於第2區域連接於第1導電層；第2接點，其於第2區域連接於第2導電層；第3接點，其於第3區域連接於第3導電層；第4接點，其於第3區域連接於第4導電層；第1配線，其於第2區域電性連接於第1接點及第2接點；及第2配線，其於第3區域電性連接於第3接點及第4接點。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：半導體基板；複數個導電層，其等沿與半導體基板之表面交叉之方向積層；半導體柱，其沿與半導體基板之表面交叉之方向延伸且與該等複數個導電層對向；及閘極絕緣膜，其設置於導電層與半導體柱之間。
實施方式提供一種能夠較佳地製造之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：基板，其具備依序排列於第1方向上之第1區域～第4區域；複數個第1導電層，其等自第1區域沿第1方向延伸至第2區域，且沿與基板之表面交叉之第2方向排列；複數個第2導電層，其等自第4區域沿第1方向延伸至第2區域，且沿第2方向排列；複數個第3導電層，其等自第1區域沿第1方向延伸至第3區域，沿第2方向排列，且第2方向上之位置與複數個第1導電層不同；複數個第4導電層，其等自第4區域沿第1方向延伸至第3區域，沿第2方向排列，且第2方向上之位置與複數個第2導電層不同；第1半導體柱，其設置於第1區域，沿第2方向延伸，且與複數個第1導電層及複數個第3導電層對向；第2半導體柱，其設置於第4區域，沿第2方向延伸，且與複數個第2導電層及複數個第4導電層對向；複數個第1接點，其等設置於第2區域，沿第2方向延伸，且連接於複數個第1導電層之第1方向之端部；複數個第2接點，其等設置於第2區域，沿第2方向延伸，且連接於複數個第2導電層之第1方向之端部；複數個第3接點，其等設置於第3區域，沿第2方向延伸，且連接於複數個第3導電層之第1方向之端部；複數個第4接點，其等設置於第3區域，沿第2方向延伸，且連接於複數個第4導電層之第1方向之端部；複數條第1配線，其等設置於第2區域，且電性連接於複數個第1接點及複數個第2接點；及複數條第2配線，其等設置於第3區域，且電性連接於複數個第3接點及複數個第4接點。
一實施方式之半導體記憶裝置具備：基板，其具備依序排列於第1方向上之第1區域～第4區域；複數個第1導電層及複數個第1絕緣層，其等自第1區域沿第1方向延伸至第4區域，且交替地排列於與基板之表面交叉之第2方向上；複數個第2導電層及複數個第2絕緣層，其等自第1區域沿第1方向延伸至第4區域，交替地排列於第2方向上，且第2方向上之位置與複數個第1導電層不同；第1半導體柱，其設置於第1區域，沿第2方向延伸，且與複數個第1導電層及複數個第2導電層對向；第2半導體柱，其設置於第4區域，沿第2方向延伸，且與複數個第1導電層及複數個第2導電層對向；複數個第1接點，其設置於第2區域，沿第2方向延伸，且連接於複數個第1導電層；及複數個第2接點，其等設置於第3區域，沿第2方向延伸，且連接於複數個第2導電層。複數個第1接點中之一個即第3接點，貫通複數個第1絕緣層並沿第2方向延伸。於沿第1方向及第2方向延伸且包含第3接點之第1剖面中，設置於越靠近複數個第2導電層之位置之第1導電層，第1方向上之與第3接點之距離越大。
接下來，參照圖式對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式僅為一例，並不意圖限定本發明而表示。
又，本說明書中，將平行於半導體基板之表面之特定方向稱為X方向，將平行於半導體基板之表面且與X方向垂直之方向稱為Y方向，將相對於半導體基板之表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定平面之方向稱為第1方向，將沿著該特定平面且與第1方向交叉之方向稱為第2方向，將與該特定平面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一個對應，亦可不對應。
又，本說明書中，「上」或「下」等表達以半導體基板為基準。例如，將沿著Z方向遠離半導體基板之方向稱為上，將沿著Z方向靠近半導體基板之方向稱為下。又，當針對某個構成提及下表面或下端部時，指該構成之半導體基板側之面或端部，當提及上表面或上端部時，指該構成之與半導體基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。再者，關於設置2個以上之半導體基板之構成，可將任一個半導體基板作為基準。
又，本說明書中，當提及第1構成「電性連接」於第2構成時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等而連接於第2構成。例如，將3個電晶體串聯連接時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，當提及第2構成與第3構成之「間連接有」第1構成時，有時指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成與第3構成之電流路徑中。
又，本說明書中，當提及電路等使2條配線等「導通」時，例如有時指該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑中，且該電晶體等為接通狀態。
[第1實施方式]
[整體構成]
以下，參照圖式，對第1實施方式之半導體記憶裝置之構成進行說明。再者，以下之圖式係模式性之圖，為了便於說明，有時省略一部分構成。
[等效電路]
圖1係表示第1實施方式之半導體記憶裝置之構成之模式性等效電路圖。
第1實施方式之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶區塊BLK。該等複數個記憶區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
第1實施方式之記憶胞MC係閘極絕緣膜中包含電荷儲存膜之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通連接於1個記憶區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)係場效型電晶體。於選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。汲極側選擇閘極線SGD對應於串單元SU而設置，且共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於1個記憶區塊BLK中之所有記憶體串MS。
周邊電路PC具備：動作電壓產生電路21，其產生動作電壓；位址解碼器22，其對位址資料進行解碼；區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓；感測放大器模組25，其連接於位元線BL；及定序器26，其對該等進行控制。
動作電壓產生電路21具備複數個動作電壓輸出端子31。動作電壓產生電路21例如包含調節器等降壓電路及電荷泵電路等升壓電路。動作電壓產生電路21例如根據來自定序器26之控制信號，產生於對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之複數種動作電壓，並同時輸出至複數個動作電壓輸出端子31。自動作電壓輸出端子31輸出之動作電壓根據來自定序器26之控制信號適當調整。
位址解碼器22具備複數條區塊選擇線BLKSEL及複數條電壓選擇線33。位址解碼器22例如根據來自定序器26之控制信號，依次參照位址暫存器之位址資料，並對該位址資料進行解碼，使對應位址資料之區塊驅動電晶體35及電壓選擇電晶體37為接通狀態，使除此以外之區塊驅動電晶體35及電壓選擇電晶體37為斷開狀態。例如，將對應位址資料之區塊選擇線BLKSEL及電壓選擇線33之電壓設為“H(High，高)”狀態，將除此以外之電壓設為“L(Low，低)”狀態。再者，於使用P通道型電晶體而並非N通道型之情形時，對該等配線施加相反之電壓。
再者，於圖示之例中，於位址解碼器22中，每1個記憶區塊BLK各設置有1條區塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可每2個以上之記憶區塊BLK各配備1條區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊驅動電晶體35。區塊驅動電晶體35例如係場效型耐壓電晶體。區塊驅動電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極電極分別經由配線CG及電壓選擇電路24而電性連接於動作電壓輸出端子31。閘極電極共通連接於對應之區塊選擇線BLKSEL。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS)與接地電壓供給端子之間之場效型耐壓電晶體。該等複數個電晶體使非選擇記憶區塊BLK中包含之選擇閘極線(SGD、SGS)與接地電壓供給端子導通。再者，非選擇記憶區塊BLK中包含之複數條字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如係場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23而電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之動作電壓輸出端子31。閘極電極分別連接於對應之電壓選擇線33。
感測放大器模組25連接於複數條位元線BL。感測放大器模組25例如具備與位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備：箝位電晶體，其基於動作電壓產生電路21中所產生之電壓對位元線BL進行充電；感測電晶體，其感測位元線BL之電壓或電流；及複數個鎖存電路，其等保持該感測電晶體之輸出信號或寫入資料等。
定序器26根據所輸入之命令及半導體記憶裝置之狀態，對動作電壓產生電路21、位址解碼器22及感測放大器模組25輸出控制信號。例如，定序器26根據時鐘信號依次參照指令暫存器之指令資料，對該指令資料進行解碼，並輸出至動作電壓產生電路21、位址解碼器22及感測放大器模組25。
[構造]
圖2係第1實施方式之半導體記憶裝置之模式性俯視圖。圖3係圖2之A所示之部分之模式性放大圖，表示上層記憶胞陣列層中之構成。圖4係將圖3所示之構造沿著B-B'線切斷並沿箭頭方向觀察所得之模式性剖視圖。圖5係將圖3所示之構造沿著C-C'線切斷並沿箭頭方向觀察所得之模式性剖視圖。圖6係將圖3所示之構造沿著D-D'線切斷並沿箭頭方向觀察所得之模式性剖視圖。圖7係圖6之E所示之部分之模式性放大圖。
第1實施方式之半導體記憶裝置例如如圖2所示，具備半導體基板100。於圖示之例中，於半導體基板100中設置有沿X方向及Y方向排列之4個記憶胞陣列MCA。
例如如圖4及圖5所示，第1實施方式之半導體記憶裝置具備半導體基板100、設置於半導體基板100上之電晶體層L TR、設置於電晶體層L TR之上方之配線層D0、設置於配線層D0之上方之配線層D1、設置於配線層D1之上方之配線層D2、設置於配線層D2之上方之下層記憶胞陣列層L MCA1、設置於記憶胞陣列層L MCA1之上方之上層記憶胞陣列層L MCA2、設置於記憶胞陣列層L MCA2之上方之配線層M0、設置於配線層M0之上方之配線層M1、及設置於配線層M1之上方之配線層M2。
[半導體基板100之構造]
半導體基板100例如係包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如如圖4及圖5所示，於半導體基板100之表面設置有半導體基板區域100S及絕緣區域100I。
[電晶體層L TR之構造]
例如如圖4及圖5所示，於半導體基板100之上表面，介隔未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中包含之複數個電極gc分別連接於接點CS。
半導體基板100之半導體基板區域100S作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一電極等發揮功能。
配線層GC中包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
接點CS沿Z方向延伸，且於下端與半導體基板100或電極gc之上表面相接。於接點CS與半導體基板100之連接部分設置有含有N型雜質或P型雜質之雜質區域。接點CS例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造]
例如如圖4及圖5所示，配線層D0、D1、D2中包含之複數條配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層D0、D1、D2分別包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[記憶胞陣列層L MCA1、L MCA2之構造]
如圖3所示，記憶胞陣列層L MCA1、L MCA2具備沿Y方向排列之複數個記憶區塊BLK、及設置於在Y方向上相鄰之2個記憶區塊BLK之間之氧化矽(SiO 2)等區塊間絕緣層ST。
記憶區塊BLK被沿X方向延伸之氧化矽(SiO 2)等區塊內絕緣層st分隔成沿Y方向排列之2個區域。該等2個區域中之一者具備沿X方向延伸且沿X方向排列之2個記憶體孔區域R MH1、R MH2、以及設置於其等之間之接線區域R HU1及接線區域R HU2。又，該等2個區域中之另一者具備沿X方向延伸且沿X方向排列之2個記憶體孔區域R MH1、R MH2、以及設置於其等之間之接線區域R HU3及接線區域R HU4。再者，區塊內絕緣層st具有複數個缺口部st'。因此，記憶區塊BLK中之一部分構成於沿Y方向排列之2個區域之間，經由該缺口部st'而電性連接。
記憶體孔區域R MH1、R MH2分別具備沿Y方向排列之複數個串單元SU、及設置於在Y方向上相鄰之2個串單元SU之間之氧化矽(SiO 2)等串單元間絕緣層SHE(圖6)。
[記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH1、R MH2之構造]
記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH1、R MH2(圖3、圖4、圖5)例如如圖6所示，具備：複數個導電層110，其等沿Z方向排列；複數個半導體柱120，其等沿Z方向延伸；及複數個閘極絕緣膜130，其等分別設置於複數個導電層110與複數個半導體柱120之間。
導電層110係沿X方向延伸之大致板狀之導電層。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，於導電層111與導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
於導電層111之下方設置有導電層112。導電層112具備：半導體層113，其與半導體柱120之下端接合；及導電層114，其與半導體層113之下表面相接。半導體層113例如亦可包含含有磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等。導電層114例如亦可包含鎢(W)等金屬、矽化鎢等導電層或其他導電層。又，於導電層112與導電層111之間設置有氧化矽(SiO 2)等絕緣層101。
導電層112作為源極線SL(圖1)發揮功能。
導電層111作為源極側選擇閘極線SGS(圖1)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。導電層111針對每一個記憶區塊BLK電性獨立。
又，複數個導電層110中，位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖1)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110針對每一個記憶區塊BLK電性獨立。
又，位於上述導電層110上方之複數個導電層110作為字元線WL(圖1)及與其連接之複數個記憶胞MC(圖1)之閘極電極發揮功能。該等複數個導電層110分別針對每一個記憶區塊BLK電性獨立。
又，位於上述導電層110上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。該等複數個導電層110分別針對每一個串單元SU電性獨立。
半導體柱120於X方向及Y方向上以特定圖案排列。半導體柱120作為1個記憶體串MS(圖1)中包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體柱120例如係多晶矽(Si)等半導體層。半導體柱120例如如圖6所示，具有大致有底圓筒狀之形狀，且於中心部分設置有氧化矽等絕緣層125。
例如如圖6所示，半導體柱120具備包含於記憶胞陣列層L MCA1中之半導體區域120 L、及包含於記憶胞陣列層L MCA2中之半導體區域120 U。又，半導體柱120具備：半導體區域120 J，其設置於半導體區域120 L與半導體區域120 U之間；雜質區域122，其設置於半導體區域120 L之下方；及雜質區域121，其設置於半導體區域120 U之上方。
半導體區域120 L係沿Z方向延伸之大致圓筒狀之區域。半導體區域120 L之外周面由分別包含於記憶胞陣列層L MCA1中之複數個導電層110及導電層111包圍，且與該等複數個導電層110及導電層111對向。
半導體區域120 U係沿Z方向延伸之大致圓筒狀之區域。半導體區域120 U之外周面由分別包含於記憶胞陣列層L MCA2中之複數個導電層110包圍，且與該等複數個導電層110對向。再者，半導體區域120 U之X方向之寬度及Y方向之寬度與半導體區域120 L之X方向之寬度及Y方向之寬度為相同程度。
半導體區域120 J設置於分別包含於記憶胞陣列層L MCA1中之複數個導電層110之上方，且設置於包含於記憶胞陣列層L MCA2中之複數個導電層110之下方。半導體區域120 J之X方向之寬度及Y方向之寬度較半導體區域120 L之X方向之寬度及Y方向之寬度大，且較半導體區域120 U之X方向之寬度及Y方向之寬度大。
雜質區域122與上述導電層112之半導體層113接合。雜質區域122例如含有磷(P)等N型雜質或硼(B)等P型雜質。雜質區域122之外周面由導電層111包圍，且與導電層111對向。
雜質區域121例如含有磷(P)等N型雜質。雜質區域121經由接點Ch等而連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130例如如圖7所示，具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽(SiO 2)等絕緣膜。電荷儲存膜132例如係氮化矽(Si 3N 4)等能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面沿Z方向延伸。
再者，圖7中示出閘極絕緣膜130具備氮化矽等電荷儲存膜132之例。然而，閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等之浮閘。
[記憶胞陣列層L MCA1、L MCA2之接線區域R HU1、R HU2、R HU3、R HU4之構造]
例如如圖4及圖5所示，於記憶胞陣列層L MCA1、L MCA2之各接線區域R HU1、R HU2、R HU3、R HU4，與記憶體孔區域R MH1、R MH2同樣地，於Z方向上排列有複數個導電層110。導電層110之層數實際有例如幾十層至一百幾十層，但於圖4及圖5中，為了容易理解，圖示出於記憶胞陣列層L MCA1、L MCA2中分別具備8層導電層110之狀態。此處，將記憶胞陣列層L MCA1中配置之8層導電層110自下層至上層依序稱為第1層～第8層導電層110，將記憶胞陣列層L MCA2中配置之8層導電層110自下層至上層依序稱為第9層～第16層導電層110。
[記憶胞陣列層L MCA1、L MCA2之接線區域R HU1之構造]
例如如圖4所示，於下層記憶胞陣列層L MCA1之接線區域R HU1中形成有大致階梯狀構造。該大致階梯狀構造構成為如下。即，於下層記憶胞陣列層L MCA1之接線區域R HU1中，沿X方向延伸之例如第1層～第8層導電層110沿Z方向排列。於第1層～第8層導電層110之間設置有絕緣層101。此時，第1層導電層110於X方向上連續，但第2層～第8層導電層110於X方向之中途物理性地分離。即，於接線區域R HU1中，設置有自記憶體孔區域R MH1沿X方向延伸至記憶體孔區域R MH2之第1層導電層110之一部分、自記憶體孔區域R MH1沿X方向延伸至接線區域R HU1之第2層～第8層導電層110之X方向上之端部、及自記憶體孔區域R MH2沿X方向延伸至接線區域R HU1之第2層～第8層導電層110之X方向上之端部。又，第2層～第8層導電層110中，設置於X方向之一側(圖4中之左側)之導電層之X方向之端部係設置於越下方之導電層距離記憶體孔區域R MH1越遠，設置於越上方之導電層距離記憶體孔區域R MH1越近。又，第2層～第8層導電層110中，設置於X方向之另一側(圖4中之右側)之導電層之X方向之端部係設置於越下方之導電層距離記憶體孔區域R MH2越遠，設置於越上方之導電層距離記憶體孔區域R MH2越近。因此，隨著自第2層朝向第8層導電層110(隨著朝向Z方向上方)，設置於X方向之一側(圖4中之左側)之導電層110與設置於X方向之另一側(圖4中之右側)之導電層110之相隔距離階段性地變大。又，第2層至第8層導電層110之相隔距離之中央位置於X方向上一致。以此方式形成呈V字狀凹陷之大致階梯狀構造。於呈V字狀凹陷之部分填充有氧化矽(SiO 2)等絕緣層140。
又，例如如圖4所示，於上層記憶胞陣列層L MCA2之接線區域R HU1中，沿Z方向排列有複數個沿X方向延伸之導電層110。於沿Z方向排列之複數個導電層110之間設置有絕緣層101。
又，例如如圖4所示，於記憶胞陣列層L MCA1、L MCA2之接線區域R HU1中，設置有沿X方向排列之複數個接點CC。該等複數個接點CC沿Z方向延伸，貫通記憶胞陣列層L MCA2中之複數個導電層110，並且貫通記憶胞陣列層L MCA1之大致階梯狀構造中所填充之絕緣層140，且於下端與記憶胞陣列層L MCA1之各導電層110相接。各接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。再者，於各接點CC之外周面設置有氧化矽(SiO 2)等絕緣層102。
再者，於圖4所例示之剖面中，接點CC連接於記憶胞陣列層L MCA1中之大致階梯狀構造。因此，例如，連接於第1層導電層110之接點CC與第2層～第8層導電層110或設置於其等之間之絕緣層101於X方向上之距離至少大於絕緣層102之膜厚。另一方面，於圖4所例示之剖面中，接點CC貫通記憶胞陣列層L MCA2中之複數個導電層110及絕緣層101。因此，例如，連接於第1層導電層110之接點CC與第9層～第16層導電層110或設置於其等之間之絕緣層101於X方向上之距離約為絕緣層102之膜厚，相對較小。
再者，於圖3所示之例中，設置於接線區域R HU1之複數個接點CC沿X方向排成一排。以下，有時將接線區域R HU1中之此種區域稱為接點區域CR1。
[記憶胞陣列層L MCA1、L MCA2之接線區域R HU2之構造]
例如如圖4所示，於下層記憶胞陣列層L MCA1之接線區域R HU2中，沿Z方向排列有複數個沿X方向延伸之導電層110。於沿Z方向排列之複數個導電層110之間設置有絕緣層101。
又，例如如圖4所示，於上層記憶胞陣列層L MCA2之接線區域R HU2中形成有大致階梯狀構造。該大致階梯狀構造構成為如下。即，於上層記憶胞陣列層L MCA2之接線區域R HU2中，沿X方向延伸之例如第9層～第16層導電層110沿Z方向排列。於第9層～第16層導電層110之間設置有絕緣層101。此時，第9層導電層110於X方向上連續，但第10層～第16層導電層110於X方向之中途物理性地分離。即，於接線區域R HU2中，設置有自記憶體孔區域R MH1沿X方向延伸至記憶體孔區域R MH2之第9層導電層110之一部分、自記憶體孔區域R MH1沿X方向延伸至接線區域R HU2之第10層～第16層導電層110之X方向上之端部、及自記憶體孔區域R MH2沿X方向延伸至接線區域R HU2之第10層～第16層導電層110之X方向上之端部。又，第10層～第16層導電層110中，設置於X方向之一側(圖4中之左側)之導電層之X方向之端部係設置於越下方之導電層距離記憶體孔區域R MH1越遠，設置於越上方之導電層距離記憶體孔區域R MH1越近。又，第10層～第16層導電層110中，設置於X方向之另一側(圖4中之右側)之導電層之X方向之端部係設置於越下方之導電層距離記憶體孔區域R MH2越遠，設置於越上方之導電層距離記憶體孔區域R MH2越近。因此，隨著自第10層朝向第16層導電層110(隨著朝向Z方向上方)，設置於X方向之一側(圖4中之左側)之導電層110與設置於X方向之另一側(圖4中之右側)之導電層110之相隔距離階段性地變大。又，第10層至第16層導電層110之相隔距離之中央位置於X方向上一致。以此方式形成呈V字狀凹陷之大致階梯狀構造。於呈V字狀凹陷之部分填充有氧化矽(SiO 2)等絕緣層141。
又，例如如圖4所示，於記憶胞陣列層L MCA2之接線區域R HU2中設置有沿X方向排列之複數個接點CC。該等複數個接點CC沿Z方向延伸，貫通記憶胞陣列層L MCA2之大致階梯狀構造中所填充之絕緣層141，且於下端與記憶胞陣列層L MCA2之各導電層110相接。各接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。再者，於各接點CC之外周面設置有氧化矽(SiO 2)等絕緣層102。
再者，於圖4所例示之剖面中，接點CC連接於記憶胞陣列層L MCA2中之大致階梯狀構造。因此，例如，連接於第9層導電層110之接點CC，與第10層～第16層導電層110或設置於其等之間之絕緣層101，於X方向上之距離至少大於絕緣層102之膜厚。
再者，於圖3所示之例中，設置於接線區域R HU2之複數個接點CC，沿X方向排成一排。以下，有時將接線區域R HU2中之此種區域稱為接點區域CR2。
[記憶胞陣列層L MCA1、L MCA2之接線區域R HU3之構造]
例如如圖5所示，於記憶胞陣列層L MCA1、L MCA2之接線區域R HU3中，設置有沿X方向排列之複數個貫通接點C4。該等複數個貫通接點C4沿Z方向延伸，且貫通記憶胞陣列層L MCA1、L MCA2中之複數個導電層110。各貫通接點C4於上端與配線層M0中之配線m0連接，且於下端與配線層D2中之配線d2連接。各貫通接點C4亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，各貫通接點C4經由氧化矽(SiO 2)等絕緣層103而與導電層110電性絕緣。
再者，於圖3所示之例中，設置於接線區域R HU3之複數個貫通接點C4，沿X方向排成一排。以下，有時將接線區域R HU3中之此種區域稱為貫通接點區域TR1。
[記憶胞陣列層L MCA1、L MCA2之接線區域R HU4之構造]
例如如圖5所示，於記憶胞陣列層L MCA1、L MCA2之接線區域R HU4中，設置有沿X方向排列之複數個貫通接點C4。該等複數個貫通接點C4沿Z方向延伸，且貫通記憶胞陣列層L MCA1、L MCA2中之複數個導電層110。各貫通接點C4於上端與配線層M0中之配線m0連接，且於下端與配線層D2中之配線d2連接。各貫通接點C4亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，各貫通接點C4經由氧化矽(SiO 2)等絕緣層103而與導電層110電性絕緣。
再者，於圖3所示之例中，設置於接線區域R HU4之複數個貫通接點C4，沿X方向排成一排。以下，有時將接線區域R HU4中之此種區域稱為貫通接點區域TR2。
[配線層M0、M1、M2之構造]
例如如圖4及圖5所示，配線層M0、M1、M2中包含之複數條配線，電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層M0分別包含複數條配線m0。該等複數條配線m0例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。再者，複數條配線m0中之一部分作為位元線BL發揮功能。
配線層M1分別包含複數條配線m1。該等複數條配線m1例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
配線層M2分別包含複數條配線m2。該等複數條配線m2例如亦可包含氮化鈦(TiN)等障壁導電膜及鋁(Al)等金屬膜之積層膜等。
此處，例如如圖3所示，於2個記憶體孔區域R MH1、R MH2之間，沿X方向排列地設置有2個線連接區域CNR1、CNR2。
線連接區域CNR1係包含用於將設置於接點區域CR1之接點CC、與設置於貫通接點區域TR1之貫通接點C4線連接，或將設置於接點區域CR1之特定接點CC彼此線連接之配線m0、m1(圖4、圖5)的區域。該線連接區域CNR1設置於自Z方向觀察時與接點區域CR1及貫通接點區域TR1重疊之區域。
線連接區域CNR2係包含用以將設置於接點區域CR2之接點CC與設置於貫通接點區域TR2之貫通接點C4線連接或將設置於接點區域CR2之特定接點CC彼此線連接之配線m0、m1(圖4、圖5)的區域。該線連接區域CNR2設置於自Z方向觀察時與接點區域CR2及貫通接點區域TR2重疊之區域。
接下來，例如參照圖8對在圖3之線連接區域CNR1中將接點CC與貫通接點C4線連接之一例進行說明。再者，圖8模式性地表示線連接狀態，作為具體之線連接狀態，可採用各種態樣之線連接狀態。又，圖8中，將15條接點CC分別稱為接點CC-1～CC-15而進行說明。又，將8條貫通接點C4稱為貫通接點C4-1～C4-8而進行說明。進而，關於配線m0、m1，亦以適當標註了用以區分各配線之數位之狀態進行說明。
在連接於第8層導電層110之接點CC-1之上端、及連接於第8層導電層110之接點CC-15之上端連接有沿X方向延伸之配線m0-1。同樣地，在連接於第7層～第2層導電層110之接點CC-2～CC-7、及連接於第7層～第2層導電層110之接點CC-14～CC-9分別連接有沿X方向延伸之配線m0-2～m0-7。在連接於第1層導電層110之接點CC-8之上端連接有配線m0-8。
在設置於貫通接點區域TR1之貫通接點C4-1～C4-8之上端分別連接有配線m0-41～m0-48。
於配線m0-1與配線m0-41連接有沿Y方向延伸之配線m1-1。同樣地，於配線m0-2～m0-7與配線m0-42～m0-48分別連接有沿Y方向延伸之配線m1-2～m1-7。
由於成為此種構成，故例如電晶體層L TR(圖4、圖5)之動作電壓產生電路21(圖1)所產生之動作電壓經由貫通接點C4-1～C4-8、圖8所示之利用各配線之線連接、及接點CC1～CC15而個別地供給至下層記憶胞陣列層L MCA1之第1層～第8層之各導電層110。
圖3之線連接區域CNR2中之接點區域CR2之接點CC與貫通接點區域TR2之貫通接點C4之線連接例如亦可採用與圖8所示之線連接狀態同樣之線連接。
藉由進行此種線連接，例如，電晶體層L TR(圖4、圖5)之動作電壓產生電路21(圖1)所產生之動作電壓經由設置於貫通接點區域TR2之各貫通接點C4、例如與圖8所示之利用各配線之線連接同等之線連接、及設置於接點區域CR2之各接點CC而個別地供給至上層記憶胞陣列層L MCA2之第9層～第16層之各導電層110。
[製造方法]
接下來，參照作為模式性X-Z剖面之圖9～圖16，對第1實施方式之半導體記憶裝置之製造方法之一部分進行說明。
[準備步驟]
於該製造方法中，首先，於半導體基板100上形成電晶體層L TR及配線層D0、D1、D2(圖4、圖5)。又，於配線層D2之上表面形成絕緣層，於該絕緣層之上表面形成導電層112，於導電層112之上方形成導電層111(圖6)。
[第1步驟：圖9]
參照圖9對第1步驟進行說明。
於第1步驟中，首先，於導電層111(圖6)上交替地形成複數個絕緣層101及複數個犧牲層110A。犧牲層110A例如包含氮化矽(SiN)。該工序例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等進行。
繼而，於接線區域R HU1中，將絕緣層101及犧牲層110A之一部分去除，形成呈V字狀凹陷之大致階梯狀構造。該工序藉由在交替地形成之絕緣層101及犧牲層110A之上表面形成抗蝕劑，重複進行絕緣層101之局部去除、犧牲層110A之局部去除、及抗蝕劑之局部去除而進行。將絕緣層101、犧牲層110A及抗蝕劑去除之工序例如藉由濕式蝕刻或RIE(Reactive Ion Etching，反應式離子蝕刻)等乾式蝕刻(以下，有時稱為「蝕刻等」)進行。
形成呈V字狀凹陷之大致階梯狀構造之後，於大致階梯狀構造之上表面及側面、以及最上層犧牲層110A之上表面形成蝕刻終止層115。蝕刻終止層115例如包含氮化矽(SiN)。該工序例如藉由減壓CVD(Low-Pressure Chemical Vapor Deposition，低壓化學氣相沈積)等進行。
[第2步驟：圖10]
參照圖10對第2步驟進行說明。
於第2步驟中，首先，將形成於最上層犧牲層110A之上表面及側面之多餘之蝕刻終止層115去除。該工序例如藉由蝕刻等進行。
繼而，將複數個犧牲層110A中之最上層之1層去除。又，將最上層犧牲層110A去除之後，將複數個絕緣層101中之最上層絕緣層101之表面部分以根據需要之厚度去除。該工序例如藉由化學機械研磨(CMP：chemical mechanical polishing)等進行。
[第3步驟：圖11]
參照圖11對第3步驟進行說明。
於第3步驟中，首先，向呈V字狀凹陷之大致階梯狀構造及最上層絕緣層101之上表面填充絕緣層140。絕緣層140例如包含氧化矽(SiO 2)。該工序例如藉由CVD等進行。
繼而，對絕緣層140之上表面進行研磨而使其平坦化。該工序例如藉由CMP等進行。
繼而，於記憶體孔區域R MH1及記憶體孔區域R MH2形成複數個記憶體孔MH L。記憶體孔MH L沿Z方向延伸，且貫通絕緣層101及犧牲層110A。記憶體孔MH L之形成例如藉由RIE等進行。
繼而，向記憶體孔MH L之內部填充非晶矽120A。該工序例如藉由CVD等方法進行。再者，於該工序中，亦可於填充非晶矽120A之前，於記憶體孔MH L之內周面形成氧化矽(SiO 2)、氮化矽(SiN)等絕緣膜。
[第4步驟：圖12]
參照圖12對第4步驟進行說明。
於第4步驟中，於絕緣層140之上方之部分實施與上述第1步驟～第3步驟中進行之製造方法大致相同之製造方法。
即，首先，於絕緣層140上交替地形成複數個絕緣層101及複數個犧牲層110A。犧牲層110A例如包含氮化矽(SiN)。該工序例如藉由CVD等進行。
再者，有時將形成於絕緣層140之上方之絕緣層101及犧牲層110A稱為上層之絕緣層101及犧牲層110A。又，有時將形成於絕緣層140之下方之絕緣層101及犧牲層110A稱為下層之絕緣層101及犧牲層110A。
繼而，於接線區域R HU2中，將上層之絕緣層101及犧牲層110A之一部分例如藉由蝕刻等去除，形成呈V字狀凹陷之大致階梯狀構造。
繼而，於形成於接線區域R HU2之大致階梯狀構造之上表面及側面、以及最上層絕緣層101之上表面，例如藉由減壓CVD等形成蝕刻終止層116。蝕刻終止層116例如包含氮化矽(SiN)。
繼而，將形成於最上層絕緣層101之上表面及側面之多餘之蝕刻終止層116藉由蝕刻等去除。
繼而，向形成於接線區域R HU2之呈V字狀凹陷之大致階梯狀構造、及最上層絕緣層101之上表面填充絕緣層141。絕緣層141例如包含氧化矽(SiO 2)。該工序例如藉由CVD等進行。
繼而，對絕緣層141之上表面進行研磨而使其平坦化。該工序例如藉由CMP等進行。
繼而，於記憶體孔區域R MH1及記憶體孔區域R MH2中，於上層之絕緣層101及犧牲層110A形成複數個記憶體孔MH H。複數個記憶體孔MH H沿Z方向延伸，貫通上層之絕緣層101及犧牲層110A，且到達下層之絕緣層101及犧牲層110A中形成之記憶體孔MH L之上端部。形成記憶體孔MH H之工序例如藉由RIE等進行。
繼而，將記憶體孔MH L內部所填充之非晶矽120A去除。該工序例如藉由濕式蝕刻等方法進行。藉此，記憶體孔MH H與非晶矽120A被去除而成為中空狀態之記憶體孔MH L連通。
繼而，於記憶體孔區域R MH1及記憶體孔區域R MH2中形成之記憶體孔MH L、MH H之內周面形成閘極絕緣膜130、半導體柱120及絕緣層125(圖6)。該工序例如藉由CVD等進行。
[第5步驟：圖13]
參照圖13對第5步驟進行說明。
於第5步驟中，於接線區域R HU1中，於上層之絕緣層101及犧牲層110A形成接觸孔CCA。該接觸孔CCA形成於與配置於接線區域R HU1之接點CC(圖4)對應之位置。接觸孔CCA之形成例如藉由RIE等方法進行。
繼而，在形成於接線區域R HU1之接觸孔CCA中填充非晶矽。
繼而，在與區塊間絕緣層ST及區塊內絕緣層st(圖3、圖6)對應之位置形成未圖示之替換用槽。替換用槽沿Z方向及X方向延伸，不僅將絕緣層101、犧牲層110A分斷，亦將導電層111(圖6)、及半導體層113(圖6)之上層部分於Y方向上分斷。該工序例如藉由RIE等進行。
[第6步驟：圖14]
參照圖14對第6步驟進行說明。
於第6步驟中，經由替換用槽進行使用磷酸等藥液之濕式蝕刻等，將犧牲層110A選擇性地去除。
繼而，於去除犧牲層110A後之部分形成導電層110。該工序例如藉由經由替換用槽以CVD等成膜導電層110而進行。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
再者，於以下之說明中，有時將此種工序、即藉由濕式蝕刻等將犧牲層110A選擇性地去除，然後於去除犧牲層110A後之部分形成導電層110之工序稱為「替換」。
繼而，利用氧化矽(SiO 2)等將替換用槽填埋，形成區塊間絕緣層ST及區塊內絕緣層st。
[第7步驟：圖15]
參照圖15對第7步驟進行說明。
於第7步驟中，於接線區域R HU1中，將接觸孔CCA中所填充之非晶矽去除。該工序例如藉由濕式蝕刻等進行。
繼而，於接線區域R HU1中，形成自接觸孔CCA之下端朝向絕緣層140沿Z方向延伸之孔，使接觸孔CCA向下方延伸。延伸至下方之接觸孔CCA之下端到達蝕刻終止層115。該工序例如藉由RIE等方法進行。
於接線區域R HU1中使接觸孔CCA向下方延伸之同時，於接線區域R HU2中，於絕緣層141形成沿Z方向延伸之孔，形成接觸孔CCA。即，於配置於接線區域R HU2之接點CC(圖4)對應之位置形成接觸孔CCA。接觸孔CCA之下端到達蝕刻終止層116。該工序例如藉由RIE等方法進行。
繼而，在形成於接線區域R HU1之接觸孔CCA之內表面、及形成於接線區域R HU2之接觸孔CCA之內表面，利用氧化矽(SiO 2)等形成絕緣膜。
進而，將接線區域R HU1之蝕刻終止層115中接觸孔CCA之下端所到達之部分、及接線區域R HU2之蝕刻終止層116中接觸孔CCA之下端所到達之部分藉由濕式蝕刻等去除。
以此方式形成之接線區域R HU1之接觸孔CCA成為沿Z方向延伸且使下層導電層110之上表面露出之貫通孔。
又，以此方式形成之接線區域R HU2之接觸孔CCA成為沿Z方向延伸且使上層導電層110之上表面露出之貫通孔。
[第8步驟：圖16]
參照圖16對第8步驟進行說明。
於第8步驟中，在形成於接線區域R HU1之接觸孔CCA及形成於接線區域R HU2之接觸孔CCA之內表面形成氮化鈦(TiN)等障壁導電膜之後，利用鎢(W)等填充各接觸孔CCA。藉此，於接線區域R HU1及接線區域R HU2形成接點CC。
[比較例]
此處，參照圖17及圖18，對比較例之半導體記憶裝置進行說明。圖17係用以說明比較例之半導體記憶裝置之簡化之模式性剖視圖。圖18模式性地表示比較例中之接點CC'彼此之線連接狀態。
如圖17所示，於比較例之半導體記憶裝置中，於具有交替地積層之導電層110'與絕緣層101'之下層記憶胞陣列層L MCA1'之上，形成有具有交替地積層之導電層110'與絕緣層101'之上層記憶胞陣列層L MCA2'。又，跨及下層記憶胞陣列層L MCA1'及上層記憶胞陣列層L MCA2'形成有呈V字狀凹陷之1個大致階梯狀構造。
由於如此形成大致階梯狀構造，故配置於下層記憶胞陣列層L MCA1'之複數層導電層110'除最下層之導電層110'以外，物理性地分離成X方向之一側(圖17中之左側)部分、及X方向之另一側(圖17中之右側)部分。配置於上層記憶胞陣列層L MCA2'之複數層導電層110'物理性地分離成X方向之一側(圖17中之左側)部分、及X方向之另一側(圖17中之右側)部分。
於各導電層110'連接有沿Z方向延伸之接點CC11'、CC21'、CC22'～CC81'、CC82'。該等接點CC11'、CC21'、CC22'～CC81'、CC82'以如圖18所示之狀態藉由配線m1'～m7'連接。因此，物理性地分離成X方向之一側(圖17中之左側)部分及另一側(圖17中之右側)部分之導電層110'藉由接點CC21'、CC22'～CC81'、CC82'及配線m1'～m7'而電性連接。
再者，如圖18所示，為了將接點CC21'、CC22'～CC81'、CC82'連接，需要沿Y方向排列之7條配線m1'～m7'。配置配線m1'～m7'之線連接區域之Y方向之寬度成為W Y。
[第1實施方式之效果]
圖19係對照圖17，簡化地表示第1實施方式之半導體記憶裝置之模式性剖視圖。圖20模式性地表示圖19之模式性構造中之接點CC彼此之線連接狀態。
如圖19所示，於第1實施方式中，下層記憶胞陣列層L MCA1中形成之大致階梯狀構造與上層記憶胞陣列層L MCA2中形成之大致階梯狀構造形成於在X方向上錯開之位置。
於各導電層110連接有沿Z方向延伸之接點CC11、CC12～CC71、CC72。該等接點CC11、CC12～CC71、CC72以如圖20所示之狀態藉由配線m1～m6連接。
因此，配置於下層記憶胞陣列層L MCA1之導電層110中，物理性地分離成X方向之一側(圖19中之左側)部分與另一側(圖19中之右側)部分之導電層110如圖20所示，藉由接點CC21、CC22～CC41、CC42及配線m1～m3而電性連接。
又，配置於上層記憶胞陣列層L MCA2之導電層110中，物理性地分離成X方向之一側(圖19中之左側)部分與另一側(圖19中之右側)部分之導電層110如圖20所示，藉由接點CC51、CC52～CC71、CC72及配線m4～m6而電性連接。
於此種構成中，沿Y方向排列之配線m1～m3與沿Y方向排列之配線m4～m6於X方向上錯開。由此，沿Y方向排列之配線之數量成為圖18所示之比較例中沿Y方向排列之配線之數量之約一半。因此，於第1實施方式中，配置配線m1～m6之線連接區域之Y方向之寬度成為約W Y/2，成為比較例之約一半。
如此，第1實施方式與比較例相比，線連接區域之Y方向之寬度變窄。因此，於第1實施方式中，即便相應於導電層110之積層數增大而配置於Y方向上之配線數增大，亦能夠抑制線連接區域CNR1、CNR2(圖3)之Y方向之寬度、進而記憶區塊BLK(圖3)之Y方向之寬度增大。
[第2實施方式]
接下來，參照圖式對第2實施方式之半導體記憶裝置之構成進行說明。再者，於以下之說明中，對與第1實施方式相同之構成部分標註相同符號，並簡略或省略說明。
[構造]
圖21係第2實施方式之半導體記憶裝置之模式性放大俯視圖，相當於圖2之A所示之部分之模式性放大圖，表示上層記憶胞陣列層中之構成。圖22係將圖21所示之構造沿著F-F'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
如圖21所示，第2實施方式之半導體記憶裝置具備接點區域CR3而代替接點區域CR1。又，第2實施方式之半導體記憶裝置具備接點區域CR4而代替接點區域CR2。
記憶胞陣列層L MCA1之接點區域CR3中之構造與第1實施方式之記憶胞陣列層L MCA1之接點區域CR1中之構造相同。
記憶胞陣列層L MCA2之接點區域CR3具備：一對終止絕緣層ST'，其等沿X方向延伸；犧牲層110A，其於該等一對終止絕緣層ST'之間沿X方向延伸；及複數個接點CC，其等沿X方向排列且外周面由犧牲層110A包圍。
一對終止絕緣層ST'例如包含氧化矽(SiO 2)等。一對終止絕緣層ST'於Y方向上相隔，以中間隔著配置於接點區域CR3之複數個接點CC之狀態沿X方向及Z方向延伸。
一對終止絕緣層ST'之X方向之長度分別較犧牲層110A之X方向之長度長。於X方向上，犧牲層110A之一端及另一端位於終止絕緣層ST'之一端與另一端之間。
一對終止絕緣層ST'之Y方向之一側面連接於接點區域CR3中包含之複數個犧牲層110A及絕緣層101。又，一對終止絕緣層ST'之Y方向之另一側面連接於不包含於接點區域CR3內之複數個導電層110及絕緣層101。又，一對終止絕緣層ST'之Z方向之深度到達上層記憶胞陣列層L MCA2(圖22)之下端位置為止。
犧牲層110A如圖22所示，代替導電層110而於Z方向上積層有複數個。犧牲層110A之X方向之兩端部分別連接於導電層110。又，犧牲層110A之Y方向之兩端部分別連接於終止絕緣層ST'。又，於沿Z方向排列之複數個犧牲層110A之間設置有絕緣層101。
於一對終止絕緣層ST'所夾之部分殘留有犧牲層110A之理由如下所述。詳情將於下文在第2實施方式之製造方法中敍述，但於藉由經由替換用槽進行使用磷酸等藥液之濕式蝕刻等而將犧牲層110A選擇性地去除之工序中，於一對終止絕緣層ST'所夾之部分，藥液之行進得以抑制。其結果，於一對終止絕緣層ST'所夾之部分，犧牲層110A殘留。
設置於接點區域CR3之接點CC貫通記憶胞陣列層L MCA2中之複數個犧牲層110A，並且貫通形成於記憶胞陣列層L MCA1之大致階梯狀構造中所填充之絕緣層140，且其下端與記憶胞陣列層L MCA1之各導電層110相接。再者，於本實施方式之接點CC之外周面未設置絕緣層102(圖4)。本實施方式之接點CC之外周面與記憶胞陣列層L MCA2中之犧牲層110A及設置於其等之間之絕緣層101相接。
接點區域CR4構成為基本上與接點區域CR2相同。但是，在設置於接點區域CR4之接點CC之外周面未設置絕緣層102(圖4)。
[製造方法]
接下來，參照作為模式性X-Z剖面之圖23～圖25，對第2實施方式之半導體記憶裝置之製造方法之一部分進行說明。再者，此處，對第2實施方式之製造方法中特徵性之部分進行說明。
[替換前之狀態]
圖23表示替換前之狀態。
如圖23所示，下層之絕緣層101及犧牲層110A交替地積層。於交替地積層之下層之絕緣層101及犧牲層110A中，於接線區域R HU1中形成有呈V字狀凹陷之大致階梯狀構造。於該階梯狀構造中填充有絕緣層140。
又，上層之絕緣層101及犧牲層110A交替地積層。於交替地積層之上層之絕緣層101及犧牲層110A中，於接線區域R HU2中形成有呈V字狀凹陷之大致階梯狀構造。於該階梯狀構造中填充有絕緣層141。
又，於記憶體孔區域R MH1、R MH2形成有半導體柱120等。
再者，圖23中附加有點之區域係一對終止絕緣層ST'(圖21)所夾之區域。該區域中包含上層之絕緣層101及犧牲層110A之一部分。
[替換後之狀態]
圖24表示替換後之狀態。
對成為如圖23所示之狀態之絕緣層101及犧牲層110A等，經由替換用槽進行使用磷酸等藥液之濕式蝕刻等，將犧牲層110A選擇性地去除而成膜導電層110時，成為如圖24所示之狀態。
即，於犧牲層110A中由一對終止絕緣層ST'(圖21)所夾之區域(圖23中附加有點之區域)，藥液之行進得以抑制，因此，犧牲層110A殘留。
另一方面，犧牲層110A中之其他部分被去除。
於去除犧牲層110A後之部分，藉由經由替換用槽之CVD等而成膜導電層110。
[接觸孔及接點之形成]
圖25表示形成接觸孔，進而於接觸孔形成接點CC後之狀態。
於如圖24所示之狀態下，形成貫通接線區域R HU1之上層之絕緣層101及犧牲層110A、以及下層絕緣層140之接觸孔。
與此同時，形成貫通接線區域R HU2之上層絕緣層141之接觸孔。
在形成於接線區域R HU1之接觸孔之內表面形成氮化鈦(TiN)等障壁金屬之後，利用鎢(W)等填充接觸孔，藉此，於接線區域R HU1形成接點CC。
與此同時，在形成於接線區域R HU2之接觸孔之內表面形成氮化鈦(TiN)等障壁金屬之後，利用鎢(W)等填充接觸孔，藉此，於接線區域R HU2形成接點CC。
[第3實施方式]
接下來，參照圖式對第3實施方式之半導體記憶裝置之構成進行說明。再者，於以下之說明中，對與第1實施方式相同之構成部分標註相同符號，並簡略或省略說明。
[構造]
圖26係第3實施方式之半導體記憶裝置之模式性放大俯視圖，相當於圖2之A所示之部分之模式性放大圖，表示記憶胞陣列層中之構成。圖27係將圖26所示之構造沿著G-G'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
如圖27所示，第3實施方式之半導體記憶裝置係將包含記憶胞陣列MCA(圖1)之晶片C M與包含周邊電路PC(圖1)之晶片C P貼合而構成。
晶片C M中具備複數個貼合電極PI1，晶片C P中具備複數個貼合電極PI2。複數個貼合電極PI2之配置位置對應於複數個貼合電極PI1之配置位置。藉由將貼合電極PI1與貼合電極PI2貼合，可將晶片C M與晶片C P貼合，並且將貼合電極PI1與貼合電極PI2電性連接。貼合電極PI1、PI2例如包含銅(Cu)等導電性材料。
如上所述，可將晶片C M與晶片C P貼合，因此，晶片C M中具備之複數個導電層110及位元線BL經由接點CC、配線m0～m2、貼合電極PI1、PI2及配線d0～d2等而電性連接於晶片C P中具備之電晶體Tr。
晶片C M具備記憶胞陣列層L MCA1、記憶胞陣列層L MCA2、位元線BL、配線層M0、配線層M1及配線層M2。但是，晶片C M中具備之如上所述之各構件之上下方向之配置位置與圖4所示之第1實施方式之記憶胞陣列層L MCA1、記憶胞陣列層L MCA2、位元線BL、配線層M0、配線層M1及配線層M2相反。
因此，於第3實施方式中，記憶胞陣列層L MCA1位於上層側，記憶胞陣列層L MCA2位於下層側。又，形成於記憶胞陣列層L MCA1之大致階梯狀構造呈倒V字狀，且位於接線區域R HU2。形成於記憶胞陣列層L MCA2之大致階梯狀構造亦呈倒V字狀，且位於接線區域R HU1。
第3實施方式亦與第1實施方式同樣地，形成於記憶胞陣列層L MCA1之大致階梯狀構造與形成於記憶胞陣列層L MCA2之大致階梯狀構造形成於在X方向上錯開之位置。
晶片C P與圖4所示之第1實施方式同樣地，具備半導體基板100、電晶體層L TR、配線層D0、配線層D1及配線層D2。
如圖26所示，本實施方式之記憶胞陣列層L MCA1、L MCA2之構造基本上與參照圖3等所說明之第1實施方式之記憶胞陣列層L MCA1、L MCA2之構造相同。但是，本實施方式之記憶胞陣列層L MCA1、L MCA2不具備第1實施方式之接線區域R HU3及接線區域R HU4中之構成。
再者，第3實施方式之半導體記憶裝置亦可具備第2實施方式之接點區域CR3及接點區域CR4而代替第1實施方式之接點區域CR1及接點區域CR2。
[第4實施方式]
接下來，參照圖式對第4實施方式之半導體記憶裝置之構成進行說明。再者，於以下之說明中，對與第1實施方式相同之構成部分標註相同符號，並簡略或省略說明。
圖28係第4實施方式之半導體記憶裝置之模式性放大俯視圖，相當於圖2之A所示之部分之模式性放大圖，表示上層記憶胞陣列層中之構成。圖29係將圖28所示之構造沿著H-H'線切斷並沿箭頭方向觀察所得之模式性剖視圖。圖30係將圖28所示之構造沿著I-I'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
如圖28～圖30所示，第4實施方式之半導體記憶裝置具備接線區域R HU11、R HU12、R HU13、R HU14而代替接線區域R HU1、R HU2、R HU3、R HU4。
接線區域R HU11具備沿X方向延伸之配線區域wl 11a、及沿X方向延伸之接點區域wl 11b。配線區域wl 11a與接點區域wl 11b沿Y方向排列。
接線區域R HU12具備沿X方向延伸之配線區域wl 12a、及沿X方向延伸之接點區域wl 12b。配線區域wl 12a與接點區域wl 12b沿Y方向排列。
接線區域R HU13具備沿X方向延伸之配線區域wl 13a、及沿X方向延伸之接點區域wl 13b。配線區域wl 13a與接點區域wl 13b沿Y方向排列。
接線區域R HU14具備沿X方向延伸之配線區域wl 14a、及沿X方向延伸之接點區域wl 14b。配線區域wl 14a與接點區域wl 14b沿Y方向排列。
[配線區域wl 11a、wl 12a、wl 13a、wl 14a之構造]
接線區域R HU11之配線區域wl 11a與接線區域R HU12之配線區域wl 12a於X方向上連續，且包含沿Z方向排列之複數個導電層110之一部分。該等導電層110之一部分沿著區塊間絕緣層ST及區塊內絕緣層st於X方向上延伸。
又，接線區域R HU13之配線區域wl 13a與接線區域R HU14之配線區域wl 14a於X方向上連續，且包含沿Z方向排列之複數個導電層110之一部分。該等導電層110之一部分沿著區塊間絕緣層ST及區塊內絕緣層st於X方向上延伸。
因此，配線區域wl 11a、wl 12a及配線區域wl 13a、wl 14a中包含之複數個導電層110於各層中之每一層於X方向上連續。其結果，記憶體孔區域R MH1中包含之沿Z方向排列之複數個導電層110與記憶體孔區域R MH2中包含之沿Z方向排列之複數個導電層110於各層中之每一層，藉由配線區域wl 11a、wl 12a、wl 13a、wl 14a中包含之沿Z方向排列之複數個導電層110而電性連接。
[接點區域wl 11b之構造]
接線區域R HU11之接點區域wl 11b(圖28)包含沿Z方向排列之複數個導電層110之一部分。於沿Z方向排列之複數個導電層110之間設置有絕緣層101。並且，於接點區域wl 11b中形成有大致階梯狀構造。即，如圖29所示，於下層記憶胞陣列層L MCA1之接線區域R HU11中相當於接點區域wl 11b之部分形成有大致階梯狀構造，上述大致階梯狀構造隨著自X方向之另一側(圖29中之右側)朝向一側(圖29中之左側)而凹部階段性地變深。
該大致階梯狀構造係藉由蝕刻等將接點區域wl 11b(圖28)中配置於下層記憶胞陣列層L MCA1之接線區域R HU11(圖29)之第3層～第8層導電層110等之一部分去除而形成。於藉由形成大致階梯狀構造而形成之凹部部分填充有氧化矽(SiO 2)等絕緣層150。
於接線區域R HU11之接點區域wl 11b(圖28)配置有接點CC2、CC4、CC6、CC8。如圖29所示，接點CC2、CC4、CC6、CC8貫通記憶胞陣列層L MCA2中之複數個導電層110及記憶胞陣列層L MCA1中之絕緣層150，且其下端連接於第2層、第4層、第6層、第8層之導電層110。
再者，於圖29所例示之剖面中，接點CC2、CC4、CC6、CC8連接於記憶胞陣列層L MCA1中之大致階梯狀構造。因此，例如，連接於第2層導電層110之接點CC2與第3層～第8層導電層110或設置於其等之間之絕緣層101於X方向上之距離至少大於絕緣層102之膜厚。另一方面，於圖29所例示之剖面中，接點CC2、CC4、CC6、CC8貫通記憶胞陣列層L MCA2中之複數個導電層110及絕緣層101。因此，例如，連接於第2層導電層110之接點CC2與第9層～第16層導電層110或設置於其等之間之絕緣層101於X方向上之距離約為絕緣層102之膜厚，相對較小。
[接點區域wl 12b之構造]
接線區域R HU12之接點區域wl 12b(圖28)包含沿Z方向排列之複數個導電層110之一部分。並且，於接點區域wl 12b形成有大致階梯狀構造。即，如圖29所示，於上層記憶胞陣列層L MCA2之接線區域R HU12中相當於接點區域wl 12b之部分形成有大致階梯狀構造，上述大致階梯狀構造隨著自X方向之一側(圖29中之左側)朝向另一側(圖29中之右側)而凹部階段性地變深。
該大致階梯狀構造係藉由蝕刻等將接點區域wl 12b(圖28)中配置於上層記憶胞陣列層L MCA2之接線區域R HU12(圖29)之第11層～第16層導電層110等之一部分去除而形成。於藉由形成大致階梯狀構造而形成之凹部部分填充有氧化矽(SiO 2)等絕緣層151。
於接線區域R HU12之接點區域wl 12b(圖28)配置有接點CC10、CC12、CC14、CC16。如圖29所示，接點CC10、CC12、CC14、CC16貫通記憶胞陣列層L MCA2中之絕緣層151，且其下端連接於第10層、第12層、第14層、第16層之導電層110。
再者，於圖29所例示之剖面中，接點CC10、CC12、CC14、CC16，連接於記憶胞陣列層L MCA2中之大致階梯狀構造。因此，例如，連接於第10層導電層110之接點CC10，與第11層～第16層導電層110或設置於其等之間之絕緣層101，於X方向上之距離至少大於絕緣層102之膜厚。
[接點區域wl 13b之構造]
接線區域R HU13之接點區域wl 13b(圖28)，包含沿Z方向排列之複數個導電層110之一部分。並且，於接點區域wl 13b形成有大致階梯狀構造。即，如圖30所示，於上層記憶胞陣列層L MCA2之接線區域R HU13中相當於接點區域wl 13b之部分，形成有大致階梯狀構造，該大致階梯狀構造係隨著自X方向之另一側(圖30中之右側)朝向一側(圖30中之左側)而凹部階段性地變深。
該大致階梯狀構造係藉由蝕刻等，將接點區域wl 13b(圖28)中配置於上層記憶胞陣列層L MCA2之接線區域R HU13(圖30)之第10層～第16層導電層110等之一部分去除而形成。於藉由形成大致階梯狀構造而形成之凹部部分，填充有氧化矽(SiO 2)等絕緣層152。
於接線區域R HU13之接點區域wl 13b(圖28)配置有接點CC9、CC11、CC13、CC15。如圖30所示，接點CC9、CC11、CC13、CC15貫通記憶胞陣列層L MCA2中之絕緣層152，且其下端連接於第9層、第11層、第13層、第15層之導電層110。
再者，於圖30所例示之剖面中，接點CC9、CC11、CC13、CC15連接於記憶胞陣列層L MCA2中之大致階梯狀構造。因此，例如，連接於第9層導電層110之接點CC9，與第10層～第16層導電層110或設置於其等之間之絕緣層101，於X方向上之距離至少大於絕緣層102之膜厚。
[接點區域wl 14b之構造]
接線區域R HU14之接點區域wl 14b(圖28)，包含沿Z方向排列之複數個導電層110之一部分。並且，於接點區域wl 14b形成有大致階梯狀構造。即，如圖30所示，於下層記憶胞陣列層L MCA1之接線區域R HU14中相當於接點區域wl 14b之部分，形成有大致階梯狀構造，該大致階梯狀構造隨著自X方向之一側(圖30中之左側)朝向另一側(圖30中之右側)而凹部階段性地變深。
該大致階梯狀構造係藉由蝕刻等，將接點區域wl 14b(圖28)中配置於下層記憶胞陣列層L MCA1之接線區域R HU14(圖30)之第2層～第8層導電層110等之一部分去除而形成。於藉由形成大致階梯狀構造而形成之凹部部分，填充有氧化矽(SiO 2)等絕緣層153。
於接線區域R HU14之接點區域wl 14b(圖28)配置有接點CC1、CC3、CC5、CC7。如圖30所示，接點CC1、CC3、CC5、CC7貫通記憶胞陣列層L MCA2中之複數個導電層110、及記憶胞陣列層L MCA1中之絕緣層153，且其下端連接於第1層、第3層、第5層、第7層之導電層110。
再者，於圖30所例示之剖面中，接點CC1、CC3、CC5、CC7連接於記憶胞陣列層L MCA1中之大致階梯狀構造。因此，例如，連接於第1層導電層110之接點CC1與第2層～第8層導電層110或設置於其等之間之絕緣層101於X方向上之距離至少大於絕緣層102之膜厚。另一方面，於圖30所例示之剖面中，接點CC1、CC3、CC5、CC7貫通記憶胞陣列層L MCA2中之複數個導電層110及絕緣層101。因此，例如，連接於第1層導電層110之接點CC1與第9層～第16層導電層110或設置於其等之間之絕緣層101於X方向上之距離約為絕緣層102之膜厚，相對較小。
[接線區域R HU3、R HU4之配置]
如參照圖28～圖30所說明般，於本實施方式中，於與第1實施方式中設置有接線區域R HU3、R HU4之位置對應之位置設置有接線區域R HU13、R HU14。於本實施方式之半導體記憶裝置中，於未圖示之其他位置設置有接線區域R HU3、R HU4。例如，接線區域R HU3、R HU4亦可設置於記憶體孔區域R MH1與接線區域R HU11之間、接線區域R HU11與接線區域R HU12之間、或接線區域R HU12與記憶體孔區域R MH2之間。又，例如，接線區域R HU3、R HU4亦可設置於記憶體孔區域R MH1與接線區域R HU13之間、接線區域R HU13與接線區域R HU14之間、或接線區域R HU14與記憶體孔區域R MH2之間。
再者，第4實施方式之半導體記憶裝置亦可如第3實施方式之半導體記憶裝置般，將包含記憶胞陣列MCA(圖1)之晶片C M與包含周邊電路PC(圖1)之晶片C P貼合而構成。
[第5實施方式]
接下來，參照圖式對第5實施方式之半導體記憶裝置之構成進行說明。再者，於以下之說明中，對與第4實施方式相同之構成部分標註相同符號，並簡略或省略說明。
圖31係第5實施方式之半導體記憶裝置之模式性放大俯視圖，相當於圖2之A所示之部分之模式性放大圖，表示上層記憶胞陣列層中之構成。
如圖31所示，第5實施方式之半導體記憶裝置具備接點區域wl 11b'而代替接點區域wl 11b。又，第5實施方式之半導體記憶裝置具備接點區域wl 14b'而代替接點區域wl 14b。
記憶胞陣列層L MCA1之接點區域wl 11b'中之構造與第4實施方式之記憶胞陣列層L MCA1之接點區域wl 11b中之構造(圖29)相同。
記憶胞陣列層L MCA2之接點區域wl 11b'中之構造與第2實施方式之記憶胞陣列層L MCA2之接點區域CR3中之構造(圖22)相同。
記憶胞陣列層L MCA1之接點區域wl 14b'中之構造與第4實施方式之記憶胞陣列層L MCA1之接點區域wl 14b中之構造(圖30)相同。
記憶胞陣列層L MCA2之接點區域wl 14b'中之構造與第2實施方式之記憶胞陣列層L MCA2之接點區域CR3中之構造(圖22)相同。
再者，第5實施方式之半導體記憶裝置亦可如第3實施方式之半導體記憶裝置般，將包含記憶胞陣列MCA(圖1)之晶片C M與包含周邊電路PC(圖1)之晶片C P貼合而構成。
[其他實施方式]
如上所述，於各實施方式中，於記憶胞陣列層中配置接點之接線區域等形成大致階梯狀構造。作為該大致階梯狀構造之圖案，可採用各種態樣之圖案。
例如，於第4實施方式中，採用了如圖28～圖30所示之大致階梯狀構造，但大致階梯狀構造並不限於此。
因此，參照圖32～圖34，對與第4實施方式同樣地於接線區域具備配線區域與接點區域之其他實施方式中形成有其他態樣之大致階梯狀構造之實施方式進行說明。
圖32係其他實施方式之半導體記憶裝置之模式性放大俯視圖，相當於圖2之A所示之部分之模式性放大圖，表示上層記憶胞陣列層中之構成。圖33係將圖32所示之構造沿著J-J'線切斷並沿箭頭方向觀察所得之模式性剖視圖。圖34係將圖32所示之構造沿著K-K'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
如圖32所示，於其他實施方式中，亦沿Y方向排列有複數個記憶區塊BLK(BLK_A～BKL_D)，且於Y方向上相鄰之2個記憶區塊BLK之間具備區塊間絕緣層ST。
再者，第4實施方式之記憶區塊BLK(圖28)具有區塊內絕緣層st，但其他實施方式之記憶區塊BLK(圖32)不具有區塊內絕緣層。又，其他實施方式之記憶區塊BLK(圖32)之Y方向寬度為第4實施方式之記憶區塊BLK(圖28)之Y方向寬度之約一半。
於記憶區塊BLK_B中，如圖32及圖33所示，於下層記憶胞陣列層L MCA1之接線區域R HU11中相當於接點區域wl 11b之部分形成有大致階梯狀構造，上述大致階梯狀構造隨著自X方向之另一側(圖33中之右側)朝向一側(圖中之左側)而凹部階段性地變深。圖33之接線區域R HU11中形成之大致階梯狀構造之級數為圖29所示之大致階梯狀構造之級數之2倍。於該接點區域wl 11b配置有8條接點CC1～CC8。
又，於記憶區塊BLK_B中，如圖32及圖33所示，於上層記憶胞陣列層L MCA2之接線區域R HU12中相當於接點區域wl 12b之部分形成有大致階梯狀構造，上述大致階梯狀構造隨著自X方向之一側(圖33中之左側)朝向另一側(圖中之右側)而凹部階段性地變深。圖33之接線區域R HU12中形成之大致階梯狀構造之級數為圖29所示之大致階梯狀構造之級數之2倍。於該接點區域wl 12b配置有8條接點CC9～CC16。
再者，於記憶區塊BLK_D中，亦形成與記憶區塊BLK_B中形成之大致階梯狀構造相同之大致階梯狀構造，且配置有接點CC1～CC8、CC9～CC16。
於記憶區塊BLK_C中，如圖32及圖34所示，於上層記憶胞陣列層L MCA2之接線區域R HU13中相當於接點區域wl 13b之部分形成有大致階梯狀構造，上述大致階梯狀構造與圖33所示之上層記憶胞陣列層L MCA2之接線區域R HU12中相當於接點區域wl 12b之部分中形成之大致階梯狀構造相同。
又，於記憶區塊BLK_C中，如圖32及圖34所示，於下層記憶胞陣列層L MCA1之接線區域R HU14中相當於接點區域wl 14b之部分形成有大致階梯狀構造，上述大致階梯狀構造與圖33所示之下層記憶胞陣列層L MCA1之接線區域R HU11中相當於接點區域wl 11b之部分中形成之大致階梯狀構造相同。
再者，於記憶區塊BLK_A中，亦形成有與記憶區塊BLK_C中形成之大致階梯狀構造相同之大致階梯狀構造，且配置有接點CC1～CC8、CC9～CC16。
於上述第1實施方式～第5實施方式中，於接線區域中僅設置有一個接點區域，於各接點區域中接點CC沿X方向排成一排。然而，此種構成僅為例示，具體構成可適當調整。例如，第1實施方式～第5實施方式中，亦可於任一個接線區域中設置沿Y方向排列之2個接點區域或者於任一個接點區域中將接點CC沿X方向排成兩排。
又，上述第1實施方式～第5實施方式之半導體記憶裝置具備沿Z方向排列之2個記憶胞陣列層L MCA1、L MCA2。然而，此種構成僅為例示，具體構成可適當調整。例如，亦可於第1實施方式～第5實施方式之半導體記憶裝置中設置沿Z方向排列之3個以上之記憶胞陣列層。又，於此種情形時，亦可將與各記憶胞陣列層對應之接線區域(各記憶胞陣列層中包含之導電層110與接點CC之連接部)之X方向上之位置分散地配置於3個以上之位置。
[接點CC與貫通接點C4之線連接狀態之其他例]
圖8中，示出將接點CC與貫通接點C4線連接之一例，但線連接狀態並不限於此。
因此，參照圖35～圖40，對將接點CC與貫通接點C4線連接之另一例進行說明。於該例中，利用配線層M0之配線m0、配線層M1之配線m1、及配線層M2之配線m2進行線連接。
再者，為了容易理解，於圖35中，僅表示接點CC及貫通接點C4之配置狀態，於圖36中，僅表示利用配線m0之線連接狀態，於圖37中，僅表示利用配線m0與配線m1之線連接狀態，於圖38中，表示利用配線m0、配線m1及配線m2之線連接狀態。
再者，圖39係將圖38所示之構造沿著L-L'線切斷並沿箭頭方向觀察所得之模式性剖視圖，圖40係將圖38所示之構造沿著M-M'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
例如，如圖35所示，對如下情形時之線連接狀態進行說明，即，於貫通接點區域TR10中，沿X方向排列之複數個貫通接點C4排列有一排，於接點區域CR10中，沿X方向排列之複數個接點CC排列有兩排。
如圖36所示，於貫通接點C4之上方及接點CC之上方配置有沿X方向延伸並且沿Y方向排列之複數條配線m0。特定之配線m0之下表面連接於貫通接點C4及接點CC之上端。於各配線m0之上表面中之特定位置連接有接點ct0。
如圖37所示，於配線m0之上方配置有沿Y方向延伸並且沿X方向排列之複數條配線m1。配線m1之下表面連接於接點ct0(圖36)之上表面，配線m1經由接點ct0而電性連接於配線m0。於各配線m1之上表面中之特定位置連接有接點ct1。
如圖38所示，於配線m1之上方配置有沿X方向延伸並且沿Y方向排列之複數條配線m2。配線m2之下表面連接於接點ct1(圖37)之上表面，配線m2經由接點ct1而電性連接於配線m1。
亦如圖39及圖40所示，配線m0與配線m1經由接點ct0而電性連接，配線m1與配線m2經由接點ct1而電性連接。
於該線連接中，於沿X方向延伸之複數條配線m0與沿X方向延伸之複數條配線m2之間配置有沿Y方向延伸之複數條配線m1。因此，可容易地將於Y方向上分開之接點CC與貫通接點C4電性連接。
[其他]
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2020-139234號(申請日：2020年8月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
21:動作電壓產生電路  22:位址解碼器  23:區塊選擇電路  24:電壓選擇電路  25:感測放大器模組  26:定序器  31:動作電壓輸出端子  33:電壓選擇線  34:區塊選擇部  35:區塊驅動電晶體  36:電壓選擇部  37:電壓選擇電晶體  100:半導體基板  100I:絕緣區域  100S:半導體基板區域  101:絕緣層  101':絕緣層  102:絕緣層  103:絕緣層  110:導電層  110':導電層  110A:犧牲層  111:導電層  112:導電層  113:半導體層  114:導電層  115:蝕刻終止層  116:蝕刻終止層  120:半導體柱  120A:非晶矽  120 J:半導體區域  120 L:半導體區域  120 U:半導體區域  121:雜質區域  122:雜質區域  125:絕緣層  130:閘極絕緣膜  131:隧道絕緣膜  132:電荷儲存膜  133:阻擋絕緣膜  140:絕緣層  141:絕緣層  150:絕緣層  151:絕緣層  152:絕緣層  153:絕緣層  BL:位元線  BLK:記憶區塊  BLK_A～BKL_D:記憶區塊  BLKSEL:區塊選擇線  C4:貫通接點  C4-1～C4-8:貫通接點  CC, CC1～CC16:接點 C11, C12, C21, C22, C31, C32, C41, C42, C51, C52, C61, C62, C71, C72:接點 CC11', CC21', CC22', CC31', CC32', CC41', CC42', CC51', CC52', CC61', CC62', CC71', CC72', CC81', CC82':接點 CCA:接觸孔 CG:配線 Ch:接點 C M:晶片 C P:晶片 CNR1:線連接區域 CNR2:線連接區域 CR1:接點區域 CR2:接點區域 CR3:接點區域 CR4:接點區域 CR10:接點區域 CS:接點 ct0:接點 ct1:接點 d0:配線 d1:配線 d2:配線 D0:配線層 D1:配線層 D2:配線層 gc:電極 GC:配線層 L MCA1:記憶胞陣列層 L MCA1':下層記憶胞陣列層 L MCA2:記憶胞陣列層 L MCA2':下層記憶胞陣列層 L TR:電晶體層 m0:配線 m0-1:配線 m0-2:配線 m0-3:配線 m0-4:配線 m0-5:配線 m0-6:配線 m0-7:配線 m0-8:配線 m0-41～m0-48:配線 m1:配線 m1-1:配線 m1-2:配線 m1-3:配線 m1-4:配線 m1-5:配線 m1-6:配線 m1-7:配線 m1-8:配線 m1'～m7':配線 m2:配線 m3:配線 m4:配線 m5:配線 m6:配線 M0:配線層 M1:配線層 M2:配線層 MC:記憶胞 MCA:記憶胞陣列 MH L:記憶體孔 MH H:記憶體孔 MS:記憶體串 PC:周邊電路 PI1:貼合電極 PI2:貼合電極 R HU1:接線區域 R HU2:接線區域 R HU3:接線區域 R HU4:接線區域 R HU11:接線區域 R HU12:接線區域 R HU13:接線區域 R HU14:接線區域 R MH1:記憶體孔區域 R MH2:記憶體孔區域 SGD:選擇閘極線 SGS:選擇閘極線 SHE:串單元間絕緣層 SL:源極線 ST:區塊間絕緣層 ST':終止絕緣層 st:區塊內絕緣層 st':缺口部 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU:串單元 Tr:電晶體 TR1:貫通接點區域 TR2:貫通接點區域 TR10:貫通接點區域 WL:字元線 wl 11a:配線區域 wl 11b:接點區域 wl 11b':接點區域 wl 12a:配線區域 wl 12b:接點區域 wl 13a:配線區域 wl 13b:接點區域 wl 14a:配線區域 wl 14b:接點區域 wl 14b':接點區域
圖1係表示第1實施方式之半導體記憶裝置之模式性構成之等效電路圖。  圖2係該半導體記憶裝置之模式性俯視圖。  圖3係圖2之A所示之部分之模式性放大圖。  圖4係將圖3所示之構造沿著B-B'線切斷並沿箭頭方向觀察時之模式性剖視圖。  圖5係將圖3所示之構造沿著C-C'線切斷並沿箭頭方向觀察時之模式性剖視圖。  圖6係將圖3所示之構造沿著D-D'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖7係圖6之E所示之部分之模式性放大圖。  圖8係表示接點與貫通接點之線連接之一例之模式性線連接圖。  圖9～16係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖17係表示比較例之半導體記憶裝置之模式性剖視圖。  圖18係模式性地表示比較例中之接點彼此之線連接狀態之線連接圖。  圖19係表示第1實施方式之半導體記憶裝置之模式性剖視圖。  圖20係模式性地表示第1實施方式中之接點彼此之線連接狀態之線連接圖。  圖21係第2實施方式之半導體記憶裝置之模式性放大圖。  圖22係將圖21所示之構造沿著F-F'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖23～25係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖26係第3實施方式之半導體記憶裝置之模式性放大圖。  圖27係將圖26所示之構造沿著G-G'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖28係第4實施方式之半導體記憶裝置之模式性放大圖。  圖29係將圖28所示之構造沿著H-H'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖30係將圖28所示之構造沿著I-I'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖31係第5實施方式之半導體記憶裝置之模式性放大圖。  圖32係作為大致階梯狀構造，具有其他態樣之半導體記憶裝置之模式性剖視圖。  圖33係將圖32所示之構造沿著J-J'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖34係將圖32所示之構造沿著K-K'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖35係表示將接點與貫通接點線連接之其他例中之接點與貫通接點之配置狀態之俯視圖。  圖36係表示將接點與貫通接點線連接之其他例中之線連接狀態之俯視圖。  圖37係表示將接點與貫通接點線連接之其他例中之線連接狀態之俯視圖。  圖38係表示將接點與貫通接點線連接之其他例中之線連接狀態之俯視圖。  圖39係將圖35所示之構造沿著L-L'線切斷並沿箭頭方向觀察所得之模式性剖視圖。  圖40係將圖35所示之構造沿著M-M'線切斷並沿箭頭方向觀察所得之模式性剖視圖。
100:半導體基板  100I:絕緣區域  100S:半導體基板區域  101:絕緣層  102:絕緣層  110:導電層  112:導電層  120:半導體柱  140:絕緣層  141:絕緣層  BL:位元線  CC:接點 CS:接點 d0:配線 d1:配線 d2:配線 D0:配線層 D1:配線層 D2:配線層 gc:電極 GC:配線層 L MCA1:記憶胞陣列層 L MCA2:記憶胞陣列層 L TR:電晶體層 m0:配線 m1:配線 m2:配線 M0:配線層 M1:配線層 M2:配線層 MCA:記憶胞陣列 R HU1:接線區域 R HU2:接線區域 R MH1:記憶體孔區域 R MH2:記憶體孔區域 Tr:電晶體

Claims (5)

  1. 一種半導體記憶裝置，其包含：  基板，其具備依序排列於第1方向上之第1區域～第4區域；  複數個第1導電層，其等自上述第1區域沿上述第1方向延伸至上述第2區域，且沿與上述基板之表面交叉之第2方向排列；  複數個第2導電層，其等自上述第4區域沿上述第1方向延伸至上述第2區域，且沿上述第2方向排列；  複數個第3導電層，其等自上述第1區域沿上述第1方向延伸至上述第3區域，沿上述第2方向排列，且於上述第2方向上之位置與上述複數個第1導電層不同；  複數個第4導電層，其等自上述第4區域沿上述第1方向延伸至上述第3區域，沿上述第2方向排列，且於上述第2方向上之位置與上述複數個第2導電層不同；  第1半導體柱，其設置於上述第1區域，沿上述第2方向延伸，且與上述複數個第1導電層及上述複數個第3導電層對向；  第2半導體柱，其設置於上述第4區域，沿上述第2方向延伸，且與上述複數個第2導電層及上述複數個第4導電層對向；  複數個第1接點，其等設置於上述第2區域，沿上述第2方向延伸，且連接於上述複數個第1導電層之上述第1方向之端部；  複數個第2接點，其等設置於上述第2區域，沿上述第2方向延伸，且連接於上述複數個第2導電層之上述第1方向之端部；  複數個第3接點，其等設置於上述第3區域，沿上述第2方向延伸，且連接於上述複數個第3導電層之上述第1方向之端部；  複數個第4接點，其等設置於上述第3區域，沿上述第2方向延伸，且連接於上述複數個第4導電層之上述第1方向之端部；  複數條第1配線，其等設置於上述第2區域，且電性連接於上述複數個第1接點及上述複數個第2接點；及  複數條第2配線，其等設置於上述第3區域，且電性連接於上述複數個第3接點及上述複數個第4接點。
  2. 如請求項1之半導體記憶裝置，其包含：  複數個第1絕緣層，其等與上述複數個第1導電層交替地排列於上述第2方向上；  複數個第2絕緣層，其等與上述複數個第2導電層交替地排列於上述第2方向上；  複數個第3絕緣層，其等與上述複數個第3導電層交替地排列於上述第2方向上；及  複數個第4絕緣層，其等與上述複數個第4導電層交替地排列於上述第2方向上；且  於沿上述第1方向及上述第2方向延伸，且包含至少一個之上述複數個第1接點之第1剖面中，  上述複數個第1接點中之一個即第5接點，貫通上述複數個第3絕緣層並沿上述第2方向延伸，  設置於越靠近上述複數個第3導電層之位置之上述第1導電層，上述第1方向上之與上述第5接點之距離越大。
  3. 如請求項2之半導體記憶裝置，其中  上述第5接點係與上述複數個第3絕緣層中之至少一個相接。
  4. 一種半導體記憶裝置，其包含：  基板，其具備依序排列於第1方向上之第1區域～第4區域；  複數個第1導電層及複數個第1絕緣層，其等自上述第1區域沿上述第1方向延伸至上述第4區域，且沿與上述基板之表面交叉之第2方向交替地排列；  複數個第2導電層及複數個第2絕緣層，其等自上述第1區域沿上述第1方向延伸至上述第4區域，沿上述第2方向交替地排列，且於上述第2方向上之位置與上述複數個第1導電層不同；  第1半導體柱，其設置於上述第1區域，沿上述第2方向延伸，且與上述複數個第1導電層及上述複數個第2導電層對向；  第2半導體柱，其設置於上述第4區域，沿上述第2方向延伸，且與上述複數個第1導電層及上述複數個第2導電層對向；  複數個第1接點，其等設置於上述第2區域，沿上述第2方向延伸，且連接於上述複數個第1導電層；及  複數個第2接點，其等設置於上述第3區域，沿上述第2方向延伸，且連接於上述複數個第2導電層；且  上述複數個第1接點中之一個即第3接點，貫通上述複數個第1絕緣層並沿上述第2方向延伸，且  於沿上述第1方向及上述第2方向延伸，且包含上述第3接點之第1剖面中，設置於越靠近上述複數個第2導電層之位置之上述第1導電層，上述第1方向上之與上述第3接點之距離越大。
  5. 如請求項4之半導體記憶裝置，其中  上述第3接點係與上述複數個第2絕緣層中之至少一個相接。
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